特開2019-192833IP Force 特許公報全文掲載

技術分野

この発明は、半導体装置

要約特許出願時に添付された[要約書]

【課題】ブートストラップダイオードおよび電流制限抵抗を備えた半導体装置であって、電流制限抵抗の抵抗値の精度低下を抑制することができる半導体装置を提供すること。
【解決手段】電流制限抵抗2は、絶縁膜15を介して深さ方向にブートストラップダイオード1のp型アノード領域13と対向する。電流制限抵抗2は、ポリシリコン抵抗であるポリシリコン層21〜24と、制限抵抗電極17bとの接続部であるポリシリコン接続部20と、で構成される。ポリシリコン層21〜24は、ポリシリコン接続部20よりも外側に配置され、それぞれ、一方の端部がポリシリコン接続部20に連結され、他方の端部側の部分でコンタクトホール18bを介してアノード電極17aに接する。また、ポリシリコン層21〜24は、ポリシリコン接続部20との連結箇所とコンタクトホール18bとの間に均等に配置されている。
【選択図】図1

発明が解決しようとする課題[発明の詳細な説明]から抜粋

しかしながら、従来のブートストラップ回路では、アノード電極117aとp+型アノードコンタクト領域114とのコンタクトとなるコンタクトホール118a’の開放端119a側の部分130が、ダイオード領域121の中央部側(内側)からエッジ終端領域122側(外側)へ向かう方向に、アノード電極117aと電流制限抵抗102とのコンタクトとなるコンタクトホール118aと対向していない。このため、電流制限抵抗102からブートストラップダイオード101へ流れ込む電流経路(正孔の移動経路)の長さが半導体基板110のおもて面の面内で異なる。 すなわち、アノード電極117aとp+型アノードコンタクト領域114とのコンタクトとなるコンタクトホール118a’から、アノード電極117aと電流制限抵抗102とのコンタクトとなるコンタクトホール118aへ流れ込む電子の移動経路の長さが半導体基板110のおもて面の面内で異なる。例えば、アノード電極117aとp+型アノードコンタクト領域114とのコンタクトとなるコンタクトホール118a’の開放端119aから、アノード電極117aと電流制限抵抗102とのコンタクトとなるコンタクトホール118aへ流れ込む電子の移動経路131が最も長くなる。 これによって、アノード電極117aとp+型アノードコンタクト領域114とのコンタクトとなるコンタクトホール118a’の開放端119a側から、アノード電極117aと電流制限抵抗102とのコンタクトとなるコンタクトホール118aに移動する電子が、アノード電極117aと電流制限抵抗102とのコンタクトとなるコンタクトホール118aの端部132に集中する。このため、電流制限抵抗102の体積に基づく抵抗値R102に応じた発熱量に比べて、電流制限抵抗102の端部での部分的な発熱量が大きくなり、電流制限抵抗102の抵抗値R102の精度が変動しやすいという問題がある。 この発明は、上述した従来技術による問題点を解消するため、ブートストラップ回路を構成するブートストラップダイオードおよび電流制限抵抗を備えた半導体装置であって、電流制限抵抗の抵抗値の精度低下を抑制することができる半導体装置を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第1導電型の半導体基板のおもて面の表面層に、第2導電型の第1半導体領域が選択的に設けられている。第1導電型の第2半導体領域は、前記半導体基板の、前記第1半導体領域以外の部分である。ブートストラップダイオードは、前記第1半導体領域と前記第2半導体領域とのpn接合で形成されている。絶縁層は、前記半導・・・ 続きを知財ポータルサイト IP Force にログインして見る
【発明の効果】
本発明にかかる半導体装置によれば、ブートストラップ回路を構成するブートストラップダイオードおよび電流制限抵抗を備えた半導体装置であって、電流制限抵抗の抵抗値の精度低下を抑制することができるという効果を奏する。

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】実施の形態1にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図2】図1の一部を拡大して示す平面図である。

【図3】実施の形態1にかかる半導体装置の等価回路を示す回路図である。

【図4】図1の切断線A−A’における断面構造を示す断面図である。

【図5】図1の切断線A−A’における断面構造の別の一例を示す断面図である。

【図6】実施の形態2にかかる半導体装置の構造の一例を示す平面図である。

【図7】図6の一部を拡大して示す平面図である。

【図8】実施の形態2にかかる半導体装置の等価回路を示す回路図である。

【図9】実施の形態3にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図10】図9の一部を示す平面図である。

【図11】実施の形態3にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図12】図11の一部を示す平面図である。

【図13】実施の形態3にかかる半導体装置を半導体基板のおもて面側から見たレイアウトを示す平面図である。

【図14】図13の一部を示す平面図である。

【図15】一般的なブートストラップ回路の一部の部品の等価回路を示す回路図である。

【図16】従来のブートストラップ回路のブートストラップダイオードおよび電流制限抵抗を半導体基板のおもて面側から見た構造を示す平面図である。

【図17】図16の切断線AA−AA’における断面構造を示す断面図である。

選択図 図1出願人が指定した本件の代表的な図

1 ブートストラップダイオード   2 電流制限抵抗   10 半導体基板   11 n+型カソード領域   12 n-型ドリフト領域   13 p型アノード領域   14 p+型アノードコンタクト領域   15 絶縁膜   16 層間絶縁膜   17a アノード電極   17b 制限抵抗電極   18a,18b,18b',18c,35a〜35f コンタクトホール   19 パッシベーション膜   20,20' ポリシリコン接続部   21〜24,33a〜33f,42,61〜68,71,71',72〜75 ポリシリコン層   30 カソード電極   31 FLR   32 p+型コンタクト領域   34 FP   41 p型チャネルストッパー領域   43 チャネルストッパー電極   51 ダイオード領域   52 エッジ終端領域   R1 ブートストラップダイオードの抵抗値   R21〜R24,R61〜R68,Rn ポリシリコン抵抗として機能するポリシリコン層の抵抗値   t1,t2 ポリシリコン層の厚さ   VCC 内部電源電圧   VDD ドレイン電圧   w1 ポリシリコン抵抗として機能するポリシリコン層の幅   x1,x2 コンタクトホール間の最短距離

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