発明が解決しようとする課題[発明の詳細な説明]から抜粋

多段エピタキシャル方式による従来方法１では、ｐ型拡散領域１４１’〜１４３’の横方向の拡散幅ｗ１０１と縦方向の拡散幅ｄ１０１とが略同じである。このため、高アスペクト比のｐ型領域１５２を形成するためにｐ型拡散領域１４１’〜１４３’の横方向の拡散幅ｗ１０１を狭くした場合、並列ｐｎ層１５０のｐ型領域１５２を構成するｐ型拡散領域１４１’〜１４３’同士が縦方向に連結されなかったり、並列ｐｎ層１５０のｐ型領域１５２の幅が周期的に狭くなる箇所が生じるという問題がある。 すなわち、従来方法１では、多段に積層されたｎ型エピタキシャル層にわたって縦方向に垂直に延びるｐ型領域１５２を形成することができずに、耐圧とオン抵抗とのトレードオフ関係が悪くなる虞がある。したがって、ｐ型拡散領域１４１’〜１４３’の端部同士が縦方向に重なる幅を増やすために、ｎ型エピタキシャル層１０１〜１０４の１層当たりの厚さを薄くする必要があるが、ｎ型エピタキシャル層をエピタキシャル成長させる回数（段数）が増えることで、製造コストが増加するという問題が生じる。 多段エピタキシャル方式による従来方法２のように、１層のｎ型エピタキシャル層に対してｐ型不純物のイオン注入を複数回行うことで、並列ｐｎ層１８０のｐ型領域１８２を従来方法１よりも縦方向に垂直に延在させることができる。したがって、ｎ型エピタキシャル層をエピタキシャル成長させる回数を減らすことも可能であるが、ｐ型領域１８２を形成するために行うｐ型不純物のイオン注入１６２，１６４の回数が増えてしまうため、従来方法２においても、製造コストが増加するという問題が生じる。 上述したトレンチ埋め込みエピタキシャル方式による従来方法３では、アスペクト比が高く、かつ縦方向に垂直に延在するｐ型領域を形成可能であるが、高価な設備が必要となる。また、高アスペクト比のトレンチを形成することや、当該トレンチの内部にエピタキシャル層を埋め込むことは技術的に困難であったり、処理時間を要する。例えばエピタキシャル層の内部に空洞等の欠陥が生じないように、トレンチの内部に時間をかけてエピタキシャル層を埋め込む必要があるため、歩留り悪いという問題がある。 この発明は、上述した従来技術による問題点を解消するため、耐圧とオン抵抗とのトレードオフ関係を改善させることができる半導体装置の製造方法を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明にかかる半導体装置の製造方法によれば、並列ｐｎ層を備えた半導体装置の製造方法であって、並列ｐｎ層のｐ型領域（第２導電型領域）として、縦方向に垂直に延在し、かつ高アスペクト比のｐ型領域を形成することができる。このため、耐圧とオン抵抗とのトレードオフ関係を改善させることができるという効果を奏する。