特開2019-201119IP Force 特許公報全文掲載

技術分野

半導体集積回路及びその製造方法に係り、特に、出力段素子をなす縦型の電力用半導体素子と、電力用半導体素子を制御するための横型半導体素子(回路素子)とを同一半導体チップに集積した電力用半導体集積回路(パワーIC)及びその製造方法

要約特許出願時に添付された[要約書]

【課題】出力段素子の特性と、出力段素子の制御用の回路素子の特性を調和させて、双方の特性を効率よく改善することができる半導体集積回路を提供する。
【解決手段】n−型の支持層12上に設けたp型のウェル領域22、ウェル領域22内に設けたp+型の回路側埋込層23、ウェル領域22上且つ回路側埋込層23上に設けたn+型の第1及び第2端子領域25a,25b、支持層12上に設けたp型のボディ領域13a,13b、ゲートトレンチ17a,17b内に設けた制御電極構造(18,19a,19b)、制御電極構造(18,19a,19b)に接してボディ領域13b内に設けたp+型の出力側埋込層14、ボディ領域13b上且つ出力側埋込層14上に設けたn+型の出力端子領域15a,15bを備え、出力端子領域15a,15bを有する出力段素子(101,102)を、第1及び第2端子領域25a,25bを含む回路素子201が制御する。
【選択図】図1

発明が解決しようとする課題[発明の詳細な説明]から抜粋

課題に鑑み、本発明は、縦型構造である出力段素子の特性と、出力段素子の制御用に横型構造をなす回路素子の特性を調和させて、双方の特性を効率よく改善することができる半導体集積回路及びその製造方法を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の一態様は、(a)第1導電型の支持層と、(b)支持層の上部に設けられた第2導電型のウェル領域と、(c)ウェル領域の内部に設けられ、ウェル領域よりも高不純物濃度で第2導電型の回路側埋込層と、(d)ウェル領域の上部且つ回路側埋込層の上方に設けられた第1導電型の第1及び第2端子領域と、(e)支持層の上部に、ウェル領域と離間して設けられた第2導電型のボディ領域と、(f)ボディ領域を貫通して支持・・・ 続きを知財ポータルサイト IP Force にログインして見る
【発明の効果】
本発明によれば、出力段素子の特性と、出力段素子の制御用の回路素子の特性を調和させて、双方の特性を効率よく改善することができる半導体集積回路の製造方法を提供することができる。

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】本発明の半導体集積回路の一例を示す要部断面図である。

【図2】本発明の半導体集積回路の一例を示す等価回路図である。

【図3A】本発明の回路素子をなす横型半導体素子の表面から深さ方向の不純物濃度分布を示すグラフである。

【図3B】本発明の出力段素子をなす縦型半導体素子の表面から深さ方向の不純物濃度分布を示すグラフである。

【図4】比較例に係る半導体集積回路を示す要部断面図である。

【図5A】比較例に係る回路素子の表面から深さ方向の不純物濃度分布を示すグラフである。

【図5B】比較例に係る出力段素子の表面から深さ方向の不純物濃度分布を示すグラフである。

【図6】本発明の半導体集積回路の製造方法の一例を示す工程断面図である。

【図7】本発明の半導体集積回路の製造方法の一例を示す図6に引き続く工程断面図である。

【図8】本発明の半導体集積回路の製造方法の一例を示す図7に引き続く工程断面図である。

【図9】本発明の半導体集積回路の製造方法の一例を示す図8に引き続く工程断面図である。

【図10】本発明の半導体集積回路の製造方法の一例を示す図9に引き続く工程断面図である。

【図11】本発明の半導体集積回路の製造方法の一例を示す図10に引き続く工程断面図である。

【図12】本発明の半導体集積回路の製造方法の一例を示す図11に引き続く工程断面図である。

【図13】本発明の半導体集積回路の製造方法の一例を示す図12に引き続く工程断面図である。

【図14】本発明の半導体集積回路の製造方法の一例を示す図13に引き続く工程断面図である。

【図15】本発明の半導体集積回路の製造方法の一例を示す図14に引き続く工程断面図である。

【図16】本発明の半導体集積回路の製造方法の一例を示す図15に引き続く工程断面図である。

【図17】本発明の半導体集積回路の製造方法の一例を示す図16に引き続く工程断面図である。

【図18】本発明の半導体集積回路の製造方法の一例を示す図17に引き続く工程断面図である。

【図19】本発明の半導体集積回路の製造方法の一例を示す図18に引き続く工程断面図である。

【図20】本発明の半導体集積回路の製造方法の一例を示す図19に引き続く工程断面図である。

【図21】本発明の実施形態の第1の変形例に係る半導体集積回路の一例を示す要部断面図である。

【図22】本発明の実施形態の第2の変形例に係る半導体集積回路の一例を示す要部断面図である。

【図23】本発明の実施形態の第3の変形例に係る半導体集積回路の一例を示す要部断面図である。

【図24】本発明の実施形態の第4の変形例に係る半導体集積回路の一例を示す要部断面図である。

【図25】本発明の実施形態の第5の変形例に係る半導体集積回路の一例を示す要部断面図である。

【図26】本発明の実施形態の第5変形例に係る半導体集積回路の製造方法の一例を示す工程断面図である。

【図27】本発明の実施形態の第5変形例に係る半導体集積回路の製造方法の一例を示す図26に引き続く工程断面図である。

【図28】本発明の実施形態の第5変形例に係る半導体集積回路の製造方法の一例を示す図27に引き続く工程断面図である。

【図29】本発明の実施形態の第5変形例に係る半導体集積回路の製造方法の一例を示す図28に引き続く工程断面図である。

【図30】本発明の実施形態の第5変形例に係る半導体集積回路の製造方法の一例を示す図29に引き続く工程断面図である。

選択図 図1出願人が指定した本件の代表的な図

10…裏面電極   11…裏面コンタクト層   12…支持層   13,13a,13b…ボディ領域   14,14a,14b,14x…出力側埋込層   15a,15b…主電極領域(ソース領域)   25a,26a…端子領域(ソース領域)   16…ベースコンタクト領域   17a,17b…ゲートトレンチ   18,27…ゲート絶縁膜   19…層間絶縁膜   19a,19b,28,29…ゲート電極   21…ソース電極配線   22…第1ウェル領域   23…回路側埋込層   24…第2ウェル領域   25b,26b…ドレイン領域   30…フィールド酸化膜   35…半導体領域   36…回路側埋込層   100…出力部   101,102…出力段素子   200…回路部   201,202…回路素子

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