特開 2019-201230出願番号 特願 2019-156103
半導体集積回路の製造方法
公報発行日 2019年11月21
公報URL https://ipforce.jp/patent-jp-A-2019-201230 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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技術分野
要約特許出願時に添付された[要約書]
【課題】高耐圧ＩＣにおいて複雑な工程を必要とせずに寄生素子の動作を抑制することができ、ノイズ耐量が大きく、信頼性向上を図ることが可能な半導体集積回路の製造方法を提供する。【解決手段】第１導電型の第１ウエル領域２、第１ウエル領域２上部の第２導電型の第２ウエル領域３、第１ウエル領域２直下の第２導電型の半導体基板１の下部で第１ウエル領域２から離間し、半導体基板１よりも高不純物濃度の第２導電型の第１電流抑制層２１、第１電流抑制層２１の下の第１導電型の第２電流抑制層２２を備えた半導体集積回路の製造方法であって、第１電流抑制層２１を形成するために半導体基板１の下面に対し加速電圧及び射影飛程を調整して第２導電型の不純物イオンを注入する第１イオン注入工程と、第２電流抑制層２２を形成するために半導体基板１の下面に対し加速電圧及び射影飛程を調整して第１導電型の不純物イオンを注入する第２イオン注入工程を含む。
【選択図】図３
発明が解決しようとする課題[発明の詳細な説明]から抜粋
問題に鑑み、本発明は、ＨＶＩＣにおいて、複雑な工程を必要とせずに、寄生素子の動作を抑制することができ、ノイズ耐量が大きく、信頼性向上を図ることが可能な半導体集積回路の製造方法を提供することを目的とする。課題を解決するための手段[発明の詳細な説明]から抜粋
この発明についての権利主張の範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】本発明の第１の半導体集積回路の概略構成を示す回路図である。
【図2】本発明の第１の半導体集積回路のハイサイド回路領域に着目した平面レイアウトを示す要部平面図である。
【図3】図２のＩＩ−ＩＩ線に沿った断面構造を示す要部断面図である。
【図4】本発明の第１の半導体集積回路において、空乏層の拡がりを示す要部断面図である。
【図5】本発明の第１の半導体集積回路を配線基板上に実装した状態を示す要部断面図である。
【図6】本発明の第１の実施形態の第１の変形例に係る半導体集積回路の断面構造の一例を示す要部断面図である。
【図7】本発明の第１の実施形態の第１の変形例に係る半導体集積回路の断面構造の他の一例を示す要部断面図である。
【図8】本発明の第１の実施形態の第１の変形例に係る半導体集積回路の断面構造の更に他の一例を示す要部断面図である。
【図9】本発明の第１の実施形態の第２の変形例に係る半導体集積回路の断面構造の一例を示す要部断面図である。
【図10】本発明の第１の実施形態の第３の変形例に係る半導体集積回路の断面構造の一例を示す要部断面図である。
【図11】本発明の第２の半導体集積回路の断面構造を示す要部断面図である。
【図12】本発明の第３の半導体集積回路の断面構造を示す要部断面図である。
【図13】本発明の第４の半導体集積回路の概略構成を示す回路図である。
【図14】本発明の第４の半導体集積回路を用いた降圧コンバータの概略構成を示す回路図である。
【図15】比較例に係る半導体集積回路の断面構造を示す要部断面図である。
選択図 図3出願人が指定した本件の代表的な図
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