特開 2019-207957出願番号 特願 2018-102844
半導体装置
公報発行日 2019年12月5
公報URL https://ipforce.jp/patent-jp-A-2019-207957 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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技術分野
要約特許出願時に添付された[要約書]
【課題】メイン半導体素子と同一の半導体基板に設けられたポリシリコン層からなる回路部のコンタクト不良を抑制することができる半導体装置を提供すること。【解決手段】メイン半導体素子１１のソースパッド２１ａは、バリアメタル４４ａを介してｎ+型ソース領域３５ａに電気的に接続されている。温度センス部１３は、ｐ型アノード領域であるｐ型ポリシリコン層８１とｎ型カソード領域であるｎ型ポリシリコン層８２とのｐｎ接合で形成されたポリシリコンダイオードである。温度センス部１３は、メイン半導体素子１１と同一の半導体基板１０のおもて面上にフィールド絶縁膜８０を介して設けられている。アノードパッド２３ａおよびカソードパッド２３ｂは、それぞれｐ型ポリシリコン層８１およびｎ型ポリシリコン層８２に直に接している。ソースパッド２１ａ、アノードパッド２３ａおよびカソードパッド２３ｂは、アルミニウム合金膜である。
【選択図】図３
発明が解決しようとする課題[発明の詳細な説明]から抜粋
上述した高機能構造を有する半導体装置では、電流センス部、温度センス部および過電圧保護部等の高機能部の各コンタクトにも、それぞれ、メイン半導体素子と同様にバリアメタルが形成される。しかしながら、温度センス部として機能するダイオードを半導体基板上に堆積したポリシリコン（ｐｏｌｙ−Ｓｉ）層で構成する場合、温度センス部を構成するポリシリコン層とバリアメタルとの密着性が悪く、温度センス部においてコンタクト不良が発生する虞がある。 この発明は、上述した従来技術による問題点を解消するため、メイン半導体素子と同一の半導体基板に設けられたポリシリコン層からなる回路部を備えた半導体装置であって、コンタクト不良を抑制することができる半導体装置を提供することを目的とする。課題を解決するための手段[発明の詳細な説明]から抜粋
この発明についての権利主張の範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図2】実施の形態１にかかる半導体装置を半導体基板のおもて面側から見たレイアウトの一例を示す平面図である。
【図3】図１，２の切断線ＸＹ−ＸＹ’における断面構造を示す断面図である。
【図4】実施の形態１にかかる半導体装置の等価回路を示す回路図である。
【図5】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図6】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図7】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図8】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図9】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図10】実施の形態１にかかる半導体装置の製造途中の状態を示す断面図である。
【図11】実施の形態２にかかる半導体装置の構造を示す断面図である。
【図12】実施の形態２にかかる半導体装置の等価回路を示す回路図である。
【図13】実施の形態３にかかる半導体装置の構造を示す断面図である。
【図14】図１３の一部を拡大して示す平面図である。
選択図 図3出願人が指定した本件の代表的な図
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