特開 2019-212352 半導体記憶装置およびその制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2019-212352(P2019-212352A)

(43)【公開日】2019年12月12日

(54)【発明の名称】半導体記憶装置およびその制御方法

(51)【国際特許分類】

   G11C 13/00 20060101AFI20191115BHJP

   H01L 21/8239 20060101ALI20191115BHJP

   H01L 27/105 20060101ALI20191115BHJP

   H01L 45/00 20060101ALI20191115BHJP

   H01L 49/00 20060101ALI20191115BHJP

【ＦＩ】

   G11C13/00 314

   G11C13/00 270A

   G11C13/00 320

   G11C13/00 270G

   H01L27/105 448

   H01L27/105 449

   H01L45/00 Z

   H01L49/00 Z

   H01L45/00 A

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

【全頁数】8

(21)【出願番号】特願2018-107924(P2018-107924)

(22)【出願日】2018年6月5日

(71)【出願人】

【識別番号】318010018

【氏名又は名称】東芝メモリ株式会社

(74)【代理人】

【識別番号】100091982

【弁理士】

【氏名又は名称】永井 浩之

(74)【代理人】

【識別番号】100091487

【弁理士】

【氏名又は名称】中村 行孝

(74)【代理人】

【識別番号】100082991

【弁理士】

【氏名又は名称】佐藤 泰和

(74)【代理人】

【識別番号】100105153

【弁理士】

【氏名又は名称】朝倉 悟

(74)【代理人】

【識別番号】100107582

【弁理士】

【氏名又は名称】関根 毅

(74)【代理人】

【識別番号】100118843

【弁理士】

【氏名又は名称】赤岡 明

(72)【発明者】

【氏名】川澄 篤

【テーマコード（参考）】

5F083

【Ｆターム（参考）】

5F083EP17

5F083EP22

5F083EP32

5F083ER21

5F083FR02

5F083FZ10

5F083GA10

5F083GA11

5F083KA01

5F083KA06

(57)【要約】

【課題】選択メモリセルの電圧ばらつきを抑えることが可能な半導体記憶装置を提供する。
【解決手段】実施形態に係る半導体記憶装置は、互いに平行に配列された複数の第１配線と、複数の第１配線と交差する方向で、互いに平行に配列された複数の第２配線と、複数の第１配線と複数の第２配線との交差部分に設けられた複数のメモリセルと、複数のメモリセルのうち、少なくとも２つのメモリセルを選択メモリセルとして同時に選択する選択部と、第１配線と第２配線を通じて選択メモリセルに電圧を印加するドライバと、を備える。電圧は、ドライバから複数のメモリセルまでの電流経路の長さに応じて区分けされた複数の区域ごとに設定されている。選択メモリセルは、同一区域内に配置されている。
【選択図】図１

【特許請求の範囲】

【請求項1】

互いに平行に配列された複数の第１配線と、
前記複数の第１配線と交差する方向で、互いに平行に配列された複数の第２配線と、
前記複数の第１配線と前記複数の第２配線との交差部分に設けられた複数のメモリセルと、
前記複数のメモリセルのうち、少なくとも２つのメモリセルを選択メモリセルとして同時に選択する選択部と、
前記第１配線と前記第２配線を通じて前記選択メモリセルに電圧を印加するドライバと、を備え、
前記電圧は、前記ドライバから前記複数のメモリセルまでの電流経路の長さに応じて区分けされた複数の区域ごとに設定され、
前記選択メモリセルは、同一区域内に配置されている、半導体記憶装置。

【請求項2】

前記複数の区域は、前記第１配線の長さ方向に沿って区分けされている、請求項１に記載の半導体記憶装置。

【請求項3】

前記選択部は、前記複数の第１配線から前記選択メモリセルに対応する第１選択配線を選択する第１選択部と、前記複数の第２配線から前記選択メモリセルに対応する第２選択配線を選択する第２選択部と、を有し、
前記ドライバは、前記第１選択配線に第１電圧を印加する第１ドライバと、前記第２選択配線に第２電圧を印加する第２ドライバと、を有する、請求項１または２に記載の半導体記憶装置。

【請求項4】

前記第１ドライバは、並列接続された複数の電源回路を含み、前記複数の電源回路は、前記複数の区域ごとに設定された前記第１電圧を出力する、請求項３に記載の半導体記憶装置。

【請求項5】

前記複数の第１配線は、櫛形に接続され、前記第１電圧は、前記第１配線の先端部に近い区域ほど高く設定されている、請求項３または４に記載の半導体記憶装置。

【請求項6】

前記複数の第２配線は、前記複数の第１配線間に配列された複数の第１導電線と、前記複数の第１導電線の一端に接続された第２導電線と、を有する、請求項５に記載の半導体記憶装置。

【請求項7】

前記複数の第１配線と前記複数の第２配線とが、交互に積層されている、請求項１から４のいずれかに記載の半導体記憶装置。

【請求項8】

互いに平行に配列された複数の第１配線と、前記複数の第１配線と交差する方向で互いに平行に配列された複数の第２配線との交差部分に設けられた複数のメモリセルから少なくとも２つのメモリセルを選択メモリセルとして同時に選択する半導体記憶装置の制御方法であって、
前記第１配線および前記第２配線を通じて前記選択メモリセルにドライバから印加する電圧を、前記ドライバから前記複数のメモリセルまでの電流経路の長さに応じて区分けした複数の区域ごとに設定し、
前記選択メモリセルを、同一区域内で同時に選択する、
半導体記憶装置の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体記憶装置およびその制御方法に関する。

【背景技術】

【0002】

半導体記憶装置には、ワードラインを共有する複数のメモリセルを同時に選択するものがある。このような半導体記憶装置は、ワード線の電圧降下を最小限に抑えるために、例えば、ワード線の先端に位置するメモリセルと、後端に位置するメモリセルとを同時に選択する場合がある。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第９２１８８８６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

上記のようなメモリセルの組み合わせでは、選択メモリセル同士で電圧ばらつきが大きくなることが懸念される。この電圧ばらつきが大きいと、動作不良が起こり得る。

【0005】

本発明の実施形態は、選択メモリセルの電圧ばらつきを抑えることが可能な半導体記憶装置およびその制御方法を提供する。

【課題を解決するための手段】

【0006】

本実施形態に係る半導体記憶装置は、互いに平行に配列された複数の第１配線と、複数の第１配線と交差する方向で、互いに平行に配列された複数の第２配線と、複数の第１配線と複数の第２配線との交差部分に設けられた複数のメモリセルと、複数のメモリセルのうち、少なくとも２つのメモリセルを選択メモリセルとして同時に選択する選択部と、第１配線と第２配線を通じて選択メモリセルに電圧を印加するドライバと、を備える。電圧は、ドライバから複数のメモリセルまでの電流経路の長さに応じて区分けされた複数の区域ごとに設定されている。選択メモリセルは、同一区域内に配置されている。

【図面の簡単な説明】

【0007】

【図1】第１実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。

【図2】図２は、第１実施形態に係るメモリセルアレイの斜視図である。

【図3】１レイヤ分のワードラインとメモリセルのレイアウトを示す平面図である。

【図4】変形例に係るメモリセルアレイの斜視図である。

【発明を実施するための形態】

【0008】

以下、図面を参照して本発明の実施形態を説明する。本実施形態は、本発明を限定するものではない。

【0009】

（第１実施形態）
図１は、第１実施形態に係る半導体記憶装置の概略的な構成を示すブロック図である。図１に示す半導体記憶装置１は、メモリセルアレイ１０と、ＷＬデコーダ２０と、ＧＢＬデコーダ３０と、セレクタデコーダ４０と、制御部５０と、電源６０と、を備える。

【0010】

まず、図２を参照してメモリセルアレイ１０について説明する。図２は、メモリセルアレイ１０の斜視図である。

【0011】

図２に示すメモリセルアレイ１０では、複数のメモリセルＭＣが、複数のワードラインＷＬと、複数のビットラインＢＬとの交差部分に設けられている。各メモリセルＭＣは、例えば、抵抗変化型のメモリ素子として形成される。

【0012】

複数のワードラインＷＬは、Ｘ方向（長さ方向）に延び、Ｘ方向に直交するＹ方向およびＺ方向のそれぞれで互いに平行に配列されている。ワードラインＷＬは、第１配線とも称する。

【0013】

複数のビットラインＢＬは、Ｚ方向に延び、複数のワードラインＷＬ間に配列されている。各ビットラインＢＬの一端は、選択トランジスタＳＴを介してグローバルビットラインＧＢＬに接続されている。グローバルビットラインＧＢＬは、方向Ｙに延びている。ビットラインＢＬは、第１導電線とも称し、グローバルビットラインＧＢＬは第２導電線とも称する。また、第１導電線および第２導電線を第２配線とも称する。

【0014】

選択トランジスタＳＴは、例えば薄膜トランジスタ（ＴＦＴ）として形成される。また、選択トランジスタＳＴは、Ｘ方向に延びる選択ゲートＳＧに印加される電圧に基づいて動作する。

【0015】

ここで、図１に戻ってＷＬデコーダ２０を説明する。ＷＬデコーダ２０は、選択部２１およびドライバ２２を含む。選択部２１は第１選択部とも称し、ドライバ２２は第１ドライバとも称する。

【0016】

選択部２１は、制御部５０から選択メモリセルを特定するためのワードラインアドレスを受信すると、そのワードラインアドレスに基づいてワードラインＷＬを選択する。ドライバ２２は、選択ワードラインおよび非選択ワードラインに対して、データの読み出し、書き込み、および消去に必要な電圧を印加する。この電圧は、電源６０から供給される。

【0017】

ＧＢＬデコーダ３０は、選択部３１およびドライバ３２を含む。選択部３１は第２選択部とも称し、ドライバ３２は第２ドライバとも称する。

【0018】

選択部３１は、制御部５０から選択メモリセルを特定するためのカラムアドレスを受信すると、そのカラムアドレスに基づいてグローバルビットラインＧＢＬを選択する。ドライバ３２は、選択グローバルビットラインおよび非選択グローバルビットラインに対して、データの読み出し、書き込み、および消去に必要な電圧を印加する。この電圧も、電源６０から供給される。

【0019】

セレクタデコーダ４０は、選択部４１およびドライバ４２を含む。選択部４１は、制御部５０から選択メモリセルを特定するためのシートアドレスを受信すると、そのシートアドレスに基づいて選択ゲートＳＧを選択する。ドライバ４２は、選択された選択ゲートおよび非選択の選択ゲートに対して、データの読み出し、書き込み、および消去に必要な電圧を印加する。

【0020】

以下、図３を参照して本実施形態に係る半導体記憶装置１の動作について説明する。ここでは、メモリセルＭＣの選択動作について説明する。

【0021】

図３は、１レイヤ分のワードラインとメモリセルのレイアウトを示す平面図である。本実施形態では、複数のワード線ＷＬが、１本おきに共通に接続されている。換言すると、奇数ワードラインＷＬ１、ＷＬ３、ＷＬ５と、偶数ワードラインＷＬ２、ＷＬ４とが、交互に入り組んだ２組の櫛形に接続されている。なお、１組の櫛形に接続されるワードラインＷＬの本数は、特に制限されない。

【0022】

奇数ワードラインＷＬ１、ＷＬ３、ＷＬ５は、ＭＯＳトランジスタＱ１０を介してドライバ２２ａに接続される。一方、偶数ワードラインＷＬ２、ＷＬ４は、ＭＯＳトランジスタＱ２０を介してドライバ２２ｂに接続される。ドライバ２２ａおよびドライバ２２ｂは、上述したドライバ２２の一部である。

【0023】

ドライバ２２ａは、並列接続された４つの電源回路２３ａ〜２３ｄを有する。各電源回路には、ＭＯＳトランジスタＱ１１ａ〜Ｑ１１ｄが直列接続されている。ＭＯＳトランジスタＱ１１ａ〜Ｑ１１ｄのいずれかがオンすると、オンしたＭＯＳトランジスタに接続された電源回路から電圧が出力される。

【0024】

一方、ドライバ２２ｂも、同様に、並列接続された４つの電源回路２４ａ〜２４ｄを有する。各電源回路には、ＭＯＳトランジスタＱ２１ａ〜Ｑ２１ｄが直列接続されている。ＭＯＳトランジスタＱ２１ａ〜Ｑ２１ｄのいずれかがオンすると、オンしたＭＯＳトランジスタに接続された電源回路から電圧が出力される。

【0025】

電源回路２３ａ〜２３ｄは、電源６０から供給された電圧を昇降圧して、それぞれ異なる電圧を出力する。電源回路２３ａ〜２３ｄの出力電圧は、４つの区域Ｚ１〜Ｚ４にそれぞれ対応する。４つの区域Ｚ１〜Ｚ４は、ワードラインＷＬの長さ方向Ｘに沿って区切られている。各区域の電圧は、ドライバ２２ａからメモリセルＭＣまでの電流経路が長いほど高い値に設定されている。なお、区域の数は、特に制限されない。

【0026】

本実施形態では、ワードラインＷＬ１、ＷＬ３、Ｗ５の先端部を含む区域Ｚ４が、ドライバ２２ａから最も離れている。また、同一区域内に配置された少なくとも２つ以上のメモリセルＭＣが同時に選択される。そのため、例えば、ワードラインＷＬ３の区域Ｚ４に配置されたメモリセルＭＣ３が選択メモリセルとして同時に選択されると、ＭＯＳトランジスタＱ１０およびＭＯＳトランジスタＱ１１ｄがオンし、電源回路２３ｄから最も高い電圧が出力される。

【0027】

一方、電源回路２４ａ〜２４の出力電圧も、４つの区域Ｚ１〜Ｚ４にそれぞれ対応する。本実施形態では、ワードラインＷＬ２，ＷＬ４の先端部を含む区域Ｚ１が、ドライバ２２ｂから最も離れている。そのため、例えば、ワードラインＷＬ４の区域Ｚ１に配置されたメモリセルＭＣ４が選択メモリセルとして同時に選択されると、ＭＯＳトランジスタＱ２０およびＭＯＳトランジスタＱ２１ｄがオンし、電源回路２４ｄから最も高い電圧が出力される。

【0028】

本実施形態によれば、各メモリセルＭＣに印加される電圧が、ドライバ２２からの電流経路の長さ、換言すると電圧降下の大きさに基づいて区分けされている。また、同一区域内に配置されている複数のメモリセルが、同時に選択される。同一区域内では、メモリセルに印加される電圧ばらつきは小さくなる。これにより、選択メモリセルの電圧ばらつきを抑え、動作不良を回避することが可能となる。

【0029】

なお、ワードライン用のドライバ２２ａおよびドライバ２２ｂは、図３に示す複数の電源回路を有する構成に限定されず、各区域に応じて異なる電圧を出力できる機能を有していればよい。また、図３に示す複数の電源回路は、ビットライン用のドライバ３２に設けられていてもよい。この場合、各電源回路の出力電圧は、レイヤの位置に応じて設定される。具体的には、高層側のレイヤほど高い電圧が設定される。

【0030】

（変形例）
図４は、変形例に係るメモリセルの斜視図である。以下、上述した第１実施形態と異なる点を説明し、同様の事項については説明を省略する。

【0031】

本変形例に係るメモリセルアレイ１１は、複数のワードラインＷＬと複数のビットラインＢＬとが交互に積層された、いわゆるクロスポイント型メモリセルである。本変形例においても、第１実施形態と同様に、ドライバ２２が各ワードラインＷＬに電圧を出力する。また、ドライバ２２の出力電圧は、ワードラインＷＬの長さ方向Ｘに沿って区分けされた区域ごとに設定されている。さらに、選択部２１が、同一区域内に配置された少なくとも２つ以上のメモリセルＭＣを選択メモリセルとして選択する。

【0032】

よって、クロスポイント型メモリセルを有する半導体記憶装置であっても、選択メモリセルの電圧ばらつきを抑え、動作不良を回避することが可能となる。

【0033】

本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

【符号の説明】

【0034】

ＷＬ ワードライン（第１配線）、ＢＬ ビットライン（第２配線、第１導電線）、ＧＢＬ グローバルビットライン（第２配線、第２導電線）、ＭＣ メモリセル、２１ 第１選択部、３１ 第２選択部、２２ 第１ドライバ、３２ 第２ドライバ

【図1】

【図2】

【図3】

【図4】