特開2019-212718IP Force 特許公報全文掲載

技術分野

絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法に係り、特にトレンチゲート構造を有する絶縁ゲート型半導体装置及びその製造方法

要約特許出願時に添付された[要約書]

【課題】セルピッチを縮小することができ、オン抵抗の低減が可能な絶縁ゲート型半導体装置を提供する。
【解決手段】第1導電型のドリフト層2と、ドリフト層2の表面に配置された第2導電型のベース領域6aと、ベース領域6aの表面に第1導電型のソース領域8aと第2導電型の第1コンタクト領域7aとが選択的に設けられる。トレンチ9はソース領域8a,第1コンタクト領域7a、およびベース領域6aを貫通して格子状に設けられ、トレンチ9によって格子状に配列された多角形状の活性セル柱20が区画される。トレンチ9の内側に絶縁ゲート型電極構造(10,11)が設けられている。各々の活性セル柱20はソース領域8a,第1コンタクト領域7a、およびベース領域6aを備えており、活性セル柱20の上部表面では、第1コンタクト領域7aは活性セル柱20の外周と接している。
【選択図】図1

発明が解決しようとする課題[発明の詳細な説明]から抜粋

課題に鑑み、本発明は、セルピッチを縮小することができ、オン抵抗の低減が可能な絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法を提供することを目的とする。

課題を解決するための手段[発明の詳細な説明]から抜粋

本発明の一態様は、(a)第1導電型のドリフト層と、(b)ドリフト層の表面に配置された第2導電型のベース領域と、(c)ベース領域の表面に選択的に設けられた、ドリフト層よりも不純物密度の高い第1導電型のソース領域と、(d)ベース領域の表面に選択的に設けられた、ベース領域よりも不純物密度の高い第2導電型の第1コンタクト領域と、(e)ソース領域,第1コンタクト領域、およびベース領域を貫通するトレンチ・・・ 続きを知財ポータルサイト IP Force にログインして見る
【発明の効果】
本発明によれば、セルピッチを縮小することができ、オン抵抗の低減が可能な絶縁ゲート型半導体装置及び絶縁ゲート型半導体装置の製造方法を提供することができる。

この発明についての権利主張の範囲[特許請求の範囲]

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この特許公報に記載されている図面[図面の簡単な説明]から抜粋

【図1】本発明の絶縁ゲート型半導体装置の一例を示す断面概略図である。

【図2】図1のA−A線における絶縁ゲート型半導体装置の上面図である。

【図3】本発明の絶縁ゲート型半導体装置のユニットセルを説明するための上面概略図である。

【図4】図3のB−B線から垂直に切った活性セル柱の要部断面図である。

【図5】従来の絶縁ゲート型半導体装置の一例を説明するためのユニットセルの要部上面図である。

【図6】図5に示したC−C線から垂直に切った活性セル柱の要部断面図である。

【図7】従来の絶縁ゲート型半導体装置の他の例を説明するためのユニットセルの要部上面図である。

【図8】図7に示したD−D線から垂直に切った活性セル柱の要部断面図である。

【図9】トレンチの側壁面の面方位を説明するための概略図である。

【図10】トレンチの側壁面の面方位を説明するための概略図である。

【図11】トレンチの側壁面の面方位とゲート電圧及び移動度の関係を表すグラフである。

【図12】トレンチ側壁に形成されるチャネル面の回転角度とドレイン電流比との関係を表すグラフである。

【図13】本発明の絶縁ゲート型半導体装置の活性セル柱の配置方位を説明するための平面図である。

【図14】絶縁ゲート型半導体装置の製造方法の一例を説明するための(a)上面図、及び(b)断面図である。

【図15】絶縁ゲート型半導体装置の製造方法の一例を説明するための図14に引き続く(a)上面図、及び(b)断面図である。

【図16】絶縁ゲート型半導体装置の製造方法の一例を説明するための図15に引き続く(a)上面図、及び(b)断面図である。

【図17】絶縁ゲート型半導体装置の製造方法の一例を説明するための図16に引き続く(a)上面図、及び(b)断面図である。

【図18】絶縁ゲート型半導体装置の製造方法の一例を説明するための図17に引き続く(a)上面図、及び(b)断面図である。

【図19】絶縁ゲート型半導体装置の製造方法の一例を説明するための図18に引き続く(a)上面図、及び(b)断面図である。

【図20】絶縁ゲート型半導体装置の製造方法の一例を説明するための図19に引き続く断面図である。

【図21】絶縁ゲート型半導体装置のコンタクト領域とトレンチのレイアウトの一例を示す上面図である。

【図22】絶縁ゲート型半導体装置のコンタクト領域とトレンチのレイアウトの他の例を示す上面図である。

【図23】絶縁ゲート型半導体装置のコンタクト領域とトレンチのレイアウトの他の例を示す上面図である。

【図24】絶縁ゲート型半導体装置のコンタクト領域とトレンチのレイアウトの他の例を示す上面図である。

【図25】実施形態の第1変形例に係る絶縁ゲート型半導体装置の一例を説明するためのユニットセルの要部上面図である。

【図26】実施形態の第1変形例に係る絶縁ゲート型半導体装置の他の例を説明するためのユニットセルの要部上面図である。

【図27】実施形態の第2変形例に係る絶縁ゲート型半導体装置の一例を説明するためのユニットセルの要部上面図である。

【図28】従来の絶縁ゲート型半導体装置の他の例を説明するためのユニットセルの要部上面図である。

【図29】実施形態の第2変形例に係る絶縁ゲート型半導体装置の他の例を説明するためのユニットセルの要部上面図である。

【図30】実施形態の第3変形例に係る絶縁ゲート型半導体装置の一例を説明するためのユニットセルの要部上面図である。

【図31】図30に示した絶縁ゲート型半導体装置のコンタクト領域とトレンチのレイアウトの一例を示す上面図である。

【図32】チャネル幅をユニットセル面積で割った値と最小加工寸法との関係の一例を示すグラフである。

【図33】チャネル幅をユニットセル面積で割った値と最小加工寸法との関係の他の例を示すグラフである。

【図34】チャネル幅をユニットセル面積で割った値とつぶし幅との関係の一例を示すグラフである。

【図35】つぶし幅を変化させた場合での、チャネル幅をユニットセル面積で割った値と最小加工寸法との関係の一例を示すグラフである。

【図36】JFET幅を変化させた場合での、チャネル幅をユニットセル面積で割った値と最小加工寸法との関係の一例を示すグラフである。

選択図 図1出願人が指定した本件の代表的な図

1…ドレイン領域   2…ドリフト層   3…電流拡散層   4a…ゲート底保護領域   4b…第1埋込領域   4b,5…ベース底埋込領域   5…第2埋込領域   6a、6b…ベース領域   7a…第1コンタクト領域   7b…第2コンタクト領域   8a…ソース領域   9…トレンチ   10,11…絶縁ゲート型電極構造   10…ゲート絶縁膜   11…ゲート電極   12…層間絶縁膜   13…ソースコンタクト層   14…バリアメタル層   15…ソース電極   16…ドレイン電極   20…活性セル柱   21…コンタクトセル柱   22…ユニットセル

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