特開2019-216428(P2019-216428A)IP Force 特許公報掲載プロジェクト 2022.1.31 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2019-216428(P2019-216428A)
(43)【公開日】2019年12月19日
(54)【発明の名称】並列ビットインターリーバ
(51)【国際特許分類】
   H03M 13/27 20060101AFI20191122BHJP
   H03M 13/19 20060101ALI20191122BHJP
   H04L 1/00 20060101ALI20191122BHJP
   H04L 27/26 20060101ALI20191122BHJP
【FI】
   H03M13/27
   H03M13/19
   H04L1/00 F
   H04L27/26 100
【審査請求】有
【請求項の数】2
【出願形態】OL
【全頁数】33
(21)【出願番号】特願2019-129855(P2019-129855)
(22)【出願日】2019年7月12日
(62)【分割の表示】特願2018-146400(P2018-146400)の分割
【原出願日】2012年5月18日
(31)【優先権主張番号】11004126.6
(32)【優先日】2011年5月18日
(33)【優先権主張国】EP
(71)【出願人】
【識別番号】000005821
【氏名又は名称】パナソニック株式会社
(74)【代理人】
【識別番号】110001900
【氏名又は名称】特許業務法人 ナカジマ知的財産綜合事務所
(72)【発明者】
【氏名】ペトロフ ミハイル
【テーマコード(参考)】
5J065
5K014
【Fターム(参考)】
5J065AD07
5J065AG05
5J065AG06
5J065AH01
5K014BA05
5K014FA16
(57)【要約】      (修正有)
【課題】似巡回低密度パリティチェック符号の符号語に施すインターリーブの効率化を実現できるインターリーブ方法を提供する。
【解決手段】ビットインターリーブ方法は、疑似巡回低密度パリティチェック符号化方式で生成された符号語のビットを並び替えるビットインターリーブ方法であって、各巡回ブロックのビットのコンステレーション語中の位置を決定する巡回ブロックパーミュテーション規則に従って符号語の巡回ブロックを並び替える巡回ブロックパーミュテーション処理と、巡回ブロックの並び替え後の符号語のビットを並び替えるビットパーミュテーション処理を含む。
【選択図】図23
【特許請求の範囲】
【請求項1】
リピートアキュミュレート疑似巡回低密度パリティチェック符号化方式を含む疑似巡回低密度パリティチェック符号化方式で生成された符号語を送信する送信方法であって、
それぞれがQ個のビットからなるN個の巡回ブロックで構成されるN×Qビットの前記符号語に対して、前記巡回ブロックの並び替えを規定した巡回ブロックパーミュテーション規則に従って前記巡回ブロック単位の並び替えを行う巡回ブロックパーミュテーション処理を施す巡回ブロックパーミュテーションステップと、
前記巡回ブロックパーミュテーション処理が施された前記符号語に対して、各前記巡回ブロックのQ個のビットをM行の行列のうちの一つの行の行方向に書き込み、列方向に読み出すことと等価なカラム−ロウパーミュテーション処理を施すビットパーミュテーションステップと、
前記ビットパーミュテーション処理が施された符号語を、それぞれがM個のビットよりなる複数のコンステレーション語に分割する分割ステップと、
前記分割ステップで分割された前記符号語を、前記コンステレーション語にマッピングするマッピングステップと、
前記符号語がマッピングされた前記コンステレーション語に対してOFDM(Orthogonal Frequency Division Multiplexing)変調を行って送信信号を生成する信号生成ステップと、
を有し、
前記Nは前記Mの倍数である、
ことを特徴とする送信方法。
【請求項2】
リピートアキュミュレート疑似巡回低密度パリティチェック符号化方式を含む疑似巡回低密度パリティチェック符号化方式で生成された符号語であって、それぞれがQ個のビットからなるN個の巡回ブロックで構成される符号語のビットの並び替え処理を行い、M個のビットずつ分割し、コンステレーション語にマッピングして生成されるN×Q/M個のコンステレーション語を変調して送信された信号を処理する信号処理方法であって、
前記ビットの並び替え処理は、
前記巡回ブロックの並び替えを規定した巡回ブロックパーミュテーション規則に従う前記符号語の前記巡回ブロック単位の並び替えを行う巡回ブロックパーミュテーション処理と、
各前記巡回ブロックのQ個のビットをM行の行列のうちの一つの行の行方向に書き込み、列方向に読み出すことと等価なカラム−ロウパーミュテーション規則に従う前記巡回ブロックパーミュテーション処理が施された前記符号語のビットの並び替えを行うビットパーミュテーション処理と、
を含み、
前記Nは前記Mの倍数であり、
前記信号処理方法は、
送信された信号に対してOFDM(Orthogonal Frequency Division Multiplexing)に基づく復調を行うことで前記符号語がマッピングされた前記N×Q/M個のコンステレーション語を生成する生成ステップと、
前記N×Q/M個のコンステレーション語を変調することで復調信号を生成する復調ステップと、
前記巡回ブロックパーミュテーション規則及び前記カラム−ロウパーミュテーション規則に基づいて前記復調信号をデコードして、前記疑似巡回低密度パリティチェック符号化方式による符号化前のデータを生成するデコードステップと、
を有することを特徴とする信号処理方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明はデジタル通信分野に関し、より詳細には、疑似巡回低密度パリティチェック符号を用いたビットインターリーブ符号化変調システム用のビットインターリーバに関する。
【背景技術】
【0002】
近年、デジタル通信分野において、ビットインターリーブ符号化変調(bit-interleaved coding and modulation:BICM)システムが用いられている(例えば、非特許文献1参照)。
【0003】
BICMシステムでは、一般に、次の3つのステップが行われる。
【0004】
(1)データブロックを例えば疑似巡回低密度パリティチェック(quasi-cyclic low-density parity check:QC LDPC)符号を用いて符号語に符号化する。
【0005】
(2)符号語のビットをビットインターリーブする。
【0006】
(3)ビットインターリーブされた符号語をコンステレーションのビット数からなるコンステレーション語に分割し、コンステレーション語をコンステレーションにマッピングする。
【先行技術文献】
【非特許文献】
【0007】
【非特許文献1】ETSI EN 302 755 V1.2.1(DVB−T2規格)
【発明の概要】
【発明が解決しようとする課題】
【0008】
一般に、疑似巡回低密度パリティチェック符号の符号語に施すインターリーブの効率化が望まれている。
【0009】
本発明は、疑似巡回低密度パリティチェック符号の符号語に施すインターリーブの効率化を実現できるインターリーブ方法を提供することを目的とする。
【課題を解決するための手段】
【0010】
上記目的を達成するために本発明のビットインターリーブ方法は、疑似巡回低密度パリティチェック符号を用いる通信システムにおけるビットインターリーブ方法であって、前記ビットインターリーブ方法は、それぞれがQ個のビットからなるN個の巡回ブロックで構成される前記疑似巡回低密度パリティチェック符号の符号語を受信する受信ステップと、前記符号語のビットに対して当該符号語のビットの並び順を換えるビットパーミュテーション処理を施すビットパーミュテーションステップと、前記ビットパーミュテーション処理が施された符号語を、それぞれM個のビットよりなり、それぞれが2M個の所定のコンステレーションポイントのいずれか1つを示す複数のコンステレーション語に分割する分割ステップと、を有し、前記ビットパーミュテーション処理が施される前の前記符号語はN/M個のセクションに分割され、各前記セクションはM個の前記巡回ブロックからなり、各前記コンステレーション語はN/M個の前記セクションのうちのいずれか1つと関連付けられており、前記ビットパーミュテーションステップは、各前記コンステレーション語が、関連付けられている前記セクション中のM個の異なる前記巡回ブロックのそれぞれの1個のビットからなる計M個のビットから構成され、各前記セクションのすべてのビットが当該セクションに関連付けられているQ個の前記コンステレーション語にのみにマッピングされるように、前記ビットパーミュテーション処理を行う。
【発明の効果】
【0011】
本発明のビットインターリーブ方法によれば、疑似巡回低密度パリティチェック符号の符号語に施すインターリーブの効率化を実現できる。
【図面の簡単な説明】
【0012】
図1】一般的なBICMエンコーダを含むトランスミッタの構成を示すブロック図。
図2】符号化率が1/2である疑似巡回低密度パリティチェック(quasi-cyclic low-density parity check:QC LDPC)符号のパリティチェック行列の一例を示す図。
図3】符号化率が2/3であるリピートアキュミュレート疑似巡回低密度パリティチェック(repeat-accumulate quasi-cyclic low-density parity check:RA QC LDPC)符号のパリティチェック行列の一例を示す図。
図4】行パーミュテーション後の図3のRA QC LDPC符号のパリティチェック行列を示す図。
図5】行パーミュテーションおよびパリティパーミュテーション後の図3のRA QC LDPC符号のパリティチェック行列を示す図。
図6】8PAMシンボルにおいて符号化されたビットが互いに異なるロバストレベルを有することを説明する図。
図7】巡回係数Q=8、1つの低密度パリティチェック符号語の巡回ブロック数N=12、1つのコンステレーションのビット数M=4に対応する一般的なビットインターリーバの構成を示すブロック図。
図8】(a)DVB−T2規格で用いられるDVB−T2モジュレータの構成を示すブロック図であり、(b)は(a)に示すDVB−T2モジュレータのBICMエンコーダの構成を示すブロック図。
図9】(a)12列のカラム‐ロウインターリーバによって行われる16K符号(LDPC符号語長が16200ビットであるLDPC符号)の符号語のビットの書き込み処理を示す図であり、(b)はカラム‐ロウインターリーバによって行われる(a)で書き込まれた符号語のビットの読み出し処理を示す図。
図10】(a)8列のカラム‐ロウインターリーバによって行われる16K符号の符号語のビットの書き込み処理を示す図であり、(b)はカラム‐ロウインターリーバによって行われる(a)で書き込まれた符号語のビットの読み出し処理を示す図。
図11】DVB−T2規格に準じた、16QAMで16K符号用のビット‐セルデマルチプレクサの構成を示すブロック図。
図12】DVB−T2規格に準じた、64QAMで16K符号用のビット‐セルデマルチプレクサの構成を示すブロック図。
図13】DVB−T2規格に準じた、256QAMで16K符号用のビット‐セルデマルチプレクサの構成を示すブロック図。
図14】8列のDVB−T2ビットインターリーバにおいて16K符号に対して起こり得る問題を示す図。
図15】12列のDVB−T2ビットインターリーバにおいて16K符号に対して起こり得る問題を示す図。
図16】8列のDVB−T2ビットインターリーバにおいて16K符号にカラムツイスト処理を適用する場合に起こり得る問題を示す図。
図17】12列のDVB−T2ビットインターリーバにおいて16K符号にカラムツイスト処理を適用する場合に起こり得る問題を示す図。
図18】(a)は発明者が鋭意研究した結果見つけた非常に効率的なインターリーバの提供を可能にする1つ目の条件を説明する図であり、(b)は2つ目の条件を説明する図。
図19】本発明の一実施形態に係るインターリーバによるマッピングの機能を示す図。
図20】本発明の一実施形態に係るインターリーバの構成を示すブロック図。
図21】(a)は図20のセクションパーミュテーションを実施するセクションパーミュテーションユニットの一構成例を示すブロック図であり、(b)は(a)のセクションパーミュテーションユニットによるマッピングの機能を示す図。
図22】(a)は図20のセクションパーミュテーションを実施するセクションパーミュテーションユニットの他の構成例を示すブロック図であり、(b)は(a)のセクションパーミュテーションユニットによるマッピングの機能を示す図。
図23】本発明の他の実施形態に係るインターリーバの構成を示すブロック図。
図24図23のビットインターリーバの一構成例を示すブロック図。
図25】本発明のさらに他の実施形態に係るトランスミッタの一構成例を示すブロック図。
図26】本発明のさらに他の実施形態に係るBICMエンコーダの一実装例を示すブロック図。
図27】本発明のさらに他の実施形態に係る非反復BICMデコーダを有するレシーバの一構成例を示すブロック図。
図28】本発明のさらに他の実施形態に係る反復BICMデコーダを有するレシーバの一構成例を示すブロック図。
図29】本発明のさらに他の実施形態に係る反復BICMデコーダの一実装例を示すブロック図。
【発明を実施するための形態】
【0013】
≪発明をするに至った経緯≫
図1は、一般的なビットインターリーブ符号化変調(bit-interleaved coding and modulation:BICM)エンコーダを含むトランスミッタの構成を示すブロック図である。図1に示すトランスミッタ100は、入力プロセシングユニット110、BICMエンコーダ(低密度パリティチェック(low-density parity check:LDPC)エンコーダ120、ビットインターリーバ130、コンステレーションマッパ140を含む)、およびモジュレータ150を備える。
【0014】
入力プロセシングユニット110は、入力ビットストリームを所定長の複数ブロックに変換する。LDPCエンコーダ120は、LDPC符号を用いてブロックを符号語に符号化し、符号語をビットインターリーバ130に送信する。ビットインターリーバ130は、LDPC符号語に対してインターリーブ処理を施し、インターリーブ処理を施した後、セル語(コンステレーション語)の列に分割する。コンステレーションマッパ140は各セル語(コンステレーション語)をコンステレーション(例えば、QAM)の列にマッピングする。出力端の一般的なモジュレータ150は、BICMエンコーダの出力からRF(Radio Frequency)電力増幅器までのすべての処理ブロックを含む。
【0015】
LDPC符号は、パリティチェック行列(Parity-check Matrix:PCM)により完全に定義される線形誤り訂正符号である。PCMは2値の疎行列であり、符号語ビット(変数ノードとも称される)とパリティチェック(検査ノードとも称される)の連結(connection)を示す。PCMの列および行は、それぞれ、変数ノードおよび検査ノードに対応する。変数ノードと検査ノードの結合は、PCMにおいて、「1」という要素で示されている。
【0016】
LDPC符号には、疑似巡回低密度パリティチェック(quasi-cyclic low-density parity check:QC LDPC)符号と呼ばれる種類が存在する。QC LDPC符号は、特にハードウェア実装に適した構成を有する。事実、今日の規格のほとんどにおいてQC LDPC符号が用いられている。QC LDPC符号のPCMは、複数の巡回行列を有する特別な構成となっている。巡回行列とは、各行がその直前の行の要素を1つ巡回シフトした形になっている正方行列であり、重ね合わされた斜めの列(folded diagonal)が1つ、2つ、または、それ以上存在し得る。各巡回行列のサイズはQ×Qである。ここでQはQC LDPC符号の巡回係数(cyclic factor)と称される。上記のような疑似巡回の構造により、Q個の検査ノードを並列処理することができ、QC LDPC符号は効率的なハードウェア実装を行うために明らかに有利な符号である。
【0017】
図2は、一例として、巡回係数Q=8であるQC LDPC符号のPCMを示す図である。なお、図2および後述する図3から図5において、最も小さな四角の1つがPCMの1つの要素を表しており、そのうち黒塗りの四角の要素は「1」、それ以外の要素は「0」である。このPCMは、重ね合わされた斜めの列が1つまたは2つある巡回行列を有する。このQC LDPC符号は8×6=48ビットのブロックを8×12=96ビットの符号語に符号化する。従って、このQC LDPC符号の符号化率は48/96=1/2である。符号語ビットはQビットを有する複数のブロックに分割される。巡回係数Qビットのブロックを本明細書では巡回ブロック(または、巡回グループ)と称する。
【0018】
QC LDPC符号には、リピートアキュミュレート疑似巡回低密度パリティチェック(repeat-accumulate quasi-cyclic low-density parity check:RA QC LDPC)符号という特別な種類が存在する。RA QC LDPC符号は、符号化が容易であることで知られており、数多くの規格(例えば、DVB−S2規格、DVB−T2規格、DVB−C2規格といった第二世代DVB規格)において採用されている。PCMの右側はパリティビットに対応し、その部分における「1」の要素の配置は階段構造となっている。図3に符号化率が2/3であるRA QC LDPC符号のPCMを例示する。
【0019】
なお、DVB−TはDigital Video Broadcasting - Terrestrialの略であり、DVB−S2はDigital Video Broadcasting - Second Generation Satelliteの略であり、DVB−T2はDigital Video Broadcasting - Second Generation Terrestrialの略であり、DVB−C2はDigital Video Broadcasting - Second Generation Cableの略語である。
【0020】
図3に示すPCMに対してこの行の並び順を換える簡単な行パーミュテーションを施すことによって、図4に示すように、パリティ部分を除いたRA QC LDPC符号の擬似巡回構造が明らかになる。行パーミュテーションは単にグラフ上の表現を変更することを意味し、符号の定義には一切の影響を与えない。
【0021】
行パーミュテーションが施された図4に示すPCMのパリティビットのみにビットの並び順を換える適切なパーミュテーションを施すことにより、PCMのパリティ部分も疑似巡回構造を有するようになる。この手法は当技術分野で周知であり、DVB−T2規格等ではパリティインターリーブまたはパリティパーミュテーションという名称で用いられている。図4に示すPCMに対してパリティパーミュテーションを施した結果得られるPCMを図5に示す。
【0022】
通常、LDPC符号語はビット毎に重要度が異なり、また、コンステレーションはビット毎にロバストレベルが異なる。LDPC符号語のビットを直接、即ちインターリーブせずにコンステレーションにマッピングすると、最適な性能には至らない。このため、LDPC符号語のビットをコンステレーションにマッピングする前にLDPC符号語のビットがインターリーブされる必要がある。
【0023】
この目的のために、図1に示すように、LDPCエンコーダ120とコンステレーションマッパ140の間にビットインターリーバ130が設けられている。ビットインターリーバ130を入念に設計することによって、LDPC符号語のビットとコンステレーションにより符号化されるビットとの関連性が向上し、受信性能の改善に繋がる。その性能は、通常、SN比(Signal to Noise Ratio:SNR)の関数としての符号誤り率(Bit Error Rate:BER)を用いて測定される。
【0024】
LDPC符号語のビット毎に重要度が異なる主な理由は、全てのビットに対して同じ回数のパリティチェックが施されるとは限らないことである。符号語ビット(変数ノード)に施されるパリティチェックの回数(検査ノードの数)が多いほど、反復LDPC復号処理において符号語ビットの重要度は高くなる。もう一つの理由は、LDPC符号のタナーグラフ表現における巡回に対する連結性(connectivity)が変数ノード毎に異なることである。このために、符号語ビットに同じ回数のパリティチェックが施されたとしても、符号語ビットの重要度が異なる可能性がある。これらの見解は当技術分野で周知である。原則として、変数ノードと連結する検査ノードの数が大きくなると、その変数ノードの重要度は増す。
【0025】
特にQC LDPC符号の場合、Qビットの巡回ブロックに含まれる全てのビットは、同じ回数のパリティチェックが施され、タナーグラフにおける巡回に対する連結性が同じであるため、同じ重要度を有する。
【0026】
同様に、コンステレーションにおいて符号化されたビットのロバストレベルが異なることも周知の事実である。例えば、複素直交振幅変調(quadrature amplitude modulation:QAM)コンステレーションは2つのそれぞれ独立したパルス振幅変調(pulse amplitude modulation:PAM)シンボルから成り、そのうち1つが実数部に対応し、もう1つが虚数部に対応する。2つのPAMシンボルはそれぞれ同じ数Mのビットを符号化する。グレイ符号を用いた8PAMシンボルを示す図6に示されるように、1つのPAMシンボルにおいて符号化されたビットのロバストレベルは互いに異なる。このようにロバストレベルが互いに異なるのは、各ビット(0または1)によって定義される2つのサブセット間の距離が、ビット毎に異なるためである。この距離が大きいほど、そのビットのロバストレベルまたは信頼度は高い。図6では、ビットb3のロバストレベルが最も高く、ビットb1のロバストレベルが最も低い。
【0027】
従って、16QAMコンステレーションは4個のビットを符号化し、2つのロバストレベルを有する。64QAMコンステレーションは6個のビットを符号化し、3つのロバストレベルを有する。256QAMコンステレーションは8個のビットを符号化し、4つのロバストレベルを有する。
【0028】
本明細書では、説明のために、以下のパラメータを用いる。
【0029】
巡回係数:Q=8
1つのLDPC符号語の巡回ブロック数:N=12
1つのコンステレーションのビット数:M=4、即ち16QAM
上記パラメータでは、1つのLDPC符号語がマッピングされるコンステレーション数はQ×N/M=24である。通常、パラメータQおよびNの選択は、システムがサポートする全てのコンステレーションについて、Q×NがMの倍数となるように行われなければならない。
【0030】
図7は上記パラメータに対応する一般的なインターリーバの構成を示すブロック図である。図7において、QB1、・・・、QB12は12個の巡回ブロックであり、C1、・・・、C24は24個のコンステレーション語である。図7の例では、ビットインターリーバ710は、LDPC符号語の96ビットをインターリーブする。
【0031】
従来のビットインターリーバとして、DVB−T2規格(ETSI EN 302 755)のものが知られている。DVB−T2規格はテレビジョン規格であるDVB−T規格を改良したものであり、デジタル地上テレビジョン放送用の第2世代ベースライン送信システムについて記載されている。DVB−T2規格には、デジタルテレビジョンサービスや一般的なデータを送信するためのチャネル符号化変調システムについて詳述されている。
【0032】
図8(a)は、DVB−T2規格で用いられるモジュレータ(DVB−T2モジュレータ)の構成を示すブロック図である。図8(a)に示すDVB−T2モジュレータ800は、入力プロセッシングユニット810、BICMエンコーダ820、フレームビルダー830、およびOFDMジェネレータ840を備える。
【0033】
入力プロセシングユニット810は、入力ビットストリームを所定長の複数ブロックに変換する。BICMエンコーダ820は、入力に対してBICM処理を施す。フレームビルダー830は、BICMエンコーダ820からの入力等を用いてDVB−T2方式の伝送フレーム構成を生成する。OFDMジェネレータ840はDVB−T2方式の伝送フレーム構成に対して、パイロット付加、高速逆フーリエ変換、ガードインターバル挿入などを行い、DVB−T2方式の送信信号を出力する。
【0034】
DVB−T2規格で用いられるBICMは、ETSI規格 EN 302 755の第6章で説明されている。当規格は本明細書において援用されおり、以下にその説明を記す。
【0035】
図8(b)は、図8(a)に示すDVB−T2モジュレータのBICMエンコーダ820の構成を示すブロック図である。ただし、図8(b)では、BCH外符号化、コンステレーション回転、セルインターリーバ、時間インターリーバなどを省略している。
【0036】
BICMエンコーダ820は、LDPCエンコーダ821、ビットインターリーバ(パリティインターリーバ822、カラム‐ロウインターリーバ823を含む)、ビット−セルデマルチプレクサ824、およびQAMマッパ825を備える。
【0037】
LDPCエンコーダ821は、LDPC符号を用いてブロックを符号語に符号化する。ビットインターリーバ(パリティインターリーバ822、カラム‐ロウインターリーバ823)は、符号語のビットに対してその並び順を換えるインターリーブ処理を施す。ビット−セルデマルチプレクサ824は、インターリーブ処理が施された符号語のビットをセル語(コンステレーション語)に多重分離する。QAMマッパ825は、セル語(コンステレーション語)を複素QAMシンボルにマッピングする。なお、複素QAMシンボルはセルとも称される。事実、ビット−セルデマルチプレクサ824は、ビットインターリーバの一部であるとみなされてもよい。この場合、DVB−T2規格に基づくBICMエンコーダは、図1に示される標準構成を備えるとみなすことができる。
【0038】
DVB−T2規格において用いられるLDPC符号は、巡回係数Q=360を有するRA QC LDPC符号である。DVB−T2規格では、符号語長として16200ビットと64800ビットの2つが定義されている。符号語長が16200ビットであるLDPC符号および符号語長が64800ビットであるLDPC符号を、本明細書では、16K符号(または、16K LDPC符号)および64K符号(または、64K LDPC符号)と称する。1つの符号語に含まれる巡回ブロック数は、16K符号の場合は45個、64K符号の場合は180個である。これらの2つのブロック長(符号語長)に対応する使用可能な符号は、DVB−T2規格であるETSI EN 302 755の表A.1〜表A.6に列挙されている。
【0039】
ビットインターリーバは、QPSKより大きいコンステレーションに対してのみ利用され、パリティインターリーバ822、カラム‐ロウインターリーバ823、およびビット‐セルデマルチプレクサ824を備える。なお、DVB−T2規格の定義では、ビット‐セルデマルチプレクサ824はビットインターリーバに含まれない。しかしながら、本発明は、コンステレーションマッピング前にLDPC符号に施すインターリーブに関するものであるので、ビット‐セルデマルチプレクサ824もビットインターリーブの一部として取り扱うものとする。
【0040】
パリティインターリーバ822は、上述したように(図4および図5参照)、パリティビットの疑似巡回構造を明らかにするため、符号語のパリティビットの並び順を換えるパリティパーミュテーションを行う。
【0041】
カラム‐ロウインターリーバ823は、概念的には、LDPC符号語のビットを、インターリーバ行列の列に沿って書き込み、行に沿って読み出すことによって機能する。LDPC符号語に含まれる最初のビットが最初に書き込まれ、最初に読み出される。カラム‐ロウインターリーバ823は、LDPC符号語のビットを書き込んだ後、ビットの読み出しを開始する前に、その列に対してビットを所定数の位置だけ巡回的にずらす。これはDVB−T2規格においてカラムツイスト(column twisting)と呼ばれる。上記2つのLDPC符号語長と様々なコンステレーションサイズとに対応するインターリーバ行列の列数Ncと行数Nrを以下の表1に示す。
【0042】
【表1】
256QAMコンステレーションで16K符号の場合を除き、列数Ncは、1つのコンステレーションのビット数の2倍である。この例外の理由は、LDPC符号語長である16200は、16、即ち256QAMコンステレーションにおけるビット数の2倍、の倍数でないためである。
【0043】
カラム‐ロウインターリーバ823の16K符号の符号語のビットの書き込み処理および読み出し処理を、列数が12の場合について図9(a)、(b)に、列数が8の場合について図10(a)、(b)に示す。各図において、小さな四角はそれぞれLDPC符号語の1ビットに対応し、黒塗りの四角はLDPC符号語の先頭ビットを示す。矢印は、ビットがインターリーバ行列に書き込まれ、インターリーバ行列から読み出される順序を示す。例えば、インターリーバ行列の列数が12の場合、16K符号の符号語のビットは、図9(a)に示すように、(行1、列1)、(行2、列1)、・・・、(行1350、列1)、(行1、列2)、・・・、(行1350、列12)の順序で書き込まれ、図9(b)に示すように、(行1、列1)、(行1、列2)、・・・、(行1、列12)、(行2、列1)、・・・、(行1350、列12)の順序で読み出される。なお、カラムツイスト処理は図9(a)、(b)および図10(a)、(b)には示されていない。
【0044】
QAMマッピングに先立ち、ビット‐セルデマルチプレクサ824は、各LDPC符号語を多重分離することで複数の並列ビットストリームを得る。ストリームの数は、256QAMコンステレーションで16K LDPC符号の場合を除き、1つのQAMコンステレーションにおいて符号化されるビット数Mの2倍、即ち2×Mである。また、256QAMコンステレーションで16K LDPC符号の場合、ストリームの数は、1つのQAMコンステレーションにおいて符号化されるビット数Mである。1つのコンステレーションにおいて符号化されるMビットを、セル語(または、コンステレーション語)と称する。以下のように、16K LDPC符号では、1つの符号語から得られるセル語の数は16200/Mである。
【0045】
QPSKの場合、8100セル
16QAMの場合、4050セル
64QAMの場合、2700セル
256QAMの場合、2025セル
上記の表1によると、QPSKより大きなコンステレーションについては、並列ストリームの数はカラム‐ロウインターリーバの列数に等しい。16K LDPC符号について、16QAMコンステレーション、64QAMコンステレーション、256QAMコンステレーションに対応するビット‐セルデマルチプレクサを、それぞれ、図11図12図13に示す。なお、ビットの表記はDVB−T2規格で用いられているものである。
【0046】
ビット‐セルデマルチプレクサは、図11図12図13)に示すように、シンプルデマルチプレクサ1110(1210、1310)とデマルチパーミュテーションユニット1120(1220、1320)を備える。
【0047】
ビット‐セルデマルチプレクサは、シンプルデマルチプレクサ1110(1210、1310)によって、インターリーブ処理が施されたLDPC符号語を単に多重分離することに加え、デマルチパーミュテーションユニット1120(1220、1320)によって、多重分離された並列ビットストリームに対してその並び順を換えるパーミュテーション処理を行う。
【0048】
ただし、カラム‐ロウインターリーバが用いられている場合(16QAMコンステレーション以上)、並列ビットストリームの数はカラム‐ロウインターリーバの列数と同一であるため、ビットストリームのパーミュテーションはカラム‐ロウインターリーバの列に対してその並び順を換えるパーミュテーションと同等である点を認識することが重要である。これが、ビット‐セルデマルチプレクサによるパーミュテーションをビットインターリーバの一部とみなすことができる、理由である。
【0049】
本質的に、DVB−T2規格において用いられるビットインターリーバには2つの問題が付随する。
【0050】
1つ目の問題は、LDPC符号語における巡回ブロックの数がビットインターリーバ行列の列数の倍数でない場合、並列性が損なわれるという問題である。並列性が低下するとレイテンシが増大する。これは特にレシーバにおいて反復BICM復号が用いられている場合に問題となる。この状況は、DVB−T2規格の場合、LDPC符号語長とコンステレーションのサイズの組み合わせのいくつかで起こる。
【0051】
図14および図15は、16K LDPC符号において、それぞれインターリーバ行列の列数が8および12である場合に起こる上記の状況を示す図である。16QAMコンステレーションおよび256QAMコンステレーションでは、8列のインターリーバ行列が使用される。64QAMコンステレーションでは、12列のインターリーバ行列が使用される。グリッドはLDPC符号語を表し、小さな四角はLDPC符号語の1ビットを表し、行は巡回ブロックに対応し、列は複数の巡回ブロックにおいて互いに同一のビットインデックスを有するビットに対応する。黒塗りの四角は、インターリーバ行列の先頭行における8ビットおよび12ビットを表している。なお、分かり易くするため、1つの巡回ブロックのビット数を360から72に減らして図示しているものの、これにより理解度に影響が及ぶことはない。
【0052】
2つ目の問題は、DVB−T2規格において、可能なビットインターリーバの構成の数が、ビットインターリーバ行列の列数によって制限されることである。
【0053】
DVB−T2ビットインターリーバのさらなる問題は、カラムツイスト処理によって、パーミュテーションの規則性および並列性がさらに損なわれるということである。図16および図17は、それぞれ図14および図15と同様の状況を示しているが、カラムツイスト処理が適用されている点が異なる。16K LDPC符号でインターリーバ行列が8列の場合に、DVB−T2ビットインターリーバにおいて用いられる列毎のカラムツイスト値は(0,0,0,1,7,20,20,21)である。また、16K LDPC符号でインターリーバ行列が12列の場合に、DVB−T2ビットインターリーバにおいて用いられる列毎のカラムツイスト値は、(0,0,0,2,2,2,3,3,3,6,7,7)である。
【0054】
したがって、レイテンシを低減し並列性を高めたビットインターリーバを提供する必要がある。これらの特性は、特に反復BICM復号において重要である。
【0055】
≪発明者が得た知見≫
発明者は、鋭意研究を行った結果、以下の2つの条件が満たされるとき、非常に効率的なインターリーバが提供できるという知見を得た。
【0056】
(条件1)
各コンステレーション語のM個のビットが、LDPC符号語のM個の異なる巡回ブロックにマッピングされる。これは、LDPC符号語のM個の異なる巡回ブロックから1ビットずつコンステレーション語にマッピングする、ことと等価である。この概要を図18(a)に示す。
【0057】
(条件2)
M個の巡回ブロックにマッピングされるすべてのコンステレーション語が、当該M個の巡回ブロックのみにマッピングされる。これは、QビットからなるM個の異なる巡回ブロックのM×Q個のビットの全ては、Q個のコンステレーション語にのみマッピングされる、ことと等価である。この概要を図18(b)に示す。
【0058】
上記条件では、ちょうどQ個のコンステレーション語は、各M個の巡回ブロックにマッピングされていることになる。
【0059】
≪実施の形態≫
以下、上記の条件1、条件2を満たすビットインターリーバ(並列ビットインターリーバ)の詳細について説明する。なお、以下において、実質的に同じ処理内容、および、同じ処理内容を行う構成ユニットには同じ符号を付す。
【0060】
本明細書では、M個の巡回ブロックよりなるグループのそれぞれ、または、Q個のコンステレーション語よりなるグループのそれぞれを、セクション(または、インターリーバセクション)と呼ぶ。
【0061】
図19および図20は、本発明の一実施形態に係る、上記パラメータ(Q=8、M=4、N=12)に対応する条件1、条件2を満たすビットインターリーバによるマッピングの機能を示す図および当該ビットインターリーバの一構成例を示すブロック図である。
【0062】
図19および図20では、QC−LDPC符号の符号語は、それぞれがQ=8個のビットからなるN=12個の巡回ブロックQB1〜QB12で構成されている。24個のコンステレーション語はそれぞれM=4個のビットからなり、それぞれが2M=16個のコンステレーションポイントのいずれか1つを示す。ビットインターリーバは、N/M=3個のセクションに分けられ、24個のコンステレーション語はN/M=3個のセクションのいずれか1つに関連付けられる。
【0063】
ビットインターリーバ2000は、ビットパーミュテーションユニット2010を有し、ビットパーミュテーションユニット2010は互いに独立して(互いに依存せずに)動作するN/M(=3)個のセクションパーミュテーションユニット2021、2022、2023を有する。なお、セクションパーミュテーションユニットを3つ備えるようにする代わりに、例えば1つのセクションパーミュテーションユニットを用いて処理対象を時系列に切り替えながら後述する3つのセクションパーミュテーション処理を行うようにしてもよい。
【0064】
セクションパーミュテーションユニット(2021、2022、2023)は、互いに独立して(互いに依存せずに)、8個のコンステレーション語(C1〜C8、C9〜C16、C17〜C24)の各々に、4個の巡回ブロック(QB1〜QB4、QB5〜QB8、QB9〜QB12)のそれぞれから1ビットずつマッピングされるように、4個の巡回ブロックの計32個のビットに対してその並び順を換えるセクションパーミュテーション処理を施す。
【0065】
上述の2つの条件1、条件2は、単に、ビットインターリーバがN/M個の並列セクションに分けられることを保証するだけのものである。これらの並列セクションに対して施すセクションパーミュテーション処理に、互いに同じパーミュテーション規則が適用されてもよいし、互いに異なるパーミュテーション規則が適用されてもよいし、一部だけが互いに同じパーミュテーション規則が適用されてもよい。
【0066】
例えば、セクションパーミュテーションユニットは、巡回ブロックのQ個のビット(LDPC復号処理において重要度が互いに等しい)を、Q個のコンステレーション語の同じビットインデックスのビット(ロバストレベルが互いに等しい)にマッピングするようにしてもよい。それぞれの巡回ブロックにおいて、Q個のビットは、順に、あるいはパーミュテーションされた順に並べることができる。後者を図21(a)、(b)を用いて、前者を図22(a)、(b)を用いて説明する。
【0067】
図21(a)は、図20のセクションパーミュテーションユニットの一構成例を示す図である。
【0068】
セクションパーミュテーションユニット2101は、巡回ブロック内パーミュテーションユニット2111〜2114、およびカラム‐ロウパーミュテーションユニット2131を有する。なお、巡回ブロック内パーミュテーションユニットを4つ備えるようにする代わりに、例えば1つの巡回ブロック内パーミュテーションユニットを用いて処理対象を時系列に切り替えながら後述する4つの巡回ブロック内パーミュテーション処理を行うようにしてもよい。
【0069】
巡回ブロック内パーミュテーションユニット(2111〜2114)は、巡回ブロック(QB1〜QB4)のQ個(8個)のビットに対してその並び順を換える巡回ブロック内パーミュテーション処理を施す。1つのセクション内の巡回ブロックに対して施す巡回ブロック内パーミュテーション処理に、例えば、互いに同じパーミュテーション規則が適用されてもよいし、互いに異なるパーミュテーション規則が適用されてもよいし、一部だけが互いに同じパーミュテーション規則が適用されてもよい。
【0070】
カラム‐ロウパーミュテーションユニット2131は、M×Q個(32個)のビットに対してこの並び順を換えるカラム‐ロウパーミュテーション処理を施す。詳述すれば、カラム‐ロウパーミュテーションユニット2131は、M×Q個(32個)のビットをQ列M行(8列4行)の行列の行方向に書き込み、書き込んだM×Q個(32個)のビットを列方向に読み出すことと等価なカラム‐ロウパーミュテーション処理を行う。なお、カラム‐ロウパーミュテーションユニット2131によるカラム‐ロウパーミュテーション処理は、図9(a)、(b)の12列1350行がQ列M行に置き換わり、書き込み処理が列方向から行方向に、読み出し処理が行方向から列方向に換わったものである。
【0071】
図21(b)は、図21(a)のセクションパーミュテーションユニットによるマッピングの機能を示す図である。図21(b)では、各コンステレーション語のM=4個のビットがb1〜b4で示されている。
【0072】
ただし、セクションパーミュテーション処理において巡回ブロック内パーミュテーション処理が実施されなくてもよい。
【0073】
図20のセクションパーミュテーションの別の例である、巡回ブロック内パーミュテーション処理を実施しないセクションパーミュテーションユニットの一構成例およびこのセクションパーミュテーションユニットによるマッピングの機能を図22(a)および図22(b)に示す。セクションパーミュテーションユニット2201は、カラム‐ロウパーミュテーションユニット2131を有し、カラム‐ロウパーミュテーション処理のみ行う。図22(b)では、各コンステレーション語のM=4個のビットがb1〜b4で示されている。
【0074】
ただし、巡回ブロックQB5〜QB8、QB9〜QB12に対して、図21および図22でそれぞれ説明したセクションパーミュテーションが行われるようにしてもよい。
【0075】
本発明の他の実施の形態では、ビットインターリーバは、セクションパーミュテーション処理を行う前に、付加的にN個の巡回ブロックに対してその並び順を換える巡回ブロックパーミュテーション処理を行う。付加的に巡回ブロックパーミュテーション処理を施すビットインターリーバの一構成例を図23に示す。ここでの巡回ブロックパーミュテーションは、DVB−T2規格におけるビット‐セルデマルチプレクサによるパーミュテーションと同様の役割を果たすものである。
【0076】
図23に示すビットインターリーバ2300は、巡回ブロックパーミュテーションユニット2310と、ビットパーミュテーションユニット2010(セクションパーミュテーションユニット2021〜2023を含む)を備える。
【0077】
巡回ブロックパーミュテーションユニット2310は、巡回ブロックQB1〜QB12に対してその並び順を換える巡回ブロックパーミュテーション処理2311〜2318を施す。なお、巡回ブロックパーミュテーション処理2311〜2318で用いられるパーミュテーション規則は互いに同じである。
【0078】
N個の巡回ブロックに対して施す巡回ブロックパーミュテーションは、それによりLDPC符号語のビットをコンステレーションのビットに最適にマッピングすることが可能となり、受信性能の最適化につながるため、特に有益である。
【0079】
図24は、図23のビットインターリーバの一構成例を示すブロック図である。図24のビットインターリーバ2400は、下記のステージA、B、Cの3つのパーミュテーション処理を実施する。
【0080】
ステージA:巡回ブロック(間)パーミュテーション
ステージB:巡回ブロック内パーミュテーション
ステージC:カラム‐ロウパーミュテーション
ここで、巡回ブロック(間)パーミュテーションは符号語を構成するN個の巡回ブロックの並び順を換えるパーミュテーションであり、巡回ブロック内パーミュテーションは巡回ブロックを構成するQ個のビットの並び順を換えるパーミュテーションであり、カラム‐ロウパーミュテーションは、セクションを構成するM×Q個のビットの並び順を換えるパーミュテーションである。
【0081】
図24に示すビットインターリーバ2400は、巡回ブロックパーミュテーションユニット2310と、ビットパーミュテーションユニット2010(セクションパーミュテーションユニット2101〜2103)を備える。セクションパーミュテーションユニット2101(2102、2103)は、巡回ブロック内パーミュテーションユニット2111〜2114(2115〜2118、2119〜2122)と、カラム‐ロウパーミュテーションユニット2131(2132、2133)を備える。
【0082】
ビットインターリーバ2400は、巡回ブロックパーミュテーションユニット2310によって巡回ブロック(間)パーミュテーションを行い(ステージA)、巡回ブロック内パーミュテーションユニット2111〜2122によって巡回ブロック内パーミュテーションを行い(ステージB)、カラム‐ロウパーミュテーションユニット2131〜2133)によってカラム‐ロウパーミュテーションを行う(ステージC)。
【0083】
図24に示すビットインターリーバから巡回ブロック内パーミュテーションユニット2111〜2122を取り除いて、巡回ブロック内パーミュテーションを行わないように、ビットインターリーバを構成してもよい。また、ビットインターリーバは、巡回ブロック内パーミュテーションを、巡回ブロック(間)パーミュテーションの後に実施する代わりに、巡回ブロック(間)パーミュテーションの前に実施してもよく、巡回ブロック(間)パーミュテーションの前後で実施するようにしてもよい。
【0084】
なお、複数の巡回ブロック内パーミュテーションユニットは互いに同様の構成であってもよい。このため、複数の巡回ブロック内パーミュテーションユニットは同一の機能リソース(ハードウェアブロックなど)によって実装可能である。また、複数の巡回ブロック内パーミュテーションは巡回的なシフト処理からなっていてもよく、この場合、バレルシフタを用いた効率的なハードウェア実装が可能となる。LDPCデコーダに用いているバレルシフタを利用して実装することも可能である。
【0085】
以下、条件1、条件2を満たすビットインターリーブ処理を行うビットインターリーバを含むトランスミッタの一構成例について図25を用いて説明する。
【0086】
図25は、本発明のさらに他の実施形態に係るトランスミッタの一構成例を示すブロック図である。図25に示すトランスミッタ2500は、BICMエンコーダ(LDPCエンコーダ2510、ビットインターリーバ2520、コンステレーションマッパ2530を含む)と、モジュレータ2540を備える。
【0087】
LDPCエンコーダ2510は、入力ブロックをQC−LDPC符号を用いて符号語に符号化し、符号語をビットインターリーバ2520へ出力する。
【0088】
ビットインターリーバ2520は、LDPCエンコーダ2510からQC−LDPC符号の符号語を受け取る。この符号語は、N=12個の巡回ブロックからなり、各巡回ブロックはQ=8個のビットからなる。そして、ビットインターリーバ2520は、符号語のビットに対してその並び順を換えるビットインターリーブ処理を施す。ビットインターリーバ2520は、ビットインターリーブ処理が施された符号語を、それぞれM=4個のビットよりなり、それぞれが2M=16個の所定のコンステレーションポイントのいずれか1つを示す複数のコンステレーション語に分割してコンステレーションマッパ2530へ出力する。ただし、ビットインターリーバ2520は、ビットインターリーブ処理として、例えば図19から図22で説明した、または、その変形として説明したビットパーミュテーション処理を行う。または、ビットインターリーバ2520は、ビットインターリーブ処理として、ビットパーミュテーション処理に加えて、例えば図23から図24で説明した、または、その変形として説明した巡回ブロックパーミュテーション処理を追加的に行ってもよい。
【0089】
コンステレーションマッパ2530は、ビットインターリーバ2520からコンステレーション語を受け取り、受け取ったコンステレーション語に対してコンステレーションマッピング処理を行う。
【0090】
モジュレータ2740は、直交周波数分割多重(orthogonal frequency division multiplexing:OFDM)変調などを行って送信信号を生成する。
【0091】
以下、条件1、条件2を満たすビットインターリーブ処理を行うビットインターリーバを含むBICMエンコーダの一実装例について図26を用いて説明する。
【0092】
図26は、本発明のさらに他の実施の形態に係るBICMエンコーダの一実装例を示すブロック図である。図26のBICMエンコーダ2600は、上記パラメータ(Q=8、N=12、M=4)に対応するものである。
【0093】
図26に示すBICMエンコーダ2600は、メインメモリ2601、LDPCコントローラ2611、ローテータ2612、検査ノードプロセッサ群2613、デローテータ2614、QBカウンタ2631、テーブル2632、インターリーバ2633、レジスタ群2634、インターリーバ2635、およびマッパ群2651を備える。
【0094】
図26では、Q=8であることを考慮して、メインメモリ2601の読み出しが8ビットずつ行われ、検査ノードプロセッサ群2613には8個の検査ノードプロセッサがあり、マッパ群2651には8個のマッパが存在する。また、M=4であることを考慮して、レジスタ群2634には4個のレジスタがある。
【0095】
メインメモリ2601は、送信すべきビット列を例えば入力プロセシングユニット(不図示)から受け取り、受け取ったビット列を保持する。
【0096】
LDPCコントローラ2611は、メインメモリ2601に対して読み出しアドレスを出力し、これによりメインメモリ2601はビット列の先頭から8ビットずつローテータ2612へ出力する。ローテータ2612は、LDPCコントローラ2611による制御を受けて、メインメモリ2601から供給される8ビットを所定数巡回シフトし、巡回シフト後の8ビットを検査ノードプロセッサ群2613の各検査ノードプロセッサに対して1ビットずつ出力する。各検査ノードプロセッサ群2613の各検査ノードプロセッサは、LDPCコントローラ2611による制御を受けて、入力された1ビットに対して検査ノード処理を行い、1ビットの処理結果をデローテータ2614へ出力する。デローテータ2614は、LDPCコントローラ2611による制御を受けて、検査ノードプロセッサ群2613から受け取った8ビットをローテータ2612による巡回シフトを打ち消すように所定数巡回シフトし、巡回シフト後の8ビットをメインメモリ2601へ出力する。LDPCコントローラ2611は、メインメモリ2601に対して書き込みアドレスを出力し、これによりメインメモリ2601はデローテータ2614から供給される8ビットを保持する。ただし、LDPCコントローラ2611、ローテータ2612、検査ノードプロセッサ群2613、およびデローテータ2614が、図25におけるBICMエンコーダのLDPCエンコーダ2510を構成する。
【0097】
QBカウンタ2631は0から11までカウントするものであり、カウンタ値をテーブル2632へ出力する。なお、QBカウンタ2631によるカウント動作はN=12を考慮したものである。
【0098】
テーブル2632は、巡回ブロックパーミュテーションの規則を記憶した単純なルックアップテーブルである。つまり、テーブル2632は、N=12個の巡回ブロックの読み出し順序の情報(QBカウンタ2631による12個のカウンタ値にそれぞれ異なる巡回ブロックを対応付けた情報)を保持している。テーブル2632は、QBカウンタ2631から供給されるカウンタ値に対応した巡回ブロック1個分のビット(Q=8個のビット)がメインメモリ2601からインターリーバ2633へ供給されるように、メインメモリ2601に対して読み出しアドレスを出力する。これにより、メインメモリ2601はQBカウンタ2631のカウンタ値に対応した巡回ブロック1個分のビットをインターリーバ2633へ出力する。なお、このテーブル2632の処理によって巡回ブロックパーミュテーション(ステージA)が実現される。
【0099】
インターリーバ2633は、メインメモリ2601から供給された巡回ブロック1個分のビットを所定数巡回シフトさせて、レジスタ群2634の1段目のレジスタに出力する。なお、このインターリーバ2633の処理によって巡回ブロック内パーミュテーション(ステージB)が実現される。ただし、レジスタ群2634の各レジスタは制御パルスを受けたタイミングで巡回ブロック1個分のビットを保持し、保持した巡回ブロック1個分のビットを次に制御パルスを受け取るまで出力し続ける。
【0100】
QBカウンタ2631のカウンタ値「0」〜「3」に対して上記の処理内容が実施されると、インターリーバ2635には巡回ブロック4個分のビット(32個のビット)が入力される。このタイミングで、インターリーバ2635は、入力された巡回ブロック4個分のビットに対してインターリーブ処理を施してマッパ群2651の各マッパにコンステレーション語の1個分のビット(M=4個のビット)を出力する。インターリーブ処理により、各マッパには、レジスタ群2634の4個のレジスタのそれぞれから1ビットずつ計4ビットが供給される。なお、インターリーバ2635の処理によってカラム−ロウパーミュテーション(ステージC)が実現される。
【0101】
ただし、QBカウンタ2631、テーブル2632、インターリーバ2633、レジスタ群2634、及びインターリーバ2635が、図25におけるBICMエンコーダのビットインターリーバ2520を構成する。
【0102】
マッパ群2651の各マッパはインターリーバ2635から供給された4個のビットをコンステレーションにマッピングし、マッピング結果を出力する。ただし、マッパ群2651が、図25におけるBICMエンコーダのコンステレーションマッパ2530を構成する。
【0103】
1つの符号語に対して、上記一連の処理がQBカウンタ2631のカウンタ値「0」から「3」、「4」から「7」、「8」から「11」の計3回行われる。
【0104】
なお、図26の一実装例では、並列に動作するQ個のマッパを含むが、より並列度を低く、又は、高くして、BICMエンコーダを実装することも可能である。例えば、ビットインターリーバにおける並列インターリーバセクションの数、すなわち、N/Mを増加させることによって、並列性を簡単に上げることができることは容易に分かる。このような手法では、Q×N/M個のマッパを並列にすることによって並列化を最大化することができる。ビットインターリーバにはそのような並列性を何の障害もなく実現することができるというメリットがある。
【0105】
以下、条件1、条件2を満たすビットインターリーブ処理を施すビットインターリーバを含むトランスミッタからの信号を受信するレシーバについて図面を用いて説明する。
【0106】
図27は、本発明のさらに他の実施の形態に係る非反復BICMデコーダを有するレシーバの一構成例を示すブロック図である。レシーバは、トランスミッタと逆の動作を行う。
【0107】
図27に示すレシーバ2700は、モジュレータ2710、および非反復BICMデコーダ(コンステレーションデマッパ2720、およびビットデインターリーバ2730、LDPCデコーダ2740を含む)を備える。
【0108】
デモジュレータ2710は、OFDMなどによる復調処理を行い、復調処理結果を出力する。
【0109】
非反復BICMデコーダのコンステレーションデマッパ2720は、モジュレータ2710からの入力に対してデマッピング処理を施して所謂ソフトビット列を生成し、生成したソフトビット列をコンステレーションデマッパ2730へ出力する。各ソフトビットは各ビットが0になるか1になるかの確率を示す尺度である。通常、ソフトビットは対数尤度比(loglikelihood ratios: LLRs)で表され、以下のように定義される。
【0110】
LLR(b)=ln[p(b=0)/p(b=1)]
p(b=0)はビットbが0である確率を示し、p(b=1)はビットbが1である確率を示す。ただし、p(b=0)+p(b=1)=1が成り立つ。
【0111】
ビットデインターリーバ2730は、コンステレーションデマッパ2720から出力されるソフトビット列に対して、図25のトランスミッタ内のビットインターリーバがビット列に対して施したビットインターリーブ処理を打ち消して元の並びに戻すインターリーブ処理(ビットデインターリーブ処理)を行う。
【0112】
LDPCデコーダ2740は、ビットデインターリーバ2730からビットデインターリーブが施されたソフトビット列を受け取り、受け取ったソフトビット列を用いてLDPC復号処理を行う。
【0113】
顕著な受信性能の向上が得られる技法の一つとして、反復BICM復号処理がある。反復BICMデコーダについて図28を用いて説明する。
【0114】
図28は、本発明のさらに他の実施の形態に係る反復BICMデコーダを有するレシーバの一構成例を示すブロック図である。レシーバは、トランスミッタと逆の動作を行う。
【0115】
図28に示すレシーバ2800は、モジュレータ2710、および反復BICMデコーダ(コンステレーションデマッパ2720、ビットデインターリーバ2730、LDPCデコーダ2740、減算ユニット2760、ビットインターリーバ2750)を備える。
【0116】
図28のレシーバ2800は、コンステレーションデマッパ2720によってコンステレーションデマッピング処理、ビットデインターリーブ2730によるビットデインターリーブ処理、LDPCデコーダ2740によるLDPC復号処理を行う。
【0117】
LDPC復号の反復処理を1回または複数回実行した後、減算ユニット2760がLDPCデコーダ2740の出力からLDPCデコーダ2740の入力を減算し、減算の結果得られた外部情報(extrinsic information)をビットインターリーバ2750へ出力する。ビットインターリーバ2750は、外部情報に対して、図25のトランスミッタ内のビットインターリーバがビット列に対して施したビットインターリーブ処理と同じインターリーブ規則のインターリーブ処理を行う。そして、ビットインターリーバ2750は、インターリーブ処理を施した外部情報をコンステレーションデマッパ2720へフィードバックする。コンステレーションデマッパ2720は、フィードバックされた外部情報を事前情報(a-priori information)として用いて、より信頼性の高いLLR値を算出する。そして、ビットデインターリーバ2730は、新たに算出されたLLR値に対して図25のトランスミッタ内のビットインターリーバがビット列に対して施したビットインターリーブ処理を打ち消して元の並びに戻すインターリーブ処理(ビットデインターリーブ処理)を行う。LDPCデコーダ2740は、ビットデインターリーブ処理が施されたLLR値を用いてLDPC復号処理を行う。
【0118】
図28に示すように、反復復号のループは、四つの要素、すなわち、コンステレーションデマッパ2720、ビットデインターリーバ2730、LDPCデコーダ2740、およびビットインターリーバ2750からなる。ビットデインターリーバ2730とビットインターリーバ2750は、レイテンシが非常に低く、理想的にはゼロであって、かつ簡易な構成であれば、レシーバの効率的な実装が可能となる。上述したビットデインターリーバ2730とビットインターリーバ2750は両方の条件を満たす。
【0119】
非常に効率的な並列実装を実現する反復BICMデコーダの一実装例について図29を用いて説明する。
【0120】
図29は、本発明のさらに他の実施の形態に係るBICMデコーダの一実装例を示すブロック図である。図29のBICMデコーダ2900は、上記パラメータ(Q=8、N=12、M=4)に対応するものである。
【0121】
図29に示すBICMデコーダ2900は、メインLLRメモリ2901、バッファLLRメモリ2902、LDPCコントローラ2911、ローテータ2912、検査ノードプロセッサ群2913、デローテータ2914、QBカウンタ2931、テーブル2932、減算ユニット2933、インターリーバ2934、レジスタ群2935、インターリーバ2936、デマッパ群2937、デインターリーバ2938、レジスタ群2939、デインターリーバ2940、および遅延ユニット2941を備える。
【0122】
図29では、Q=8であることを考慮して、メインLLRメモリ2901およびバッファLLRメモリ2902の読み出しが8個のLLR値ずつ行われ、検査ノードプロセッサ群2913には8個の検査ノードプロセッサがあり、デマッパ群2951には8個のデマッパが存在する。また、M=4であることを考慮して、レジスタ群2935、2972には4個のレジスタがある。
【0123】
デマッパ群2937の各デマッパは、デモジュレータ(不図示)の出力を用いてデマッピング処理を行い、これにより得られたLLR値をデインターリーバ2938へ出力する。ただし、デマッパ群2937が、図28における反復BICMデコーダのコンステレーションデマッパ2720を構成する。
【0124】
デインターリーバ2938は、LLR値に対してデインターリーブ処理(トランスミッタによるステージCによるインターリーブを打ち消すインターリーブ処理)を施し、デインターリーブ後のLLR値をレジスタ群2939の各レジスタに出力する。ただし、レジスタのそれぞれには巡回ブロック1個分のLLR値(8個のLLR値)が格納される。レジスタ群2939では、レジスタに保持された巡回ブロック1個分のLLR値が順次後段に出力され、各レジスタの保持内容が順次更新されていく。デインターリーバ2940は、供給される巡回ブロック1個分のLLR値(8個のLLR値)に対してインターリーブ処理(トランスミッタによるステージBによるインターリーブを打ち消すインターリーブ処理)を施し、テーブル2932の保持内容(後述)に従ってメインLLRメモリ2901およびバッファLLRメモリ2902に書き込む。なお、テーブル2932の保持内容に従うメインLLRメモリ2901およびバッファLLRメモリ2902への書き込みより、トランスミッタによるステージAによるインターリーブを打ち消すインターリーブ処理が実現される。
【0125】
このようにして、メインLLRメモリ2901は、デインターリーブ処理後のLLR値を記憶し、LDPCデコーダ(LDPCコントローラ2911、ローテータ2912、検査ノードプロセッサ群2913、デローテータ2914)によっても用いられる。LDPC復号処理は、1または複数の反復によりなる反復処理である。LDPC復号処理の各反復において、メインLLRメモリ2901内のLLR値が更新される。反復BICM復号処理に必要な外部情報を算出するため、古いLLR値はバッファLLRメモリ2902に保持される。
【0126】
ここで、LDPCデコーダの処理を記載する。
【0127】
LDPCコントローラ2911は、LDPC符号のパリティチェック行列に従ってメインLLRメモリ2901に対して読み出しアドレスを出力し、これによりメインLLRメモリ2901は巡回ブロック1個分ずつLLR値をローテータ2912へ順次出力する。ローテータ2912は、LDPCコントローラ2911による制御を受けて、メインLLRメモリ2901から順次供給される巡回ブロック1個分のLLR値を所定数巡回シフトし、巡回シフト後のLLR値を検査ノードプロセッサ群2913の各検査ノードプロセッサに対して1個ずつ順次出力する。各検査ノードプロセッサ群2913の各検査ノードプロセッサは、LDPCコントローラ2911による制御を受けて、順次入力された一連のLLR値に対して検査ノード処理を行う。次に、検査ノードプロセッサ群2913の各検査ノードプロセッサは、LDPCコントローラ2911による制御を受けて、検査ノード処理の結果である一連のLLR値を順次出力する。デローテータ2914は、LDPCコントローラ2911による制御を受けて、検査ノードプロセッサ群2913から順次受け取った巡回ブロック1個分の処理結果をローテータ2912による巡回シフトを打ち消すように所定数巡回シフトし、巡回シフト後の処理結果をメインLLRメモリ2901へ順次出力する。LDPCコントローラ2911は、LDPC符号のパリティチェック行列に従ってメインLLRメモリ2901に対して書き込みアドレスを出力し、これによりメインLLRメモリ2901はデローテータ2914から順次供給される巡回ブロック1個分の処理結果を保持する。LDPCコントローラ2911は、LDPC符号のパリティチェック行列に従って、以上の処理を繰り返して実行する。
【0128】
LDPC反復処理を所定の回数実行した後、BICM反復処理が実行される。LDPCおよびBICM反復処理を、それぞれ、内的反復処理および外的反復処理とも呼ぶ。なお、これら二種類の反復処理をオーバーラップさせて実装することも可能である。これにより、収束のスピードを上げることができる。BICMおよびLDPC復号処理は、当技術分野において周知であるため、詳細な説明は省略する。
【0129】
QBカウンタ2931は0から11までカウントするものであり、カウンタ値をテーブル2932へ出力する。なお、QBカウンタ2931によるカウント動作はN=12を考慮したものである。
【0130】
テーブル2932は、巡回ブロックパーミュテーションの規則を記憶した単純なルックアップテーブルである。つまり、テーブル2932は、N=12個の巡回ブロックの読み出し順序(書き込み順序)の情報(QBカウンタ2631による12個のカウンタ値にそれぞれ異なる巡回ブロックを対応付けた情報)を保持している。テーブル2932は、QBカウンタ2931から供給されるカウンタ値に対応した巡回ブロック1個分のLLR値がメインLLRメモリ2901およびバッファLLRメモリ2902から減算ユニット群2933へ供給されるように、メインLLRメモリ2901およびバッファLLRメモリ2902に対して読み出しアドレスを出力する。これにより、メインLLRメモリ2901およびバッファLLRメモリ2902はそれぞれQBカウンタ2931のカウンタ値に対応した巡回ブロック1個分のLLR値を減算ユニット2934へ出力する。ここで、メインLLRメモリ2901およびバッファLLRメモリ2902からのLLR値の読み出し位置と、メインLLRメモリ2901およびバッファLLRメモリ2902への当該LLR値の書き込み位置とが一致するように、遅延ユニット2941よる遅延調整が施される。なお、このテーブル2932の処理によって巡回ブロックパーミュテーション(ステージA)に相当するパーミュテーションが実現される。
【0131】
減算ユニット群の各減算ユニット2933は、メインLLRメモリ2901の出力からからバッファLLRメモリ2902の出力を減算し、減算の結果得られた巡回ブロック1個分の外部情報(8個の外部情報)をインターリーバ2934に出力する。
【0132】
インターリーバ2934は、減算ユニット2933から供給された巡回ブロック1個分の外部情報を、所定数巡回シフトさせて、レジスタ群2935の1段目のレジスタに出力する。なお、このインターリーバ2934の処理によって巡回ブロック内パーミュテーション(ステージB)に相当する処理が実現される。ただし、レジスタ群2935の各レジスタは制御パルスを受けて8個のビットを保持し、保持した8個のビットを次に制御パルスを受け取るまで出力し続ける。
【0133】
QBカウンタ2931のカウンタ値「0」〜「3」に対して上記の処理内容が実施されると、インターリーバ2936には巡回ブロック4個分の外部情報(32個の外部情報)が入力される。このタイミングで、インターリーバ2936は、入力された巡回ブロック4個分の外部情報に対してインターリーブ処理を施して、デマッパ群2937の各デマッパにコンステレーション語の1個分の外部情報(M=4個の外部情報)を出力する。インターリーブ処理により、デマッパ群2951の各デマッパには、レジスタ群2935の4個のレジスタのそれぞれから1個ずつ計4個の外部情報が供給される。なお、インターリーバ2936の処理によってカラム−ロウパーミュテーション(ステージC)に相当する処理が実現される。
【0134】
ただし、QBカウンタ2931、テーブル2932、インターリーバ2934、レジスタ群2935、及びインターリーバ2936が、図28におけるBICMデコーダのビットインターリーバ2750を構成する。
【0135】
デマッパ群2937の各デマッパは、インターリーバ2936から供給された4個の外部情報を事前情報として用いてデマッピング処理を行い、新たなLLR値をデインターリーバ2938へ出力する。
【0136】
デインターリーバ2938は、LLR値に対してデインターリーブ処理(トランスミッタによるステージCによるインターリーブを打ち消すインターリーブ処理)を施し、デインターリーブ後のLLR値をレジスタ群2939の各レジスタに出力する。ただし、レジスタのそれぞれには巡回ブロック1個分のLLR値(8個のLLR値)が格納される。レジスタ群2939では、レジスタに保持された巡回ブロック1個分のLLR値が順次後段に出力され、各レジスタの保持内容が順次更新されていく。デインターリーバ2940は、供給される巡回ブロック1個分のLLR値(8個のLLR値)に対してデインターリーブ処理(トランスミッタによるステージBによるインターリーブを打ち消すインターリーブ処理)を施し、メインLLRメモリ2901およびバッファLLRメモリ2902に出力する。メインLLRメモリ2901およびバッファLLRメモリ2902は、テーブル2932から遅延ユニット2941を介して書き込みアドレスを受け取り、受け取った書き込みアドレスに従い、デインターリーバ2940から受け取った巡回ブロック1個分のLLR値(8個のLLR値)を保持する。テーブル2932に従った書き込み処理により、トランスミッタによるステージAによるインターリーブを打ち消すインターリーブ処理(デインターリーブ処理)が実現される。
【0137】
1つの符号語に対して、上記一連の処理がQBカウンタ2931のカウンタ値「0」から「3」、「4」から「7」、「8」から「11」の計3回行われる。
【0138】
ただし、QBカウンタ2931、テーブル2932、デインターリーバ2938、レジスタ群2939、及びデインターリーバ2940が、図28におけるBICMデコーダのビットデインターリーバ2730を構成する。
【0139】
インターリーバ2934およびデインターリーバ2940は再構成可能であり、一定のハードウェアコストがかかるが、コストは入念な設計によって最小限に抑えることができる。インターリーバ2936およびデインターリーバ2938は、カラム‐ロウパーミュテーションを実装するものであり、このパーミュテーションは所定のコンステレーションサイズについて一定である。したがって、実装コストは小さい。
【0140】
なお、図29の一実装例では、並列に動作するQ個のデマッパを含むが、より並列度を低く、又は、高くして、反復BICMデコーダを実装することも可能である。例えば、ビットインターリーバにおける並列インターリーバセクションの数、すなわち、N/Mを増加させることによって、並列性を簡単に上げることができることは容易に分かる。このような手法では、Q×N/M個のデマッパを並列にすることによって並列化を最大化することができる。上述したビットインターリーバにはそのような並列性を何の障害もなく実現することができるというメリットがある。
【0141】
≪補足1≫
本発明は上記の実施の形態で説明した内容に限定されず、本発明の目的とそれに関連又は付随する目的を達成するためのいかなる形態においても実施可能であり、例えば、以下であってもよい。
【0142】
(1)上記の実施の形態では、パラメータとしてN=12、Q=8、M=4を例に挙げて説明したが、パラメータN、M、Qの値はこれに限定されるものではなく、NがMの倍数であればよい。なお、NがMの2以上の倍数である場合には、ビットインターリービングの処理を、複数のセクションに分割して実行することが可能になる。
【0143】
(2)上記の実施の形態では、コンステレーションとして16QAM(M=4)を例に挙げて説明したが、コンステレーションとして、QPSKやQAMなどのような特定の変調方式の他に、例えば、DVB−S2規格において利用される円形コンステレーションや、多次元コンステレーションなど様々な変調方式を用いることができる。
【0144】
(3)上記の実施の形態で説明した方法または装置を、ソフトウェアによって実現してもよいし、ハードウェアによって実現してもよく、特定の形態に限定されるものではない。具体的には、上記の実施形態は、コンピュータ、マイクロプロセッサ、マイクロコントローラなどが上記の実施形態で説明した方法や装置のすべてのステップを実行できるようなコンピュータ実行可能命令を、コンピュータ読み取り可能媒体上で具現化した形態で実施してもよい。また、上記の実施形態は、ASIC(Application−Specific Integrated Circuit)や、FPGA(Field Programmable Gate Array)の形態で実施してもよい。
【0145】
≪補足2≫
本発明に係るビットインターリーブ方法、ビットインターリーバ、ビットデインターリーブ方法、ビットデインターリーバ、およびデコーダとその効果について説明する。
【0146】
本発明の一態様である第1のビットインターリーブ方法は、疑似巡回低密度パリティチェック符号を用いる通信システムにおけるビットインターリーブ方法であって、前記ビットインターリーブ方法は、それぞれがQ個のビットからなるN個の巡回ブロックで構成される前記疑似巡回低密度パリティチェック符号の符号語を受信する受信ステップと、前記符号語のビットに対して当該符号語のビットの並び順を換えるビットパーミュテーション処理を施すビットパーミュテーションステップと、前記ビットパーミュテーション処理が施された符号語を、それぞれM個のビットよりなり、それぞれが2M個の所定のコンステレーションポイントのいずれか1つを示す複数のコンステレーション語に分割する分割ステップと、を有し、前記ビットパーミュテーション処理が施される前の前記符号語はN/M個のセクションに分割され、各前記セクションはM個の前記巡回ブロックからなり、各前記コンステレーション語はN/M個の前記セクションのうちのいずれか1つと関連付けられており、前記ビットパーミュテーションステップは、各前記コンステレーション語が、関連付けられている前記セクション中のM個の異なる前記巡回ブロックのそれぞれの1個のビットからなる計M個のビットから構成され、各前記セクションのすべてのビットが当該セクションに関連付けられているQ個の前記コンステレーション語にのみにマッピングされるように、前記ビットパーミュテーション処理を行う。
【0147】
本発明の一態様である第1のビットインターリーバは、疑似巡回低密度パリティチェック符号を用いる通信システムに用いられるビットインターリーバであって、前記ビットインターリーバは、それぞれがQ個のビットからなるN個の巡回ブロックで構成される前記疑似巡回低密度パリティチェック符号の符号語を受信し、前記符号語のビットに対して当該符号語のビットの並び順を換えるビットパーミュテーション処理を施し、前記ビットパーミュテーション処理が施された符号語を、それぞれM個のビットよりなり、それぞれが2M個の所定のコンステレーションポイントのいずれか1つを示す複数のコンステレーション語に分割されるように出力するビットパーミュテーション部を備え、前記ビットパーミュテーション処理が施される前の前記符号語はN/M個のセクションに分割され、各前記セクションはM個の前記巡回ブロックからなり、各前記コンステレーション語は前記N/M個のセクションのうちの一つと関連付けられており、前記ビットパーミュテーション部は、各前記コンステレーション語が、関連付けられている前記セクション中のM個の異なる巡回ブロックのそれぞれの1個のビットからなる計M個のビットから構成され、各前記セクションのすべてのビットが当該セクションに関連付けられているQ個のコンステレーション語にのみにマッピングされるように、前記ビットパーミュテーション処理を行う。
【0148】
これらによれば、高い並列性を持つビットインターリーブ処理の実施が可能になる。
【0149】
本発明の一態様である第2のビットインターリーブ方法は、第1のビットインターリーブ方法において、前記ビットパーミュテーションステップは、N/M個の前記セクションを互いに独立に、各前記セクションのビットに対して当該セクションのビットの並び順を換えるセクションパーミュテーション処理を施すセクションパーミュテーションステップを有する。
【0150】
本発明の一態様である第2のビットインターリーバは、第1のビットインターリーバにおいて、前記ビットパーミュテーション部は、N/M個の前記セクションを互いに独立に、各前記セクションのビットに対して当該セクションのビットの並び順を換えるセクションパーミュテーション処理を施すセクションパーミュテーション部を有する。
【0151】
これらによれば、複数のセクションパーミュテーションの並列実行が可能になる。
【0152】
本発明の一態様である第3のビットインターリーブ方法は、第2のビットインターリーブ方法において、前記セクションパーミュテーションステップは、前記巡回ブロックのQ個のビットが、当該巡回ブロックに対応する前記セクションに関連付けられているQ個の前記コンステレーション語の同一のビットインデックスを有するビットにマッピングされるように、前記セクションパーミュテーション処理を行う。
【0153】
本発明の一態様である第3のビットインターリーバは、第2のビットインターリーバにおいて、前記セクションパーミュテーション部は、前記巡回ブロックのQ個のビットが、当該巡回ブロックに対応する前記セクションに関連付けられているQ個の前記コンステレーション語の同一のビットインデックスを有するビットにマッピングされるように、前記セクションパーミュテーション処理を行う。
【0154】
これらによれば、符号語の重要度が同じビットが、コンステレーション語のロバストレベルが同じビットにマッピングされ、重要度とロバストレベルの合致が得られる。例えば、符号語の最も重要度が高いビットがコンステレーション語の最もロバストレベルが高いビットにマッピングされるようにしてもよく、この場合、受信時に符号語の重要度が高いビットに対して高い信頼度が得られ、高い受信性能が得られる。
【0155】
本発明の一態様である第4のビットインターリーブ方法は、第2のビットインターリーブ方法において、前記セクションパーミュテーションステップは、前記セクションのM×Q個のビットに対して当該M×Q個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施すカラム‐ロウパーミュテーションステップを有する。
【0156】
本発明の一態様である第5のビットインターリーブ方法は、第2のビットインターリーブ方法において、前記セクションパーミュテーションステップは、N/M個の前記セクションのそれぞれについて、前記巡回ブロックを互いに独立に、各前記巡回ブロックのビットに対して当該巡回ブロックのビットの並び順を換える巡回ブロック内パーミュテーション処理を施す巡回ブロック内パーミュテーションステップと、前記巡回ブロックパーミュテーション処理が施された前記セクションのM×Q個のビットに対して当該M×Q個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施すカラム‐ロウパーミュテーションステップと、有する。
【0157】
本発明の一態様である第6のビットインターリーブ方法は、第4のビットインターリーブ方法において、前記カラム‐ロウパーミュテーション処理は、M×Q個のビットをQ列M行の行列の行方向に書き込み、列方向にM×Q個のビットを読み出すことと等価な処理である。
【0158】
本発明の一態様である第4のビットインターリーバは、第2のビットインターリーバにおいて、前記セクションパーミュテーション部は、前記セクションのM×Q個のビットに対して当該M×Q個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施す。
【0159】
本発明の一態様である第5のビットインターリーバは、第2のビットインターリーバにおいて、前記セクションパーミュテーション部は、N/M個の前記セクションのそれぞれについて、前記巡回ブロックを互いに独立に、各前記巡回ブロックのビットに対して当該巡回ブロックのビットの並び順を換える巡回ブロック内パーミュテーション処理を施し、前記巡回ブロックパーミュテーション処理が施された前記セクションのM×Q個のビットに対して当該M×Q個のビットの並び順を換えるカラム‐ロウパーミュテーション処理を施す。
【0160】
これらによると、セクションパーミュテーションにカラム‐ロウパーミュテーションを用いることによって非常に効率的にセクションパーミュテーションの実施が可能になる。
【0161】
本発明の一態様である第7のビットインターリーブ方法は、第1のビットインターリーブ方法において、前記符号語の巡回ブロックに対して当該符号語の巡回ブロックの並び順を換える巡回ブロックパーミュテーション処理を施す巡回ブロックパーミュテーションステップをさらに有する。
【0162】
本発明の一態様である第6のビットインターリーバは、第1のビットインターリーバにおいて、前記符号語の巡回ブロックに対して当該符号語の巡回ブロックの並び順を換える巡回ブロックパーミュテーション処理を施す巡回ブロックパーミュテーション部をさらに備える。
【0163】
これらによれば、符号語のビットをコンステレーション語のビットに最適にマッピングすることが可能となり、これによりBICM全体の性能を最適化することができる。
【0164】
本発明の一態様である第1のビットデインターリーブ方法は、疑似巡回低密度パリティチェック符号を用いる通信システムにおいてビットストリームをビットデインターリーブするビットデインターリーブ方法であって、N×Q個のビットからなるビット列を受信する受信ステップと、前記疑似巡回低密度パリティチェック符号の符号語を復元するために、受信した前記ビット列のビットに対して当該ビット列のビットの並び順を換える逆ビットパーミュテーション処理を施す逆ビットパーミュテーションステップと、を有し、前記逆ビットパーミュテーション処理は、第1のビットインターリーブ方法における前記ビットパーミュテーション処理で換えられた並び順を元に戻す処理である。
【0165】
本発明の一態様である第1のビットデインターリーバは、疑似巡回低密度パリティチェック符号を用いる通信システムにおいてビットストリームをビットデインターリーブするビットデインターリーバであって、N×Q個のビットからなるビット列を受信し、前記疑似巡回低密度パリティチェック符号の符号語を復元するために、受信した前記ビット列のビットに対して当該ビット列のビットの並び順を換える逆ビットパーミュテーション処理を施す逆ビットパーミュテーション部を備え、前記逆ビットパーミュテーション処理は、第1のビットインターリーバによって実施される前記ビットパーミュテーション処理で換えられた並び順を元に戻す処理である。
【0166】
本発明の一態様である第1のデコーダは、疑似巡回低密度パリティチェック符号を用いるビットインターリーブ符号化変調システム用のデコーダであって、対応するビットが0であるか1であるかの確率を示すソフトビット列を生成するコンステレーションデマッパと、前記ソフトビット列をビットデインターリーブする第1のビットデインターリーバと、ビットデインターリーブされた前記ソフトビット列をデコードする低密度パリティチェックデコーダと、を備える。
【0167】
本発明の一態様である第2のデコーダは、第1のデコーダにおいて、前記低密度パリティチェックデコーダの出力から前記低密度パリティチェックデコーダの入力を減算する減算部と、前記減算部の減算結果を前記コンステレーションデマッパにフィードバックする第1のビットインターリーバと、をさらに備える。
【0168】
これらによれば、高い並列性を持つビットデインターリーブ処理の実施が可能になる。
【産業上の利用可能性】
【0169】
本発明は、疑似巡回型低密度パリティ符号を用いたビットインターリーブ符号化変調システムにおけるビットインターリーバおよび当該ビットインターリーバに対応するビットデインターリーバに利用することができる。
【符号の説明】
【0170】
2000、2300、2400 ビットインターリーバ
2010 ビットパーミュテーションユニット
2021〜2023 セクションパーミュテーションユニット
2101、2201 ビットパーミュテーションユニット
2111〜2122 巡回ブロック内パーミュテーションユニット
2131〜2133 カラム‐ロウパーミュテーションユニット
2310 巡回ブロックパーミュテーションユニット
2500 トランスミッタ
2510 LDPCエンコーダ
2520 ビットインターリーバ
2530 コンステレーションマッパ
2700、2800 レシーバ
2710 コンステレーションデマッパ
2720 ビットデインターリーバ
2730 LDPCデコーダ
2740 減算ユニット
2750 ビットインターリーバ
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21
図22
図23
図24
図25
図26
図27
図28
図29