特開 2019-41095 複合電子部品及びその実装基板

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2019-41095(P2019-41095A)

(43)【公開日】2019年3月14日

(54)【発明の名称】複合電子部品及びその実装基板

(51)【国際特許分類】

   H01G 4/228 20060101AFI20190215BHJP

   H01G 17/00 20060101ALI20190215BHJP

   H01G 2/06 20060101ALI20190215BHJP

   H01G 2/02 20060101ALI20190215BHJP

【ＦＩ】

   H01G4/228 A

   H01G4/40 301Z

   H01G2/06 C

   H01G2/02 101C

【審査請求】有

【請求項の数】15

【出願形態】ＯＬ

【全頁数】23

(21)【出願番号】特願2018-106679(P2018-106679)

(22)【出願日】2018年6月4日

(31)【優先権主張番号】10-2017-0108646

(32)【優先日】2017年8月28日

(33)【優先権主張国】KR

(71)【出願人】

【識別番号】594023722

【氏名又は名称】サムソン エレクトロ−メカニックス カンパニーリミテッド．

(74)【代理人】

【識別番号】110000877

【氏名又は名称】龍華国際特許業務法人

(72)【発明者】

【氏名】ジョン、デ ヘオン

(72)【発明者】

【氏名】アン、ヤン ギュ

(72)【発明者】

【氏名】キム、ホ ヨーン

(72)【発明者】

【氏名】ビュン、マン ス

(72)【発明者】

【氏名】ソン、スー ホワン

【テーマコード（参考）】

5E082

【Ｆターム（参考）】

5E082AA01

5E082AB03

5E082BC11

5E082DD01

5E082EE04

5E082EE23

5E082EE26

5E082EE35

5E082FG04

5E082FG26

5E082FG46

5E082FG54

5E082GG10

5E082GG23

5E082GG25

5E082GG28

5E082JJ26

5E082JJ27

5E082KK01

5E082LL02

5E082MM24

(57)【要約】      （修正有）

【課題】アコースティックノイズを効率的に低減させることができる複合電子部品及びその実装基板を提供する。
【解決手段】本発明の複合電子部品は、複数の誘電体層１１１を有し、誘電体層を間に挟んで互いに対向するように配置される内部電極１２１、１２２が積層された本体１１０及び本体の両端部に配置された第１及び第２外部電極１３１、１３２を含む積層セラミックキャパシタ１００と、積層セラミックキャパシタの下部に配置されたセラミックチップ２００と、が結合した複合体３００を含む。セラミックチップは、長さが異なる２つのセラミックチップ２００ａと２００ｂが上下に結合した２段形状を有する。
【選択図】図２

【特許請求の範囲】

【請求項1】

複数の誘電体層を有し、前記複数の誘電体層のうちの１つを間に挟んで互いに対向するように配置される内部電極が積層された本体、及び前記本体の両端部に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、前記積層セラミックキャパシタの下部に配置されたセラミックチップと、が結合した複合体を含み、
前記セラミックチップは、長さが異なる２つのセラミックチップが上下に結合した２段形状を有する、複合電子部品。

【請求項2】

前記２段形状のセラミックチップのうちプリント回路基板の実装面に隣接するセラミックチップの長さが他側のセラミックチップの長さよりも短い、請求項１に記載の複合電子部品。

【請求項3】

前記本体内の内部電極は、前記複合体の実装面に対して垂直に積層される、請求項１または２に記載の複合電子部品。

【請求項4】

前記セラミックチップは、前記積層セラミックキャパシタと接する第１セラミックチップと、前記第１セラミックチップの下部に配置される第２セラミックチップとで構成され、
前記第１セラミックチップは、セラミックからなる第１セラミック本体と、前記第１セラミック本体の両端部に配置され、且つ前記第１及び第２外部電極と接続された第１及び第２端子電極と、を含み、
前記第２セラミックチップは、セラミックからなる第２セラミック本体と、前記第２セラミック本体の両端部に配置され、且つ前記第１及び第２端子電極と接続された第３及び第４端子電極と、を含む、請求項１から３のいずれか一項に記載の複合電子部品。

【請求項5】

前記第１セラミックチップと前記第２セラミックチップは導電性接着剤によって結合する、請求項４に記載の複合電子部品。

【請求項6】

前記第１及び第２端子電極と前記第３及び第４端子電極はそれぞれ導電性接着剤によって結合し、前記第１及び第２端子電極と前記第１及び第２外部電極はそれぞれ導電性接着剤によって結合する、請求項５に記載の複合電子部品。

【請求項7】

前記第１セラミックチップと前記第２セラミックチップは接着面全体に塗布された導電性接着剤によって結合する、請求項５または６に記載の複合電子部品。

【請求項8】

前記第１セラミックチップの長さは前記積層セラミックキャパシタの長さよりも長い、請求項４から７のいずれか一項に記載の複合電子部品。

【請求項9】

前記第１セラミックチップの幅は前記積層セラミックキャパシタの幅よりも大きい、請求項８に記載の複合電子部品。

【請求項10】

前記第１セラミックチップの長さは前記積層セラミックキャパシタの長さよりも短い、請求項４から７のいずれか一項に記載の複合電子部品。

【請求項11】

前記第１セラミックチップの長さは前記積層セラミックキャパシタの長さよりも短く、前記第１セラミックチップの幅は前記積層セラミックキャパシタの幅よりも小さい、請求項４から７のいずれか一項に記載の複合電子部品。

【請求項12】

前記積層セラミックキャパシタと前記セラミックチップは導電性接着剤によって結合する、請求項１から１１のいずれか一項に記載の複合電子部品。

【請求項13】

前記積層セラミックキャパシタと前記セラミックチップは接着面全体に塗布された導電性接着剤によって結合する、請求項１２に記載の複合電子部品。

【請求項14】

複数の誘電体層を有し、前記複数の誘電体層のうちの１つを間に挟んで互いに対向するように配置される内部電極が積層された本体、及び前記本体の両端部に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、前記積層セラミックキャパシタの下部に配置されたセラミックチップと、が結合した複合体を含み、
前記セラミックチップの長さが前記積層セラミックキャパシタの長さよりも短い、複合電子部品。

【請求項15】

前記セラミックチップは、セラミック本体と、前記セラミック本体の両端部に配置され、且つ前記第１及び第２外部電極と接続された第１及び第２端子電極と、を含む、請求項１４に記載の複合電子部品。

【請求項16】

前記積層セラミックキャパシタと前記セラミックチップは導電性接着剤によって結合する、請求項１４または１５に記載の複合電子部品。

【請求項17】

上部に複数の電極パッドを有するプリント回路基板と、
前記プリント回路基板上に設置された請求項１から１６のいずれか一項に記載の複合電子部品と、
前記複数の電極パッドと前記複合電子部品を接続する半田と、を含む、複合電子部品の実装基板。

【請求項18】

前記積層セラミックキャパシタと前記セラミックチップは導電性接着剤によって結合する、請求項１７に記載の複合電子部品の実装基板。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、複合電子部品及びその実装基板に関するものである。

【背景技術】

【0002】

積層チップ電子部品の一つである積層セラミックキャパシタは、液晶表示装置（ＬＣＤ：Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ）及びプラズマ表示装置パネル（ＰＤＰ：Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）などの映像機器、コンピュータ、個人携帯端末（ＰＤＡ：Ｐｅｒｓｏｎａｌ Ｄｉｇｉｔａｌ Ａｓｓｉｓｔａｎｔｓ）、及び携帯電話などの様々な電子製品のプリント回路基板に装着されて電気を充電又は放電させる役割を果たすチップ形態のコンデンサである。

【0003】

かかる積層セラミックキャパシタ（ＭＬＣＣ：Ｍｕｌｔｉ−Ｌａｙｅｒｅｄ Ｃｅｒａｍｉｃ Ｃａｐａｃｉｔｏｒ）は、小型でありながら高容量が保障され、実装が容易であるという長所により、様々な電子機器の部品として用いることができる。

【0004】

上記積層セラミックキャパシタは、複数の誘電体層を有し、上記誘電体層間に異なる極性の内部電極を配置し、これを交互に積層した構造を有することができる。

【0005】

かかる誘電体層は、圧電性及び電歪性を有するため、積層セラミックキャパシタに直流又は交流電圧が印加されると、上記内部電極間に圧電現象が生じて振動が発生する可能性がある。

【0006】

かかる振動は、積層セラミックキャパシタの外部電極を介して上記積層セラミックキャパシタが実装されたプリント回路基板に伝達されて、上記プリント回路基板全体が音響反射面となって雑音となる振動音を発生させるおそれがある。

【0007】

上記振動音は、人に不快感を与える２０〜２０，０００Ｈｚ領域の可聴周波数に該当する。このように、人に不快感を与える振動音をアコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）と言う。

【0008】

上記アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）は、最近の電子機器のスリム化及び小型化に伴い、プリント回路基板に加え、高電圧及びその電圧の変化が大きい環境で用いられるにつれて、かかるアコースティックノイズはユーザーが十分に認知できる。

【0009】

そこで、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減させた新規の製品に対する需要が発生し続けるのが実情である。

【0010】

一方、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減させるために、積層セラミックキャパシタの下面にプリント回路基板を配置して用いる複合電子部品に対する研究が行われた。

【0011】

また、プリント回路基板の厚さを厚くする場合、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）の低減効果は高くなり得るが、電気的特性が低下するという副効果が発生する可能性があるため、プリント回路基板の厚さは最小にし、且つアコースティックノイズを効率的に低減させることができる方法に対する研究が必要な実情である。

【先行技術文献】

【特許文献】

【0012】

【特許文献1】特許第５０１２６５８号公報

【発明の概要】

【発明が解決しようとする課題】

【0013】

本発明の目的は、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を効率的に低減させることができる複合電子部品及びその実装基板を提供することである。

【課題を解決するための手段】

【0014】

本発明の一実施形態は、複数の誘電体層を有し、上記誘電体層を間に挟んで互いに対向するように配置された内部電極が積層された本体、及び上記本体の両端部に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、上記積層セラミックキャパシタの下部に配置されたセラミックチップと、が結合した複合体を含み、上記セラミックチップは、長さが異なる２つのセラミックチップが上下に結合した２段形状を有する複合電子部品を提供する。

【0015】

本発明の他の実施形態は、複数の誘電体層を有し、上記誘電体層を間に挟んで互いに対向するように配置された内部電極が積層された本体、及び上記本体の両端部に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、上記積層セラミックキャパシタの下部に配置されたセラミックチップと、が結合した複合体を含み、上記セラミックチップの長さが上記積層セラミックキャパシタの長さよりも短い複合電子部品を提供する。

【0016】

本発明のさらに他の実施形態は、上部に複数の電極パッドを有するプリント回路基板と、上記プリント回路基板上に設置された複合電子部品と、上記電極パッドと上記複合電子部品を接続する半田と、を含む複合電子部品の実装基板を提供する。

【発明の効果】

【0017】

本発明の一実施形態によると、積層セラミックキャパシタの圧電性による応力又は振動がセラミックチップによって緩和されて、プリント回路基板から発生するアコースティックノイズを低減させることができるという効果を奏するようになる。

【0018】

特に、本発明の一実施形態によると、セラミックチップは、長さが異なる２つのセラミックチップが上下に結合した２段形状を有するため、従来に比べてアコースティックノイズの低減効果がより優れる。

【0019】

すなわち、積層セラミックキャパシタとセラミックチップとの間に、いわゆる半田ポケットと定義することができる段差を形成することにより、積層セラミックキャパシタの厚さ方向に半田が形成されないように遮断することができ、半田によるプリント回路基板への振動伝達を最小化することができる。

【0020】

また、積層セラミックキャパシタの内部電極は、複合体の実装面に対して垂直方向に積層され、圧電変位量が小さい長さ−幅方向の面がセラミックチップと接合して、積層セラミックキャパシタから発生する応力及び振動がセラミックチップに伝達されることを最小限に抑えることで、アコースティックノイズを低減させることができる。

【0021】

尚、積層セラミックキャパシタとセラミックチップとの間、及び積層セラミックキャパシタと２段形状のセラミックチップとの間を導電性接着剤で接着し、且つ接着面全体に塗布することで、導電性接着剤の弾性により、プリント回路基板への振動伝達を最小限に抑えることができる。

【図面の簡単な説明】

【0022】

【図1】本発明の第１実施形態による複合電子部品を概略的に示す斜視図である。

【図2】図１のＩ−Ｉ'線に沿った断面図である。

【図3】本発明の第２実施形態による複合電子部品のうち、図２に示す積層セラミックキャパシタとは異なる形態の積層セラミックキャパシタの一部を切開して概略的に示す斜視図である。

【図4】本発明の第２実施形態による複合電子部品を図１のＩ−Ｉ'線に沿って示す断面図である。

【図5】図１に示す複合電子部品を積層セラミックキャパシタとセラミックチップに分離して示す分解斜視図である。

【図6】図５に示す複合電子部品とは異なる形態の複合電子部品を積層セラミックキャパシタとセラミックチップに分離して示す分解斜視図である。

【図7】本発明の第３実施形態による複合電子部品を概略的に示す斜視図である。

【図8】本発明の第４実施形態による複合電子部品を概略的に示す斜視図である。

【図9】本発明の第５実施形態による複合電子部品を概略的に示す斜視図である。

【図10】本発明の第６実施形態による複合電子部品を概略的に示す斜視図である。

【図11】図１に示す複合電子部品がプリント回路基板に実装された様子を示す斜視図である。

【図12】図１１のＩＩ−ＩＩ'線に沿った断面図である。

【発明を実施するための形態】

【0023】

以下では、添付の図面を参照して本発明の好ましい実施形態について説明する。しかし、本発明の実施形態は様々な他の形態に変形されることができ、本発明の範囲は以下で説明する実施形態に限定されない。また、本発明の実施形態は、当該技術分野で平均的な知識を有する者に本発明をより完全に説明するために提供されるものである。したがって、図面における要素の形状及び大きさなどはより明確な説明のために拡大縮小表示（又は強調表示や簡略化表示）がされることがあり、図面上の同一の符号で示される要素は同一の要素である。

【0024】

複合電子部品
図１は本発明の第１実施形態による複合電子部品を概略的に示す斜視図であり、図２は図１のＩ−Ｉ'線に沿った断面図である。

【0025】

図１を参照すると、本発明の実施形態による複合電子部品において、「長さ方向」は「Ｌ」方向、「幅方向」は「Ｗ」方向、「厚さ方向」は「Ｔ」方向と定義する。ここで、「厚さ方向」は、キャパシタの誘電体層を積み上げる方向、すなわち「積層方向」と同一の概念として用いることができる。

【0026】

一方、本発明の実施形態において、複合電子部品は、互いに対向する上面及び下面、上記上面と下面を接続する長さ方向の第１端面及び第２端面、幅方向の第３側面及び第４側面を有することができる。上記複合電子部品の形状に特に制限はないが、図面に示すように六面体形状であればよい。

【0027】

また、上記複合電子部品の長さ方向の第１端面及び第２端面、幅方向の第３側面及び第４側面は、後述するように、積層セラミックキャパシタ及びセラミックチップの長さ方向の第１端面及び第２端面、幅方向の第３側面及び第４側面と同一方向の面と定義する。

【0028】

一方、上記複合電子部品は、積層セラミックキャパシタとセラミックチップとが結合した形態であって、積層セラミックキャパシタの下部にセラミックチップが結合する場合、上記複合電子部品の上面は、上記積層セラミックキャパシタの上面と定義し、上記複合電子部品の下面は、上記セラミックチップの下面と定義する。

【0029】

図１及び図２を参照すると、本発明の第１実施形態による複合電子部品は、複数の誘電体層を有し、上記誘電体層を間に挟んで互いに対向するように配置された内部電極１２１、１２２が積層された本体１１０と、上記本体１１０の両端部に配置された第１及び第２外部電極１３１、１３２と、を含む積層セラミックキャパシタ１００と、上記積層セラミックキャパシタ１００の下部に配置されたセラミックチップ２００と、が結合した複合体３００を含む。

【0030】

本発明の一実施形態によると、上記セラミックチップ２００は、長さが異なる２つのセラミックチップ２００ａ、２００ｂが上下に結合した２段形状を有する。

【0031】

上記セラミックチップ２００は、積層セラミックキャパシタ１００と接する第１セラミックチップ２００ａと、第１セラミックチップ２００ａの下部に配置される第２セラミックチップ２００ｂとで構成される。

【0032】

上記第１セラミックチップ２００ａは、セラミックからなる第１セラミック本体２１０と、上記第１セラミック本体２１０の両端部に配置され、且つ第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１、２３２と、を含む。

【0033】

また、上記第２セラミックチップ２００ｂは、セラミックからなる第２セラミック本体２２０と、上記第２セラミック本体２２０の両端部に配置され、且つ第１及び第２端子電極２３１、２３２と接続された第３及び第４端子電極２４１、２４２と、を含む。

【0034】

従来、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を低減させるために、積層セラミックキャパシタの下面にプリント回路基板を配置して用いる複合電子部品に対する研究が行われた。

【0035】

しかし、プリント回路基板の厚さを厚くする場合、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）の低減効果は高くなり得るものの、電気的特性が低下するという副効果が発生する可能性があるため、プリント回路基板の厚さは最小にし、アコースティックノイズを効率的に低減させることができる方法に対する研究が必要とされた。

【0036】

本発明の一実施形態では、アコースティックノイズを低減させるために、積層セラミックキャパシタ１００の下部にセラミックチップ２００を配置し、且つ上記セラミックチップ２００の長さを、異なる２つのセラミックチップ２００ａ、２００ｂが上下に結合した２段形状を有するようにする。これにより、従来の積層セラミックキャパシタの下面にプリント回路基板を配置して用いる複合電子部品に比べてアコースティックノイズの低減効果がより優れる。

【0037】

特に、上記２段形状のセラミックチップ２００のうち、プリント回路基板の実装面に隣接するセラミックチップ２００ｂの長さが他側のセラミックチップ２００ａの長さよりも短くなるように調節することで、アコースティックノイズの低減効果が優れるようにする。

【0038】

すなわち、積層セラミックキャパシタ１００とセラミックチップ２００との間に、いわゆる半田ポケットと定義することができるスペースを形成するための段差を形成することにより、積層セラミックキャパシタ１００の厚さ方向に半田が形成されないように遮断することができ、半田によるプリント回路基板への振動伝達を最小限に抑えることができる。

【0039】

具体的には、図２を参照すると、上記２段形状のセラミックチップ２００のうち、プリント回路基板の実装面に隣接し、第２セラミックチップ２００ｂの長さが他側の第１セラミックチップ２００ａの長さよりも短い場合、段差が形成され、厚さ方向に第１セラミックチップ２００ａと第２セラミックチップ２００ｂとの間には半田ポケット（ＳＰ）と定義することができる空間が生じるようになる。

【0040】

この場合、本発明の一実施形態による複合電子部品をプリント回路基板に実装し、半田を塗布する場合、半田のほとんどは上記半田ポケット（ＳＰ）に充填されながら、半田の残量が上記積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２の下面、及び第１セラミックチップ２００ａの第１及び第２端子電極２３１、２３２の側面に塗布される。

【0041】

上記積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２の下面、及び第１セラミックチップ２００ａの第１及び第２端子電極２３１、２３２の側面に塗布される半田の量は従来の構造に比べて少量であるため、半田によるプリント回路基板への振動伝達を最小限に抑えることができる。

【0042】

以下では、上記複合体３００を構成する積層セラミックキャパシタ１００及びセラミックチップ２００について具体的に説明する。

【0043】

図２を参照すると、上記積層セラミックキャパシタ１００を構成する上記本体１１０は、複数の誘電体層１１１が積層されることで形成され、上記本体１１０の内部には、複数の内部電極１２１、１２２（順に第１及び第２内部電極）が誘電体層１１１を間に挟んで互いに分離されて配置されることができる。

【0044】

上記本体１１０を構成する複数の誘電体層１１１は、焼結された状態であって、隣接する誘電体層同士の境界は確認できないほど一体化されることができる。

【0045】

上記誘電体層１１１は、セラミック粉末、有機溶剤及び有機バインダーを含むセラミックグリーンシートの焼成によって形成されることができる。上記セラミック粉末は、高誘電率を有する物質であって、これに制限されるものではないが、チタン酸バリウム（ＢａＴｉＯ_３）系材料、チタン酸ストロンチウム（ＳｒＴｉＯ_３）系材料などを用いることができる。

【0046】

すなわち、上記本体１１０を構成する誘電体層１１１は、強誘電体材料を含むことができるが、必ずしもこれに制限されるものではない。

【0047】

一方、本発明の第１実施形態によると、上記内部電極は、上記複合体３００の長さ方向の第１端面に露出した第１内部電極１２１と、長さ方向の第２端面に露出した第２内部電極１２２と、を含むことができるが、必ずしもこれに制限されるものではない。

【0048】

上記第１及び第２内部電極１２１、１２２は、導電性金属を含む導電性ペーストによって形成されることができる。

【0049】

上記導電性金属は、これに制限されるものではないが、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、又はこれらの合金であることができる。

【0050】

上記誘電体層１１１を形成するセラミックグリーンシート上にスクリーン印刷法又はグラビア印刷法のような印刷法を介して導電性ペーストで第１及び第２内部電極１２１、１２２を印刷することができる。

【0051】

内部電極が印刷されたセラミックグリーンシートを交互に積層及び焼成して本体１１０を形成することができる。

【0052】

上記複数の第１及び第２内部電極１２１、１２２は、上記本体１１０の上面及び下面に対して水平に配置されることができる。

【0053】

一方、上記第１及び第２外部電極１３１、１３２は、導電性金属を含む導電性ペーストによって形成されることができる。上記導電性金属は、ニッケル（Ｎｉ）、銅（Ｃｕ）、パラジウム（Ｐｄ）、金（Ａｕ）、又はこれらの合金であることができるが、本発明はこれに限定されるものではない。

【0054】

また、上記第１及び第２外部電極１３１、１３２上にニッケル／錫（Ｎｉ／Ｓｎ）めっき層がさらに配置されることができる。

【0055】

本発明の第１実施形態によると、上記積層セラミックキャパシタ１００の下部にセラミックチップ２００が結合して配置される。

【0056】

上記セラミックチップ２００は、バルク（Ｂｕｌｋ）型のセラミックで製作された第１セラミック本体２１０の両端部に上記第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１、２３２が配置された第１セラミックチップ２００ａを含む。

【0057】

また、上記セラミックチップ２００は、バルク（Ｂｕｌｋ）型のセラミックで製作された第２セラミック本体２２０の両端部に上記第１及び第２端子電極２３１、２３２と接続された第３及び第４端子電極２４１、２４２が配置された第２セラミックチップ２００ｂを含む。

【0058】

上記第１セラミック本体２１０及び第２セラミック本体２２０は、アルミナ（Ａｌ_２Ｏ_３）を含むセラミックで製作されることができる。

【0059】

具体的には、上記第１セラミック本体２１０及び第２セラミック本体２２０は、アルミナ（Ａｌ_２Ｏ_３）及び絶縁樹脂を用いて製作されることができ、上記絶縁樹脂は、エポキシなどの熱硬化樹脂であればよい。

【0060】

一般に、積層セラミックキャパシタの振動がプリント回路基板に伝達されることを最小化するために、積層セラミックキャパシタとプリント回路基板との間に中間媒介を挿入する試みがあった。

【0061】

しかし、上記中間媒体は、一般にプリント回路基板の製作に使用される樹脂、すなわち、弾性を有する材料で製作されるため、積層セラミックキャパシタの振動を中間媒体が有する弾性により吸収する作用をする。

【0062】

一方、本発明の第１実施形態によると、上記セラミックチップ２００の第２セラミック本体２１０は、弾性変形しない堅固な材料のセラミックのみで製作されるため、プリント回路基板と積層セラミックキャパシタ１００を上記セラミックチップ２００により離隔させる。これにより、積層セラミックキャパシタ１００から発生した振動自体の伝達を遮断することができる。

【0063】

また、上記２段形状のセラミックチップ２００のうち、プリント回路基板の実装面に隣接するセラミックチップ２００ｂの長さが他側のセラミックチップ２００ａの長さよりも短くなるように調節することにより、半田ポケット（ＳＰ）が形成され、かかる半田ポケット（ＳＰ）に半田のほとんどが充填されるようにすることができるため、アコースティックノイズの低減効果がより優れるようになる。

【0064】

上記第１及び第２端子電極２３１、２３２と第３及び第４端子電極２４１、２４２は、特に制限されるものではないが、例えば、内側の第１及び第２導電性樹脂層と外側の第１及び第２めっき層の二重層構造を有することができる。

【0065】

本発明の第１実施形態によると、上記のように、第１及び第２端子電極２３１、２３２は、内側の第１及び第２導電性樹脂層と外側の第１及び第２めっき層の二重層構造を有することから、外部から機械的応力が加えられた場合、セラミックチップ２００、及びセラミックチップ２００の端子電極２３１、２３２、２４１、２４２として用いられた導電性樹脂層によって積層セラミックキャパシタ１００への応力伝達を抑制することにより、積層セラミックキャパシタのクラックによる損傷を防止することができる。

【0066】

上記第１及び第２導電性樹脂層は、導電性金属と熱硬化性樹脂を含むことができ、これに制限されるものではないが、例えば、銀（Ａｇ）とエポキシ樹脂を含むことができる。

【0067】

図３は本発明の第２実施形態による複合電子部品のうち、図２に示す積層セラミックキャパシタとは異なる形態の積層セラミックキャパシタの一部を切開して概略的に示す斜視図であり、図４は本発明の第２実施形態による複合電子部品を図１のＩ−Ｉ'線に沿って示す断面図である。

【0068】

図３及び図４を参照すると、本発明の第２実施形態による積層セラミックキャパシタは、上記複数の第１及び第２内部電極１２１、１２２が、上記本体１１０の上面及び下面に対して垂直に配置されることができる。

【0069】

すなわち、上記第１及び第２内部電極１２１、１２２は、上記複合体３００のプリント回路基板への実装時に、実装面に対して垂直に積層されることができる。

【0070】

一般に、積層セラミックキャパシタに電圧が印加された場合、セラミック本体は、誘電体層の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によって長さ方向、幅方向及び厚さ方向への膨張及び収縮が繰り返し行われる。

【0071】

すなわち、本体の長さ−幅面（ＬＷ面）、幅−厚さ面（ＷＴ面）、及び長さ−厚さ面（ＬＴ面）の変位量をＬＤＶ（Ｌａｓｅｒ Ｄｏｐｐｌｅｒ Ｖｉｂｒｏｍｅｔｅｒ）により実測する場合、変位量がＬＷ面＞ＷＴ面＞ＬＴ面の順に示される。

【0072】

ＷＴ面に対するＬＴ面の変位量は、約４２％のレベルと、ＷＴ面の変位量よりも少なく示される。これは、ＬＴ面及びＷＴ面において同一のサイズの応力が発生するようになり、特にＬＴ面はＷＴ面よりも比較的広い面積を有するため、広い面積にわたって類似サイズの応力が分布するようになって比較的小さい変形が発生すると推測することができる。

【0073】

これにより、一般の積層セラミックキャパシタでは、ＬＴ面における変位量が最も少ないことが分かる。

【0074】

すなわち、本発明の第２実施形態によると、上記第１及び第２内部電極１２１、１２２を、上記本体１１０の上面及び下面に対して垂直に積層することにより、上記複合体３００のプリント回路基板への実装時に、上記第１及び第２内部電極１２１、１２２が実装面に対して垂直に配置されて、セラミックチップ２００と接触する面の振動量を最小限に抑えることができる。

【0075】

また、上記２段形状のセラミックチップ２００のうち、プリント回路基板の実装面に隣接するセラミックチップ２００ｂの長さが他側のセラミックチップ２００ａの長さよりも短くなるように調節することにより、半田ポケット（ＳＰ）が形成され、かかる半田ポケット（ＳＰ）に半田のほとんどが充填されるようにすることができるため、アコースティックノイズの低減効果がより優れるようになる。

【0076】

図５は図１に示す複合電子部品を積層セラミックキャパシタとセラミックチップに分離して示す分解斜視図である。

【0077】

上記複合体３００は、上記積層セラミックキャパシタ１００とセラミックチップ２００が結合して形成されることができる。但し、上記複合体３００の形成方法は、特に制限されない。

【0078】

上記複合体３００の形成は、別途製作された上記積層セラミックキャパシタ１００とセラミックチップ２００を高融点半田又は導電性接着剤２１３などにより結合させることができる。

【0079】

上記導電性接着剤２１３は、導電性金属とエポキシ樹脂を含むペーストの形態であればよいが、必ずしもこれに制限されるものではない。

【0080】

図５を参照すると、上記積層セラミックキャパシタ１００とセラミックチップ２００を導電性接着剤２１３により結合させる場合、上記導電性接着剤２１３は、上記第１外部電極１３１及び第２外部電極１３２の下面に塗布されて、上記セラミックチップ２００のうち、第１セラミックチップ２００ａの第１及び第２端子電極２３１、２３２と接合することができる。

【0081】

上記導電性接着剤２１３は、上記第１外部電極１３１及び第２外部電極１３２の下面に塗布されて、上記積層セラミックキャパシタ１００の下面において上記セラミックチップ２００と固定される。これにより、上記本体１１０の長さ−幅面（ＬＷ面）の振動のみが上記セラミックチップ２００に伝達されるようになる。

【0082】

これにより、積層セラミックキャパシタから発生する応力及び振動がセラミックチップに伝達されることを最小限に抑えることで、アコースティックノイズを低減させることができる。

【0083】

一方、上記導電性接着剤２１３は、上記セラミックチップ２００のうち、第１セラミックチップ２００ａの第１端子電極２３１及び第２端子電極２３２の下面に塗布されて、上記セラミックチップ２００のうち、第２セラミックチップ２００ｂの第３及び第４端子電極２４１、２４２と接合することができる。

【0084】

これにより、積層セラミックキャパシタから発生する応力及び振動がセラミックチップに伝達されることを最小限に抑えることで、アコースティックノイズを低減させることができる。

【0085】

図６は図５に示す複合電子部品とは異なる形態の複合電子部品を積層セラミックキャパシタとセラミックチップに分離して示す分解斜視図である。

【0086】

図６を参照すると、上記高融点半田又は導電性接着剤２１３は、積層セラミックキャパシタ１００と接合する接合面である上記セラミックチップ２００の上面全体に塗布されて、上記積層セラミックキャパシタ１００の下面において上記セラミックチップ２００と固定される。

【0087】

このように、積層セラミックキャパシタ１００と接合する接合面である上記セラミックチップ２００の上面全体に導電性接着剤２１３が塗布される場合には、導電性接着剤２１３の弾性により、アコースティックノイズの低減効果がより優れるようになる。

【0088】

また、接合面全体に接着剤が塗布されるため、実装基板への実装時に、複合電子部品の結合力が上昇し、信頼性が向上するという効果がある。

【0089】

一方、上記導電性接着剤２１３は、上記セラミックチップ２００のうち、第１セラミックチップ２００ａの下面全体、又は第２セラミックチップ２００ｂの上面全体に塗布されて、第１セラミックチップ２００ａと第２セラミックチップ２００ｂを接合することができる。

【0090】

この場合、導電性接着剤２１３の弾性により、アコースティックノイズの低減効果がより優れるようになる。

【0091】

図７は本発明の第３実施形態による複合電子部品を概略的に示す斜視図である。

【0092】

図７を参照すると、本発明の第３実施形態による複合電子部品において、セラミックチップのうち、第１セラミックチップ２００ａ'の長さは上記積層セラミックキャパシタ１００の長さよりも長く、上記第１セラミックチップ２００ａ'の幅は上記積層セラミックキャパシタ１００の幅よりも大きい。

【0093】

上記セラミックチップは、積層セラミックキャパシタ１００と接する第１セラミックチップ２００ａ'と、第１セラミックチップ２００ａ'の下部に配置される第２セラミックチップ２００ｂ'とで構成される。

【0094】

上記第１セラミックチップ２００ａ'は、セラミックからなる第１セラミック本体２１０'と、上記第１セラミック本体２１０'の両端部に配置され、且つ第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１'、２３２'と、を含む。

【0095】

また、上記第２セラミックチップ２００ｂ'は、セラミックからなる第２セラミック本体２２０'と、上記第２セラミック本体２２０'の両端部に配置され、且つ第１及び第２端子電極２３１'、２３２'と接続された第３及び第４端子電極２４１'、２４２'と、を含む。

【0096】

上記第１セラミックチップ２００ａ'の長さが上記積層セラミックキャパシタ１００の長さよりも長く、上記第１セラミックチップ２００ａ'の幅が上記積層セラミックキャパシタ１００の幅よりも大きいため、上記複合電子部品のプリント回路基板へ実装時に、上記積層セラミックキャパシタ１００の長さ及び幅方向において半田が上記積層セラミックキャパシタ１００にまで届かないように遮断する役割を果たすことができる。

【0097】

これにより、上記半田によるプリント回路基板への振動伝達の減少効果がより優れるようになる。

【0098】

上記第２セラミックチップ２００ｂ'は、上記第１セラミックチップ２００ａ'の長さ及び幅に比例してその長さ及び幅が増加し得る。

【0099】

又は、上記第２セラミックチップ２００ｂ'の長さ及び幅は、上述した第１実施形態による複合電子部品の第２セラミックチップ２００ｂの長さ及び幅と同一であればよい。この場合、半田ポケットのスペースがさらに大きくなるため、半田が積層セラミックキャパシタ１００に接続されないようにするという効果がより優れるようになる。

【0100】

図８は本発明の第４実施形態による複合電子部品を概略的に示す斜視図である。

【0101】

図８を参照すると、本発明の第４実施形態による複合電子部品において、セラミックチップのうち、第１セラミックチップ２００ａ''の長さは上記積層セラミックキャパシタ１００の長さよりも短く、上記第１セラミックチップ２００ａ''の幅は上記積層セラミックキャパシタ１００の幅よりも大きい。

【0102】

上記セラミックチップは、積層セラミックキャパシタ１００と接する第１セラミックチップ２００ａ''と、第１セラミックチップ２００ａ''の下部に配置される第２セラミックチップ２００ｂ''とで構成される。

【0103】

上記第１セラミックチップ２００ａ''は、セラミックからなる第１セラミック本体２１０''と、上記第１セラミック本体２１０''の両端部に配置され、且つ第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１''、２３２''と、を含む。

【0104】

また、上記第２セラミックチップ２００ｂ''は、セラミックからなる第２セラミック本体２２０''と、上記第２セラミック本体２２０''の両端部に配置され、且つ第１及び第２端子電極２３１''、２３２''と接続された第３及び第４端子電極２４１''、２４２''と、を含む。

【0105】

上記第１セラミックチップ２００ａ''の長さが上記積層セラミックキャパシタ１００の長さよりも短く、上記第１セラミックチップ２００ａ''の幅が上記積層セラミックキャパシタ１００の幅よりも大きいため、上記複合電子部品のプリント回路基板への実装時に、上記積層セラミックキャパシタ１００の長さ方向において半田が第１及び第２外部電極１３１、１３２の下面までのみ塗布され、段差により、上記積層セラミックキャパシタ１００にまで届かないように遮断する役割を果たすことができる。

【0106】

すなわち、上記第１セラミックチップ２００ａ''の長さが上記積層セラミックキャパシタ１００の長さよりも短いため、上記積層セラミックキャパシタ１００の長さ方向では、第１及び第２外部電極１３１、１３２を半田が伝って上がらないようにする、いわゆる半田ポケットが積層セラミックキャパシタ１００と第１セラミックチップ２００ａ''との間、及び第１セラミックチップ２００ａ''と第２セラミックチップ２００ｂ''との間に形成されることができる。

【0107】

このような構造下では、上記複合電子部品のプリント回路基板への実装時に、上記積層セラミックキャパシタ１００の長さ方向において半田が第１及び第２外部電極１３１、１３２の下面までのみ塗布されることができる。

【0108】

これにより、上記半田によるプリント回路基板への振動伝達の減少効果がより優れるようになる。

【0109】

図９は本発明の第５実施形態による複合電子部品を概略的に示す斜視図である。

【0110】

図９を参照すると、本発明の第５実施形態による複合電子部品において、上記セラミックチップのうち、第１セラミックチップ２００ａ'''の長さは上記積層セラミックキャパシタ１００の長さよりも短く、上記第１セラミックチップ２００ａ'''の幅は上記積層セラミックキャパシタ１００の幅よりも小さい。

【0111】

上記セラミックチップは、積層セラミックキャパシタ１００と接する第１セラミックチップ２００ａ'''と、第１セラミックチップ２００ａ'''の下部に配置される第２セラミックチップ２００ｂ'''とで構成される。

【0112】

上記第１セラミックチップ２００ａ'''は、セラミックからなる第１セラミック本体２１０'''と、上記第１セラミック本体２１０'''の両端部に配置され、且つ上記第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１'''、２３２'''と、を含む。

【0113】

また、上記第２セラミックチップ２００ｂ'''は、セラミックからなる第２セラミック本体２２０'''と、上記第２セラミック本体２２０'''の両端部に配置され、且つ上記第１及び第２端子電極２３１'''、２３２'''と接続された第３及び第４端子電極２４１'''、２４２'''と、を含む。

【0114】

上記第１セラミックチップ２００ａ'''の長さが上記積層セラミックキャパシタ１００の長さよりも短く、上記第１セラミックチップ２００ａ'''の幅が上記積層セラミックキャパシタ１００の幅よりも小さいため、上記複合電子部品のプリント回路基板への実装時に、上記積層セラミックキャパシタ１００の長さ方向及び幅方向において半田が第１及び第２外部電極１３１、１３２の下面までのみ塗布され、上記積層セラミックキャパシタ１００の厚さ方向にまで届かないように遮断する役割を果たすことができる。

【0115】

すなわち、上記第１セラミックチップ２００ａ'''の長さが上記積層セラミックキャパシタ１００の長さよりも短いため、上記積層セラミックキャパシタ１００の長さ方向では、第１及び第２外部電極１３１、１３２を半田が伝って上がらないようにする、いわゆる半田ポケットが積層セラミックキャパシタ１００と第１セラミックチップ２００ａ'''との間、及び第１セラミックチップ２００ａ'''と第２セラミックチップ２００ｂ''との間に形成されることができる。

【0116】

これにより、上記半田によるプリント回路基板への振動伝達の減少効果がより優れるようになる。

【0117】

図１０は本発明の第６実施形態による複合電子部品を概略的に示す斜視図である。

【0118】

図１０を参照すると、本発明の第６実施形態による複合電子部品において、セラミックチップ２００の長さは、上記積層セラミックキャパシタ１００の長さよりも短い。

【0119】

上記セラミックチップ２００は、セラミックからなる第１セラミック本体２１０と、上記第１セラミック本体２１０の両端部に配置され、且つ上記第１及び第２外部電極１３１、１３２と接続された第１及び第２端子電極２３１、２３２と、を含む。

【0120】

上記セラミックチップ２００の長さが上記積層セラミックキャパシタ１００の長さよりも短いため、上記複合電子部品のプリント回路基板への実装時に、上記積層セラミックキャパシタ１００の長さ方向では、第１及び第２外部電極１３１、１３２の下面までのみ塗布され、段差により、上記積層セラミックキャパシタ１００にまで届かないように遮断する役割を果たすことができる。

【0121】

すなわち、上記セラミックチップ２００の長さが上記積層セラミックキャパシタ１００の長さよりも短いため、上記積層セラミックキャパシタ１００の長さ方向では、第１及び第２外部電極１３１、１３２を半田が伝って上がらないようにする、いわゆる半田ポケットが積層セラミックキャパシタ１００とセラミックチップ２００との間に形成されることができる。

【0122】

このような構造下では、上記複合電子部品のプリント回路基板への実装時に、上記積層セラミックキャパシタ１００の長さ方向において半田が第１及び第２外部電極１３１、１３２の下面までに塗布されることができる。

【0123】

これにより、上記半田によるプリント回路基板への振動伝達の減少効果がより優れるようになる。

【0124】

複合電子部品の実装基板
図１１は図１の複合電子部品がプリント回路基板に実装された様子を示す斜視図であり、図１２は図１１のＩＩ−ＩＩ'線に沿った断面図である。

【0125】

図１１及び図１２を参照すると、本実施形態による複合電子部品の実装基板４００は、複合電子部品が実装されるプリント回路基板４１０と、プリント回路基板４１０の上面に形成された２つの電極パッド４２１、４２２と、を含む。

【0126】

上記電極パッド４２１、４２２は、上記複合電子部品のうち上記セラミックチップ２００の第１及び第２端子電極２３１、２３２とそれぞれ接続される第１及び第２電極パッド４２１、４２２からなることができる。

【0127】

この際、上記セラミックチップ２００の第１及び第２端子電極２３１、２３２はそれぞれ、第１及び第２電極パッド４２１、４２２上に接触するように位置する状態で、半田４３０によってプリント回路基板４１０と電気的に接続されることができる。

【0128】

上記のように、複合電子部品がプリント回路基板４１０に実装された状態で、電圧が印加されると、アコースティックノイズが発生することがある。

【0129】

すなわち、上記複合電子部品がプリント回路基板４１０に実装された状態で、複合電子部品のうち積層セラミックキャパシタ１００の長さ方向における両端面に配置された第１外部電極１３１及び第２外部電極１３２に極性が異なる電圧が印加されると、誘電体層１１１の逆圧電効果（Ｉｎｖｅｒｓｅ ｐｉｅｚｏｅｌｅｃｔｒｉｃ ｅｆｆｅｃｔ）によってセラミック本体は厚さ方向に膨張及び収縮するようになり、第１外部電極１３１及び第２外部電極１３２の両端面にはポアソン効果（Ｐｏｉｓｓｏｎ ｅｆｆｅｃｔ）によって第１セラミック本体の厚さ方向における膨張及び収縮とは逆に収縮及び膨張するようになる。

【0130】

ここで、本発明の一実施形態による複合電子部品において、２段形状のセラミックチップ２００のうち、プリント回路基板の実装面に隣接するセラミックチップ２００ｂの長さが他側のセラミックチップ２００ａの長さよりも短いため、厚さ方向に第１セラミックチップ２００ａと第２セラミックチップ２００ｂとの間には半田ポケット（ＳＰ）が生じ、上記半田ポケット（ＳＰ）により積層セラミックキャパシタ１００の厚さ方向に半田が形成されないように遮断することができることから、半田によるプリント回路基板への振動伝達を最小限に抑えることができる。

【0131】

すなわち、図１２を参照すると、本発明の一実施形態による複合電子部品をプリント回路基板上に実装する際に、半田の量が多くても、半田のほとんどが上記半田ポケット（ＳＰ）に充填されながら、半田の残量は上記積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２の下面、及び第１セラミックチップ２００ａの第１及び第２端子電極２３１、２３２の側面に塗布される。

【0132】

上記積層セラミックキャパシタ１００の第１及び第２外部電極１３１、１３２の下面、及び第１セラミックチップ２００ａの第１及び第２端子電極２３１、２３２の側面に塗布される半田の量は従来の構造に比べて少量であるため、半田によるプリント回路基板への振動伝達を最小限に抑えることができる。

【0133】

すなわち、上記複合電子部品のプリント回路基板への実装時に、キャパシタの逆圧電性によるキャパシタの振動が基板に伝達されることを減少させることで、アコースティックノイズ（ａｃｏｕｓｔｉｃ ｎｏｉｓｅ）を減少させることができる。

【0134】

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。

【符号の説明】

【0135】

１００ 積層セラミックキャパシタ
２００、２００'、２００''、２００''' セラミックチップ
２００ａ、２００ｂ 第１及び第２セラミックチップ
１１０ 本体
２１０ 第１セラミック本体
２２０ 第２セラミック本体
３００ 複合体
１１１ 誘電体層
１２１、１２２ 第１及び第２内部電極
１３１、１３２ 第１及び第２外部電極
２３１、２３２ 第１及び第２端子電極
２４１、２４２ 第３及び第４端子電極
２１３ 導電性接着剤
４００ 実装基板
４１０ プリント回路基板
４２１、４２２ 第１及び第２電極パッド
４３０ 半田

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【手続補正書】

【提出日】2019年1月15日

【手続補正1】

【補正対象書類名】特許請求の範囲

【補正対象項目名】全文

【補正方法】変更

【補正の内容】

【特許請求の範囲】

【請求項1】

複数の誘電体層を有し、前記複数の誘電体層のうちの１つを間に挟んで互いに対向するように配置される内部電極が積層された本体、及び前記本体の両端部に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、前記積層セラミックキャパシタの下部に配置されたセラミックチップと、が結合した複合体を含み、
前記セラミックチップは、前記積層セラミックキャパシタと接する第１セラミックチップと、前記第１セラミックチップの下部に配置される第２セラミックチップとで構成されて、前記第１セラミックチップと前記第２セラミックチップとが上下に結合した２段形状を有し、
前記第１セラミックチップは、セラミックからなる第１セラミック本体と、前記第１セラミック本体の両端部に配置され、且つ前記第１及び第２外部電極と接続された第１及び第２端子電極と、を含み、
前記第２セラミックチップは、セラミックからなる第２セラミック本体と、前記第２セラミック本体の両端部に配置され、且つ前記第１及び第２端子電極と接続された第３及び第４端子電極と、を含み、
プリント回路基板の実装面に隣接する前記第２セラミックチップの長さが前記第１セラミックチップの長さよりも短い、複合電子部品。

【請求項2】

前記本体内の内部電極は、前記複合体の実装面に対して垂直に積層される、請求項１に記載の複合電子部品。

【請求項3】

前記第１セラミックチップと前記第２セラミックチップは導電性接着剤によって結合する、請求項１または２に記載の複合電子部品。

【請求項4】

前記第１及び第２端子電極と前記第３及び第４端子電極はそれぞれ導電性接着剤によって結合し、前記第１及び第２端子電極と前記第１及び第２外部電極はそれぞれ導電性接着剤によって結合する、請求項３に記載の複合電子部品。

【請求項5】

前記第１セラミックチップと前記第２セラミックチップは接着面全体に塗布された導電性接着剤によって結合する、請求項３または４に記載の複合電子部品。

【請求項6】

前記第１セラミックチップの長さは前記積層セラミックキャパシタの長さよりも長い、請求項１から５のいずれか一項に記載の複合電子部品。

【請求項7】

前記第１セラミックチップの幅は前記積層セラミックキャパシタの幅よりも大きい、請求項６に記載の複合電子部品。

【請求項8】

前記第１セラミックチップの長さは前記積層セラミックキャパシタの長さよりも短い、請求項１から５のいずれか一項に記載の複合電子部品。

【請求項9】

前記第１セラミックチップの長さは前記積層セラミックキャパシタの長さよりも短く、前記第１セラミックチップの幅は前記積層セラミックキャパシタの幅よりも小さい、請求項１から５のいずれか一項に記載の複合電子部品。

【請求項10】

前記積層セラミックキャパシタと前記セラミックチップは導電性接着剤によって結合する、請求項１から９のいずれか一項に記載の複合電子部品。

【請求項11】

前記積層セラミックキャパシタと前記セラミックチップは接着面全体に塗布された導電性接着剤によって結合する、請求項１０に記載の複合電子部品。

【請求項12】

複数の誘電体層を有し、前記複数の誘電体層のうちの１つを間に挟んで互いに対向するように配置される内部電極が積層された本体、及び前記本体の両端部に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、前記積層セラミックキャパシタの下部に配置されたセラミックチップと、が結合した複合体を含み、
前記セラミックチップは、前記積層セラミックキャパシタと接する第１セラミックチップと、前記第１セラミックチップの下部に配置される第２セラミックチップとで構成され、前記第１セラミックチップと前記第２セラミックチップとが上下に結合した２段形状を有し、
前記第１セラミックチップは、セラミックからなる第１セラミック本体と、前記第１セラミック本体の両端部に配置され、且つ前記第１及び第２外部電極と接続された第１及び第２端子電極と、を含み、
前記第２セラミックチップは、セラミックからなる第２セラミック本体と、前記第２セラミック本体の両端部に配置され、且つ前記第１及び第２端子電極と接続された第３及び第４端子電極と、を含み、
プリント回路基板の実装面に隣接する前記第２セラミックチップの長さが前記第１セラミックチップの長さよりも短く、
前記第１セラミックチップ及び前記第２セラミックチップの長さが前記積層セラミックキャパシタの長さよりも短い、複合電子部品。

【請求項13】

前記積層セラミックキャパシタと前記セラミックチップは導電性接着剤によって結合する、請求項１２に記載の複合電子部品。

【請求項14】

上部に複数の電極パッドを有するプリント回路基板と、
前記プリント回路基板上に設置された請求項１から１３のいずれか一項に記載の複合電子部品と、
前記複数の電極パッドと前記複合電子部品を接続する半田と、を含む、複合電子部品の実装基板。

【請求項15】

前記積層セラミックキャパシタと前記セラミックチップは導電性接着剤によって結合する、請求項１４に記載の複合電子部品の実装基板。

【手続補正2】

【補正対象書類名】明細書

【補正対象項目名】０１３４

【補正方法】変更

【補正の内容】

【0134】

以上、本発明の実施形態について詳細に説明したが、本発明の範囲はこれに限定されず、特許請求の範囲に記載された本発明の技術的思想から外れない範囲内で多様な修正及び変形が可能であるということは、当技術分野の通常の知識を有するものには明らかである。
（項目１）
複数の誘電体層を有し、前記複数の誘電体層のうちの１つを間に挟んで互いに対向するように配置される内部電極が積層された本体、及び前記本体の両端部に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、前記積層セラミックキャパシタの下部に配置されたセラミックチップと、が結合した複合体を含み、
前記セラミックチップは、長さが異なる２つのセラミックチップが上下に結合した２段形状を有する、複合電子部品。
（項目２）
前記２段形状のセラミックチップのうちプリント回路基板の実装面に隣接するセラミックチップの長さが他側のセラミックチップの長さよりも短い、項目１に記載の複合電子部品。
（項目３）
前記本体内の内部電極は、前記複合体の実装面に対して垂直に積層される、項目１または２に記載の複合電子部品。
（項目４）
前記セラミックチップは、前記積層セラミックキャパシタと接する第１セラミックチップと、前記第１セラミックチップの下部に配置される第２セラミックチップとで構成され、
前記第１セラミックチップは、セラミックからなる第１セラミック本体と、前記第１セラミック本体の両端部に配置され、且つ前記第１及び第２外部電極と接続された第１及び第２端子電極と、を含み、
前記第２セラミックチップは、セラミックからなる第２セラミック本体と、前記第２セラミック本体の両端部に配置され、且つ前記第１及び第２端子電極と接続された第３及び第４端子電極と、を含む、項目１から３のいずれか一項に記載の複合電子部品。
（項目５）
前記第１セラミックチップと前記第２セラミックチップは導電性接着剤によって結合する、項目４に記載の複合電子部品。
（項目６）
前記第１及び第２端子電極と前記第３及び第４端子電極はそれぞれ導電性接着剤によって結合し、前記第１及び第２端子電極と前記第１及び第２外部電極はそれぞれ導電性接着剤によって結合する、項目５に記載の複合電子部品。
（項目７）
前記第１セラミックチップと前記第２セラミックチップは接着面全体に塗布された導電性接着剤によって結合する、項目５または６に記載の複合電子部品。
（項目８）
前記第１セラミックチップの長さは前記積層セラミックキャパシタの長さよりも長い、項目４から７のいずれか一項に記載の複合電子部品。
（項目９）
前記第１セラミックチップの幅は前記積層セラミックキャパシタの幅よりも大きい、項目８に記載の複合電子部品。
（項目１０）
前記第１セラミックチップの長さは前記積層セラミックキャパシタの長さよりも短い、項目４から７のいずれか一項に記載の複合電子部品。
（項目１１）
前記第１セラミックチップの長さは前記積層セラミックキャパシタの長さよりも短く、前記第１セラミックチップの幅は前記積層セラミックキャパシタの幅よりも小さい、項目４から７のいずれか一項に記載の複合電子部品。
（項目１２）
前記積層セラミックキャパシタと前記セラミックチップは導電性接着剤によって結合する、項目１から１１のいずれか一項に記載の複合電子部品。
（項目１３）
前記積層セラミックキャパシタと前記セラミックチップは接着面全体に塗布された導電性接着剤によって結合する、項目１２に記載の複合電子部品。
（項目１４）
複数の誘電体層を有し、前記複数の誘電体層のうちの１つを間に挟んで互いに対向するように配置される内部電極が積層された本体、及び前記本体の両端部に配置された第１及び第２外部電極を含む積層セラミックキャパシタと、前記積層セラミックキャパシタの下部に配置されたセラミックチップと、が結合した複合体を含み、
前記セラミックチップの長さが前記積層セラミックキャパシタの長さよりも短い、複合電子部品。
（項目１５）
前記セラミックチップは、セラミック本体と、前記セラミック本体の両端部に配置され、且つ前記第１及び第２外部電極と接続された第１及び第２端子電極と、を含む、項目１４に記載の複合電子部品。
（項目１６）
前記積層セラミックキャパシタと前記セラミックチップは導電性接着剤によって結合する、項目１４または１５に記載の複合電子部品。
（項目１７）
上部に複数の電極パッドを有するプリント回路基板と、
前記プリント回路基板上に設置された項目１から１６のいずれか一項に記載の複合電子部品と、
前記複数の電極パッドと前記複合電子部品を接続する半田と、を含む、複合電子部品の実装基板。
（項目１８）
前記積層セラミックキャパシタと前記セラミックチップは導電性接着剤によって結合する、項目１７に記載の複合電子部品の実装基板。