【図1】図１は実施形態による処理システムのブロック図である。 ［０００４］

【図2】図２は実施形態によるプロセッサのブロック図である。 ［０００５］

【図3】図３は実施形態によるグラフィックス・プロセッサのブロック図である。 ［０００６］

【図4】図４は幾つかの実施形態によるグラフィックス・プロセッサのグラフィックス処理エンジンのブロック図である。 ［０００７］

【図5】図５は本明細書で説明される幾つかの実施形態によるグラフィックス・プロセッサ・コアのハードウェア論理のブロック図である。 ［０００８］

【図6A】図６Ａ〜図６Ｂは、本明細書で説明される実施形態による、グラフィックス・プロセッサ・コアで使用される処理エレメントのアレイを含むスレッド実行ロジックを示す。

【図6B】図６Ａ〜図６Ｂは、本明細書で説明される実施形態による、グラフィックス・プロセッサ・コアで使用される処理エレメントのアレイを含むスレッド実行ロジックを示す。 ［０００９］

【図7】図７は、幾つかの実施形態によるグラフィックス・プロセッサ命令フォーマットを示すブロック図である。 ［００１０］

【図8】図８は他の実施形態によるグラフィックス・プロセッサのブロック図である。 ［００１１］

【図9A】図９Ａ〜９Ｂは、幾つかの実施形態によるグラフィックス・プロセッサ・コマンド・フォーマット及びコマンド・シーケンスを示す。

【図9B】図９Ａ〜９Ｂは、幾つかの実施形態によるグラフィックス・プロセッサ・コマンド・フォーマット及びコマンド・シーケンスを示す。 ［００１２］

【図10】図１０は、幾つかの実施形態によるデータ処理システムのための例示的なグラフィックス・ソフトウェア・アーキテクチャを示す。 ［００１３］

【図11A】図１１Ａは実施形態によるＩＰコア開発システムを示すブロック図である。 ［００１４］

【図11B】図１１Ｂは本明細書で説明される幾つかの実施形態による集積回路パッケージ・アセンブリの側断面図を示す。 ［００１５］

【図12】図１２は実施形態によるチップ集積回路上の例示的なシステムを示すブロック図である。 ［００１６］

【図13A】図１３Ａ〜１３Ｂは、本明細書で説明される実施形態によるＳｏＣ内で使用するための例示的なグラフィックス・プロセッサを示すブロック図である。

【図13B】図１３Ａ〜１３Ｂは、本明細書で説明される実施形態によるＳｏＣ内で使用するための例示的なグラフィックス・プロセッサを示すブロック図である。 ［００１７］

【図14A】図１４Ａ〜１４Ｂは、本明細書で説明される実施形態による更なる例示的なグラフィックス・プロセッサ・ロジックを示す。

【図14B】図１４Ａ〜１４Ｂは、本明細書で説明される実施形態による更なる例示的なグラフィックス・プロセッサ・ロジックを示す。 ［００１８］

【図15】図１５は実施形態によるデータ処理システムのブロック図である。 ［００１９］

【図16A】図１６Ａ〜１６Ｃは、実施形態によるマルチタイル・ワーク・スケジューリングを実行するグラフィックス処理システムを示す。

【図16B】図１６Ａ〜１６Ｃは、実施形態によるマルチタイル・ワーク・スケジューリングを実行するグラフィックス処理システムを示す。

【図16C】図１６Ａ〜１６Ｃは、実施形態によるマルチ・タイル・ワーク・スケジューリングを実行するグラフィックス処理システムを示す。 ［００２０］

【図17】図１７は本明細書で説明される実施形態によるタイル・ワーク分配及びスケジューリング・システムを示す。 ［００２１］

【図18】図１８は実施形態によるマルチ・タイル・グラフィックス処理システム上の負荷バランスをとることを可能にするシステムを示す。 ［００２２］

【図19】図１９は実施形態によるマルチ・タイル・ワークロード・スケジューリング方法のフロー図を示す。 ［００２３］

【図20】図２０は実施形態によるマルチ・タイル・ワークロードを実行する方法のフロー図を示す。 ［００２４］

【図21】図２１は実施形態によるタイル間でワークロードを移行する方法のフロー図を示す。 ［００２５］

【図22】図２２は実施形態によるグラフィックス・プロセッサを含むコンピューティング・デバイスのブロック図である。