【図1】一実施形態に従ったシングルコアスカラープロセッサを図示する。

【図2】別の実施形態に従ったデュアルコアスカラープロセッサを図示する。

【図3】更なる実施形態に従ったシングルコアベクトルプロセッサを図示する。

【図4】更なる実施形態に従ったデュアルコアベクトルプロセッサを図示する。

【図5】ＣＰＵの一実施形態の構成を図示する。

【図6】グローバルスカラーレジスタファイルを図示する。

【図7】グローバルベクトルレジスタファイルを図示する。

【図8】乗算及び相関機能ユニットによって共有されるローカルベクトルレジスタファイルを図示する。

【図9】ロード／ストアユニットのローカルレジスタファイルを図示する。

【図10】プレディケートレジスタファイルを図示する。

【図11】好ましい実施形態に従った、中央処理装置のパイプラインフェーズを図示する。

【図12】シングルフェッチパケットの１６個の命令を図示する。

【図13】例示の実施形態によって用いられる命令の命令コーディングの例を図示する。

【図14】例示の実施形態に従った、ＳＩＭＤ演算のためのキャリー制御を図示する。

【図15】本発明を適用し得るコンピュートクラスタ１５００を図示する。

【図16】シングルマルチコアバスアーキテクチャインタフェースのための各チャネルに対する信号方向を図示する。

【図17】例示のペアにされたインタフェーストポロジーにおける各チャネルを図示する。

【図18】別の例示のペアにされたインタフェーストポロジーにおける各チャネルを図示する。

【図19】ｄｅｄｃ信号のエンコーディングのためのロジックを図示する。

【図20】トランザクション属性チャネルのためのシンプルなクレジットハンドシェイクを図示する。

【図21】同じチャネル上のインターリーブされたクレジットハンドシェイクを示す。

【図22】クレジット非書き込みシーケンスにおけるステップを図示する。

【図23】クレジットされた（ｃｒｅｄｉｔｅｄ）書き込みコマンドシーケンスの一般的な形式を図示する。

【図24】例示の実施形態において用いられるようなエージェントのブロック図を示す。