【図1】インターコネクトアーキテクチャを含むコンピューティングシステムの一実施形態を示す。

【図2】階層化スタックを含むインターコネクトアーキテクチャの一実施形態を示す。

【図3】インターコネクトアーキテクチャ内で生成又は受信されるリクエスト又はパケットの一実施形態を示す。

【図4】インターコネクトアーキテクチャのための送信機及び受信機の対の一実施形態を示す。

【図5】マルチチップパッケージの一実施形態を示す。

【図6】マルチチップパッケージリンク（ＭＣＰＬ）の単純化されたブロック図である。

【図7】例示的なＭＣＰＬにおける例示的なシグナリングの表現である。

【図8】例示的なＭＣＰＬにおけるデータレーンを示す単純化されたブロック図である。

【図9】ＭＣＰＬの一実施形態における例示的なクロストークキャンセル技法を示す単純化されたブロック図である。

【図10】ＭＣＰＬの一実施形態における例示的なクロストークキャンセルコンポーネントを示す単純化された回路図である。

【図11】ＭＣＰＬの単純化されたブロック図である。

【図12】論理ＰＨＹインタフェース（ＬＰＩＦ）を用いて複数のプロトコルの上位層ロジックとインタフェースするＭＣＰＬの単純化されたブロック図である。

【図13】リンクのリカバリに関連した例示的なＭＣＰＬにおける例示的なシグナリングの表現である。

【図14A】例示的なＭＣＰＬのレーン上でのデータの例示的なビットマッピングである。

【図14B】例示的なＭＣＰＬのレーン上でのデータの例示的なビットマッピングである。

【図14C】例示的なＭＣＰＬのレーン上でのデータの例示的なビットマッピングである。

【図15】例示的なリンク状態機械の一部の図である。

【図16】リンクの例示的なセンタリングに関連付けられたフローの図である。

【図17】例示的なリンク状態機械の図である。

【図18】低電力状態に入るためのシグナリングの図である。

【図19】マルチコアプロセッサを備えるコンピューティングシステムのためのブロック図の一実施形態を示す。

【図20】マルチコアプロセッサを備えるコンピューティングシステムのためのブロック図の別の実施形態を示す。

【図21】プロセッサのためのブロック図の一実施形態を示す。

【図22】プロセッサを備えるコンピューティングシステムのためのブロック図の別の実施形態を示す。

【図23】複数のプロセッサを含むコンピューティングシステムのためのブロックの一実施形態を示す。

【図24】システムオンチップ（ＳｏＣ）として実装される例示的なシステムを示す。