特開 2020-202707 ＤＣＤＣコンバータの制御装置および制御方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2020-202707(P2020-202707A)

(43)【公開日】2020年12月17日

(54)【発明の名称】ＤＣＤＣコンバータの制御装置および制御方法

(51)【国際特許分類】

   H02M 3/155 20060101AFI20201120BHJP

   H02M 3/28 20060101ALI20201120BHJP

【ＦＩ】

   H02M3/155 P

   H02M3/28 P

【審査請求】未請求

【請求項の数】5

【出願形態】ＯＬ

【全頁数】16

(21)【出願番号】特願2019-109975(P2019-109975)

(22)【出願日】2019年6月13日

(71)【出願人】

【識別番号】000006105

【氏名又は名称】株式会社明電舎

(74)【代理人】

【識別番号】100086232

【弁理士】

【氏名又は名称】小林 博通

(74)【代理人】

【識別番号】100092613

【弁理士】

【氏名又は名称】富岡 潔

(74)【代理人】

【識別番号】100104938

【弁理士】

【氏名又は名称】鵜澤 英久

(74)【代理人】

【識別番号】100210240

【弁理士】

【氏名又は名称】太田 友幸

(72)【発明者】

【氏名】鈴木 哲治

(72)【発明者】

【氏名】溝口 数馬

(72)【発明者】

【氏名】伊藤 師丈

(72)【発明者】

【氏名】若松 隆仁

(72)【発明者】

【氏名】狩野 博之

【テーマコード（参考）】

5H730

【Ｆターム（参考）】

5H730AS01

5H730AS05

5H730BB13

5H730BB27

5H730DD04

5H730DD16

5H730EE02

5H730EE03

5H730EE08

5H730EE10

5H730EE57

5H730EE59

5H730FD01

5H730FD11

5H730FD31

5H730FF01

5H730FF09

5H730FG01

5H730FG05

5H730FG25

5H730FG26

(57)【要約】

【課題】入力電圧、出力負荷電流の急変時に発生する出力電圧変動を抑制する。
【解決手段】入力電源の電圧を、半導体スイッチング素子のオンオフ動作によって所望の出力電圧に変換するＤＣＤＣコンバータにおいて、ＤＣＤＣコンバータの出力電圧Ｖｏｕｔをフィードバックした値と出力電圧目標値Ｒ（ｓ）との偏差Ｅ（ｓ）に対して比例ゲインＫｐおよび積分ゲインＫｉ／ｓを乗じてＰＩ制御演算を行い、その出力値Ｙ（ｓ）に基づいて誤差デューティ値ΔＤｕｔｙを演算し、入力電源電圧値ＶＢｉｎと前記出力電圧目標値の比から演算したベースＤｕｔｙを前記ΔＤｕｔｙに加算して、Ｄｕｔｙ１を演算し、前記Ｄｕｔｙ１に対して、クッション処理部２６のクッション処理およびリミッタ１７のリミット処理を施してＤｕｔｙ２を求め、該Ｄｕｔｙ２に基づいて前記半導体スイッチング素子のゲート信号のデューティ比を決定する。
【選択図】 図１

【特許請求の範囲】

【請求項1】

入力電源の電圧を、半導体スイッチング素子のオンオフ動作によって所望の出力電圧に変換するＤＣＤＣコンバータにおいて、
前記ＤＣＤＣコンバータの出力電圧をフィードバックした値とＤＣＤＣコンバータの出力電圧目標値との偏差をとり、該偏差に対して比例ゲインおよび積分ゲインを乗じてＰＩ制御演算を行い、該ＰＩ制御演算の出力値に基づいて誤差デューティ値を演算する第１のデューティ値演算部と、
前記ＤＣＤＣコンバータの入力電源電圧と前記出力電圧目標値の比から演算した基本デューティ値を前記誤差デューティ値に加算して、前記半導体スイッチング素子のオンオフ期間の比率を定めるデューティ値を演算する第２のデューティ値演算部と、を備え、
前記第２のデューティ値演算部により演算されたデューティ値に基づいて前記半導体スイッチング素子のゲート信号のデューティ比を決定することを特徴とするＤＣＤＣコンバータの制御装置。

【請求項2】

前記ＤＣＤＣコンバータが起動してから設定時間経過後に、ＤＣＤＣコンバータの出力電圧が、出力電圧目標値よりも小さく設定した第１の設定電圧未満であるときに、前記第１のデューティ値演算部の比例ゲインおよび積分ゲインを増大させ、ＤＣＤＣコンバータの出力電圧が、出力電圧目標値よりも大きく設定した第２の設定電圧以上になったときに、前記第２のデューティ値演算部で演算されたデューティ値を０％とするパラメータ値変更部を備えたことを特徴とする請求項１に記載のＤＣＤＣコンバータの制御装置。

【請求項3】

前記第２のデューティ値演算部により演算されたデューティ値に対して、ＤＣＤＣコンバータの起動後の設定時間は比例上昇し、前記設定時間経過後に固定値となるリミット係数によって制限処理を施すリミット処理部を備えたことを特徴とする請求項１又は２に記載のＤＣＤＣコンバータの制御装置。

【請求項4】

前記ＤＣＤＣコンバータは前記入力電源を共通とする複数の出力回路を備えることを特徴とする請求項１から３のいずれか１項に記載のＤＣＤＣコンバータの制御装置。

【請求項5】

入力電源の電圧を、半導体スイッチング素子のオンオフ動作によって所望の出力電圧に変換するＤＣＤＣコンバータの制御方法であって、
前記ＤＣＤＣコンバータの出力電圧をフィードバックした値とＤＣＤＣコンバータの出力電圧目標値との偏差をとり、該偏差に対して比例ゲインおよび積分ゲインを乗じてＰＩ制御演算を行い、該ＰＩ制御演算の出力値に基づいて誤差デューティ値を演算する第１のデューティ値演算ステップと、
前記ＤＣＤＣコンバータの入力電源電圧と前記出力電圧目標値の比から演算した基本デューティ値を前記誤差デューティ値に加算して、前記半導体スイッチング素子のオンオフ期間の比率を定めるデューティ値を演算する第２のデューティ値演算ステップと、
前記第２のデューティ値演算ステップにより演算されたデューティ値に基づいて前記半導体スイッチング素子のゲート信号のデューティ比を決定するステップと、を備えたことを特徴とするＤＣＤＣコンバータの制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、バッテリフォークリフト等に搭載するＤＣＤＣコンバータ電源装置における、入力電圧、出力負荷電流の急激な変動時に発生する出力電圧変動を抑制する制御装置および制御方法に関する。

【背景技術】

【0002】

従来のＤＣＤＣコンバータとしては、例えば特許文献１に記載のものが提案されていた。バッテリフォークリフトに搭載するＤＣＤＣコンバータに要求される機能としては、使用バッテリ電圧値と異なった制御装置の要求する電圧値で且つ出力電圧の変動が少ない安定化電源の供給である。

【0003】

電源構成の一例として、バッテリを入力電源とし、３種類（絶縁型ＤＣ２４Ｖ、非絶縁型ＤＣ２４Ｖ、非絶縁型ＤＣ２０Ｖ）の出力回路を有する、図７に示すＤＣＤＣコンバータ制御装置がある。この制御装置が生成する出力電源は、フォークリフト内の電気回路用の電源となる。

【0004】

通常のＤＣＤＣコンバータの場合、各出力ごと主回路制御ごとに専用のＰＷＭ制御ＩＣなどを使用して制御しているが、図７の例ではコストを抑制するために、１個のマイクロコンピュータＩＣを用いて、３種類の出力回路の制御を行っている。

【0005】

図７において、入力電源としてのバッテリ１の正、負極端間には、コンデンサＣ９４および電解コンデンサＣ９３が並列に接続されている。

【0006】

電解コンデンサＣ９３の両端間には、絶縁型ＤＣ２４Ｖの出力回路、非絶縁型ＤＣ２４Ｖの出力回路、非絶縁型ＤＣ２０Ｖの出力回路が各々並列に接続されている。

【0007】

絶縁型ＤＣ２４Ｖの出力回路は次のように構成されている。前記電解コンデンサＣ９３にはコンデンサＣ９５が並列に接続され、コンデンサＣ９５の両端間には半導体スイッチング素子、例えばＦＥＴからなるスイッチング素子ＴＲ８〜ＴＲ１１がブリッジ接続されている。

【0008】

スイッチング素子ＴＲ８およびＴＲ９の共通接続点とスイッチング素子ＴＲ１０およびＴＲ１１の共通接続点の間にはトランスＴＦ２の一次巻線が接続され、トランスＴＦ２の二次巻線の両端はダイオードＤ２３，Ｄ２４の各アノードに各々接続されている。

【0009】

ダイオードＤ２３，Ｄ２４の各カソードは、リアクトルＬ４，電流センサ２ａおよび電解コンデンサＣ１１１を介してトランスＴＦ２の二次巻線の中点に接続されている。ダイオードＤ２３およびリアクトルＬ４の共通接続点とトランスＴＦ２の二次巻線の中点の間には図示極性のダイオードＤ２５が接続されている。

【0010】

電解コンデンサＣ１１１の両端間には負荷Ｚ１が接続され、負荷Ｚ１に印加されるＤＣ２４Ｖの出力電圧ＶＪ２４は図示省略の電圧検出器により検出され、図７下段の制御装置（マイクロコンピュータで構成される）１００に導入される。

【0011】

非絶縁型ＤＣ２４Ｖの出力回路は次のように構成されている。前記電解コンデンサＣ９３にはコンデンサＣ１４０が並列に接続され、コンデンサＣ１４０の両端間には、半導体スイッチング素子、例えばＦＥＴからなるスイッチング素子ＴＲ２２および図示極性のダイオードＤ４０が直列に接続されている。

【0012】

スイッチング素子ＴＲ２２およびダイオードＤ４０の共通接続点はリアクトルＬ５、電流センサ２ｂおよび電解コンデンサＣ１４３を介してダイオードＤ４０のアノードに接続されている。

【0013】

電解コンデンサＣ１４３の両端間には負荷Ｚ２が接続され、負荷Ｚ２に印加されるＤＣ２４Ｖの出力電圧ＶＫ２４は図示省略の電圧検出器により検出され、図７下段の制御装置１００に導入される。

【0014】

非絶縁型ＤＣ２０Ｖの出力回路は次のように構成されている。前記電解コンデンサＣ９３にはコンデンサＣ１５４が並列に接続され、コンデンサＣ１５４の両端間には、半導体スイッチング素子、例えばＦＥＴからなるスイッチング素子ＴＲ２７および図示極性のダイオードＤ４６が直列に接続されている。

【0015】

スイッチング素子ＴＲ２７およびダイオードＤ４６の共通接続点はリアクトルＬ６、電流センサ２ｃおよび電解コンデンサＣ１５７を介してダイオードＤ４６のアノードに接続されている。

【0016】

電解コンデンサＣ１５７の両端間には負荷Ｚ３が接続され、負荷Ｚ３に印加されるＤＣ２０Ｖの出力電圧ＶＫ２０は図示省略の電圧検出器により検出され、図７下段の制御装置１００に導入される。

【0017】

前記電解コンデンサＣ９３の正極側の、バッテリ１のバッテリ入力電圧値（入力電源電圧値）ＶＢｉｎは図示省略の電圧検出器により検出され、図７下段の制御装置１００に導入される。

【0018】

制御装置１００は次のように構成されている。１０１は、バッテリ入力電圧値ＶＢｉｎ、各出力回路で検出された出力電圧ＶＪ２４，ＶＫ２４，ＶＫ２０を取り込んでデジタル変換するＡＤコンバータである。

【0019】

１０２は、ＡＤコンバータ１０１からのデジタル信号を基に各スイッチング素子ＴＲ８〜ＴＲ１１，ＴＲ２２，ＴＲ２７のオンオフ期間の比率を定めるデューティ値を求める等の各種演算を行うＣＰＵである。

【0020】

１０３ａ〜１０３ｃはＣＰＵ１０２で演算されたデューティ値に対応したＰＷＭ信号をゲート回路１０４ａ〜１０４ｄに各々出力するＰＷＭ出力部である。

【0021】

ゲート回路１０４ａ〜１０４ｄは、前記演算されたデューティ値で決まるオンオフ比のゲート信号を生成して各対応するスイッチング素子ＴＲ８〜ＴＲ１１，ＴＲ２２，ＴＲ２７のゲートに供給する。

【0022】

図７のＤＣＤＣコンバータの制御装置では、１台のマイクロコンピュータ（制御装置１００）を用いて３種類の出力回路に対して定電圧フィードバック制御を行っており、その定電圧フィードバック制御の構成を図８に示す。ここでは、例えば図７の非絶縁型ＤＣ２４Ｖの出力回路（Ｋ２４）に対する制御について説明する。

【0023】

設定された非絶縁型ＤＣ２４Ｖの出力回路の出力電圧目標値Ｒ（ｓ）（＝Ｖｏｕｔ＝２４Ｖ）と、ＡＤコンバータ１０１に取り込まれた出力電圧Ｖｏｕｔ（＝ＶＫ２４）との偏差が減算器１１において演算される。

【0024】

減算器１１の偏差出力（ＰＩ制御の制御偏差Ｅ（ｓ））には、ＰＩ制御の比例項１２の比例ゲインＫｐおよび積分項１３の積分ゲインＫｉ／ｓ（ｓはラプラス演算子）が各々乗算され、各乗算出力は加算器１４において加算される（ＰＩ制御の出力値Ｙ（ｓ）となる）。

【0025】

１５は、加算器１４の加算出力に所定の係数Ａを乗ずることで誤差デューティ値（誤差フィードバック演算結果）ΔＤｕｔｙを演算する演算回路である。

【0026】

１６は、演算回路１５で演算された誤差デューティ値ΔＤｕｔｙに対して制限（リミット処理）を施すリミッタ１７に、出力開始時のクッション性能を持たせるクッション回路である。

【0027】

リミッタ１７によりリミット処理されたデューティ値（半導体スイッチング素子のＰＷＭスイッチングデューティ）で決まるオンオフ比のゲート信号が、図示省略のゲート回路により生成され、非絶縁型ＤＣ２４Ｖの出力回路側のスイッチング素子（ＦＥＴ）ＴＲ２２のゲートに供給される。

【0028】

絶縁型ＤＣ２４Ｖの出力回路（Ｊ２４）および非絶縁型ＤＣ２０Ｖの出力回路（Ｋ２０）に対しても前記と同様の制御がなされる。

【先行技術文献】

【特許文献】

【0029】

【特許文献1】特許第４５３００６６号公報

【発明の概要】

【発明が解決しようとする課題】

【0030】

図８の構成による制御方法を採った場合、マイクロコンピュータが１台でよいためコストを抑えられる方向にはなるが、３種類の定電圧フィードバック制御処理を同時に行うため、マイクロコンピュータの処理能力が不十分になりがちである。

【0031】

その結果ＤＣＤＣコンバータの機能として要求のある、安定化電源の供給に対して、負荷の急変動ならびに入力電圧、出力負荷電流の急変動などで定電圧フィードバック制御の過渡応答性が悪化するために、出力電圧の変動が生じる。

【0032】

図８の制御はデジタル制御で行うため、誤差入力などのフィードバックデータならびに、制御演算結果であるＰＷＭＤｕｔｙ（図７のスイッチング素子（ＦＥＴ）ＴＲ８〜ＴＲ１１，ＴＲ２２，ＴＲ２７のオンオフ期間の比率）は、制御周期（この場合は２００μｓｅｃ）毎の離散的制御となり、過渡応答性能は制御周期に依存して遅れ時間・安定性が悪化する。

【0033】

本発明は、上記課題を解決するものであり、その目的は、入力電圧、出力負荷電流の急激な変動時に発生する出力電圧変動を抑制することができるＤＣＤＣコンバータの制御装置および制御方法を提供することにある。

【課題を解決するための手段】

【0034】

上記課題を解決するための請求項１に記載のＤＣＤＣコンバータの制御装置は、
入力電源の電圧を、半導体スイッチング素子のオンオフ動作によって所望の出力電圧に変換するＤＣＤＣコンバータにおいて、
前記ＤＣＤＣコンバータの出力電圧をフィードバックした値とＤＣＤＣコンバータの出力電圧目標値との偏差をとり、該偏差に対して比例ゲインおよび積分ゲインを乗じてＰＩ制御演算を行い、該ＰＩ制御演算の出力値に基づいて誤差デューティ値を演算する第１のデューティ値演算部と、
前記ＤＣＤＣコンバータの入力電源電圧と前記出力電圧目標値の比から演算した基本デューティ値を前記誤差デューティ値に加算して、前記半導体スイッチング素子のオンオフ期間の比率を定めるデューティ値を演算する第２のデューティ値演算部と、を備え、
前記第２のデューティ値演算部により演算されたデューティ値に基づいて前記半導体スイッチング素子のゲート信号のデューティ比を決定することを特徴としている。

【0035】

請求項２に記載のＤＣＤＣコンバータの制御装置は、請求項１において、
前記ＤＣＤＣコンバータが起動してから設定時間経過後に、ＤＣＤＣコンバータの出力電圧が、出力電圧目標値よりも小さく設定した第１の設定電圧未満であるときに、前記第１のデューティ値演算部の比例ゲインおよび積分ゲインを増大させ、ＤＣＤＣコンバータの出力電圧が、出力電圧目標値よりも大きく設定した第２の設定電圧以上になったときに、前記第２のデューティ値演算部で演算されたデューティ値を０％とするパラメータ値変更部を備えたことを特徴とする。

【0036】

請求項３に記載のＤＣＤＣコンバータの制御装置は、請求項１又は２において、
前記第２のデューティ値演算部により演算されたデューティ値に対して、ＤＣＤＣコンバータの起動後の設定時間は比例上昇し、前記設定時間経過後に固定値となるリミット係数によって制限処理を施すリミット処理部を備えたことを特徴とする。

【0037】

請求項４に記載のＤＣＤＣコンバータの制御装置は、請求項１から３のいずれか１項において、
前記ＤＣＤＣコンバータは前記入力電源を共通とする複数の出力回路を備えることを特徴とする。

【0038】

請求項５に記載のＤＣＤＣコンバータの制御方法は、
入力電源の電圧を、半導体スイッチング素子のオンオフ動作によって所望の出力電圧に変換するＤＣＤＣコンバータの制御方法であって、
前記ＤＣＤＣコンバータの出力電圧をフィードバックした値とＤＣＤＣコンバータの出力電圧目標値との偏差をとり、該偏差に対して比例ゲインおよび積分ゲインを乗じてＰＩ制御演算を行い、該ＰＩ制御演算の出力値に基づいて誤差デューティ値を演算する第１のデューティ値演算ステップと、
前記ＤＣＤＣコンバータの入力電源電圧と前記出力電圧目標値の比から演算した基本デューティ値を前記誤差デューティ値に加算して、前記半導体スイッチング素子のオンオフ期間の比率を定めるデューティ値を演算する第２のデューティ値演算ステップと、
前記第２のデューティ値演算ステップにより演算されたデューティ値に基づいて前記半導体スイッチング素子のゲート信号のデューティ比を決定するステップと、を備えたことを特徴とする。

【発明の効果】

【0039】

（１）請求項１〜５に記載の発明によれば、入力電圧の急激な変動による、半導体スイッチング素子のゲート信号のデューティ比の補正が高速に行われるようになって制御応答性が向上し、これによって出力電圧の変動を抑制することができる。
（２）請求項２に記載の発明によれば、出力負荷電流の急激な変動による、半導体スイッチング素子のゲート信号のデューティ比の補正が高速に行われるようになって制御応答性が向上し、これによって出力電圧の変動を抑制することができる。
（３）請求項３に記載の発明によれば、演算されたデューティ値に対してクッション性能を持たせたリミット処理を施すことができ、急激なリミット処理を防ぐことができる。
（４）請求項４に記載の発明によれば、高速処理ができない安価なマイクロコンピュータでの複数電源出力制御を実現することができる。

【図面の簡単な説明】

【0040】

【図1】本発明の実施例１による制御ブロック図。

【図2】本発明の実施例１のリミット処理部におけるクッション処理を説明するリミット係数の特性図。

【図3】従来方式と本発明の実施例１の方式の出力電圧変動抑制効果を表す電圧波形図。

【図4】本発明の実施例２による制御ブロックを示し、（ａ）は制御ブロック全体の構成図、（ｂ）はパラメータ値変更部が行う処理のフローチャート。

【図5】本発明の実施例２におけるパラメータ値変更部の動作を表す説明図。

【図6】従来方式と本発明の実施例２の方式の出力電圧変動抑制効果を表す電圧波形図。

【図7】ＤＣＤＣコンバータ回路の一例を示す構成図。

【図8】従来のＤＣＤＣコンバータ定電圧フィードバック制御のブロック図。

【発明を実施するための形態】

【0041】

以下、図面を参照しながら本発明の実施の形態を説明するが、本発明は下記の実施形態例に限定されるものではない。

【実施例1】

【0042】

本発明は、例えば図７のＤＣＤＣコンバータに適用されるものであり、図１に、図７の制御装置１００が行う、本実施例１による改良型定電圧フィードバック制御の制御ブロックを示す。

【0043】

図１では、図７のＤＣＤＣコンバータの非絶縁型ＤＣ２４Ｖの出力回路（Ｋ２４）に対する制御のみを示すが、図７の絶縁型ＤＣ２４Ｖの出力回路（Ｊ２４）および非絶縁型ＤＣ２０Ｖの出力回路（Ｋ２０）に対しても同様の制御が行われる。

【0044】

図１において図８と同一部分は同一符号をもって示している。減算器１１では、図７のＡＤコンバータ１０１に取り込まれる非絶縁型ＤＣ２４Ｖの出力回路の出力電圧ＶＫ２４（Ｖｏｕｔ）と、設定した出力電圧目標値（＝２４Ｖ）との偏差がとられ、その偏差（Ｅ（ｓ））に対して、比例項１２の比例ゲインＫｐおよび積分項１３の積分ゲインＫｉ／ｓが各々乗算される。

【0045】

前記２つの乗算出力は加算器１４で加算され、その加算出力に所定の係数Ａを乗ずることで演算回路１５が誤差デューティ値（誤差フィードバック演算結果）ΔＤｕｔｙを演算する。

【0046】

これら減算器１１、比例項１２、積分項１３、加算器１４および演算回路１５によって本発明の第１のデューティ値演算部が構成される。

【0047】

本実施例１ではさらに、図７のバッテリ１の入力電圧値ＶＢｉｎをＡＤコンバータ１０１から入力し、演算回路２５において出力電圧目標値Ｒ（ｓ）（＝ＶＫ２４＝２４Ｖ）との比（＝Ｒ（ｓ）／ＶＢｉｎ）から、基本となるスイッチング素子（ＦＥＴ）のＰＷＭスイッチングＤｕｔｙ（ベースＤｕｔｙ）（基本デューティ値）を演算する。

【0048】

前記演算回路１５から出力される誤差デューティ値ΔＤｕｔｙと演算回路２５から出力されるベースＤｕｔｙは加算器２８において加算され、加算後のデューティ値Ｄｕｔｙ１が出力される。

【0049】

前記演算回路２５および加算器２８によって本発明の第２のデューティ値演算部が構成される。

【0050】

２６は、加算器２８から出力される加算後のデューティ値Ｄｕｔｙ１に対して制限（リミット処理）を施すリミッタ１７に、クッション性能を持たせるクッション処理部である。このクッション処理部２６は、ＤＣＤＣコンバータが起動したことを検出した信号が入力され、起動後の設定時間は比例上昇し、前記設定時間経過後に固定値となるリミット係数を出力するものであり、そのクッション処理の動作を、リミット係数の特性を示す図２とともに述べる。

【0051】

図２において、ＤＣＤＣコンバータがｔ＝０で起動し、起動後の時間ｔとともにリミット係数を比例上昇させる。そしてｔ＝Ｔ１でリミット係数が所定値Ａに到達したら、その後のリミット係数は所定値Ａに固定する。所定値Ａは、０．５〜１の任意の値に設定する。

【0052】

上記のクッション処理部２６で定めたリミット係数と前述の加算後のＤｕｔｙ１をリミッタ１７に入力して、リミッタ１７で制限をかけることで、リミット処理後のデューティ値Ｄｕｔｙ２が演算される。そしてリミット処理後のデューティ値Ｄｕｔｙ２に基づいて、図７のスイッチング素子ＴＲ２２のゲート信号のデューティ比が決定される。

【0053】

例えば、クッション処理部２６が出力するリミット係数＝０．５（＝５０％）でＤｕｔｙ１＝６０％の場合、リミッタ１７の処理によってＤｕｔｙ２＝５０％に制限される。

【0054】

次に、図７の各スイッチング素子のゲート信号（オンオフ指令信号）の生成方法（ゲート回路１０４ａ〜１０４ｄのゲート信号生成方法）を説明する。図７の絶縁型ＤＣ２４Ｖの出力回路（Ｊ２４）は、スイッチング素子ＴＲ８〜ＴＲ１１からなる単相フリブリッジ回路を備えている。スイッチング素子ＴＲ８〜ＴＲ１１には、次の表１に示すスイッチングパターンがある。

【0055】

【表1】

【0056】

表１のパターン１、２のときに、図７の出力回路Ｊ２４のトランスＴＦ２への電圧印加がある。よって、図１のリミット処理後のデューティ値Ｄｕｔｙ２に対して、（Ｔ１＋Ｔ２）／（Ｔ１＋Ｔ２＋Ｔ３＋Ｔ４）＝Ｄｕｔｙ２を満足するように、スイッチング素子ＴＲ８〜ＴＲ１１のゲート信号を定める。

【0057】

また、図７の非絶縁型ＤＣ２４Ｖ又はＤＣ２０Ｖの出力回路（Ｋ２４又はＫ２０）は、スイッチング素子ＴＲ２２又はＴＲ２７のオン期間のＤｕｔｙ＝Ｄｕｔｙ２となるように、スイッチング素子ＴＲ２２又はＴＲ２７のゲート信号を定める。

【0058】

上記のように構成された制御装置において、バッテリ入力電圧：ＶＢｉｎ、出力電圧目標値：ＶＫ２４、とすると、基本となるＦＥＴ（スイッチング素子）のＰＷＭスイッチングＤｕｔｙ（ベースＤｕｔｙ）は以下の式で決定される。

【0059】

ベースＤｕｔｙ＝ＶＫ２４／ＶＢｉｎ
例えばバッテリ入力電圧＝１０８Ｖ、出力電圧目標値＝２４Ｖの場合、ＤｕｔｙはＤｕｔｙ＝２４Ｖ／１０８Ｖ＝２２．２％となる。さらに、出力電圧目標値とＡＤ変換した出力電圧値との差分をＰＩ制御演算することによって誤差デューティ値＝ΔＤｕｔｙが演算され、加算器２８において、ΔＤｕｔｙがベースＤｕｔｙに対して加算・減算されて、クッション・リミット処理前のＤｕｔｙ１が出力される。

【0060】

以下に、２００μｓｅｃ毎にこの電圧フィードバック制御を繰り返しているとき（制御周期＝２００μｓｅｃのとき）の、従来方式および本発明の方式の各々の場合での動作を説明する。

【0061】

[従来方式のＤＣＤＣコンバータ定電圧フィードバック制御の場合（図８）]
図７のバッテリ入力電圧値ＶＢｉｎが急変した場合（例として、１０８Ｖから６０Ｖに変動したとする）を考える。制御は、２００μｓｅｃ毎しかＰＷＭスイッチングＤｕｔｙを変化させる事ができないため、バッテリ入力電圧値ＶＢｉｎの急変から所定時間（最長２００μｓｅｃ）は、Ｄｕｔｙ＝２４Ｖ／１０８Ｖ＝２２．２％で固定されているために、出力電圧Ｖｏｕｔは、ＶＢｉｎ×Ｄｕｔｙ＝６０Ｖ×２２．２％＝１３．３２Ｖに向かって急変してしまう。

【0062】

この変動を防止するために、誤差フィードバック制御があるが、この制御は図８に示すような積分項１３（Ｋｉ／ｓ）を含むＰＩ制御であるため、出力電圧フィードバック値が変化してから徐々に誤差デューティ値ΔＤｕｔｙを加算していく。そのため、出力電圧Ｖｏｕｔが出力電圧目標値に回復するまでの遅れ時間が大きい。

【0063】

この電圧変化を低減させる事ができるのは、出力側の電圧平滑コンデンサ（非絶縁型ＤＣ２４Ｖの出力回路Ｋ２４ではＣ１４３）の電荷エネルギーの放電のみのため、電圧平滑コンデンサの静電容量を大きくしない限り、すぐに出力電圧Ｖｏｕｔは低下してしまう。

【0064】

逆にバッテリ入力電圧ＶＢｉｎが急激に高くなった場合は、同様の動作によって、出力電圧Ｖｏｕｔは著しく上昇する事になる。

【0065】

[本発明の定電圧フィードバック制御の場合（図１）]
前記と同様にバッテリ入力電圧値が変動した場合、制御周期インターバル間（最長２００μｓｅｃ）は、前述のとおり制御によるＤｕｔｙの修正はできないが、次に制御周期でのバッテリ入力電圧値変動を検出した後は、バッテリ入力電圧値を基にしたＤｕｔｙ値（図１のベースＤｕｔｙ）が以下のように再計算される。

【0066】

（１０８Ｖ→６０Ｖへ急変時） 再計算Ｄｕｔｙ＝Ｄｕｔｙ＝ＶＫ２４／ＶＢｉｎ＝２４Ｖ／６０Ｖ＝（２２．２％→）４０％となる。

【0067】

そのため、誤差を基にしたフィードバック演算結果ΔＤｕｔｙのみでＤｕｔｙを演算する従来方式よりも、著しく応答性が改善される。

【0068】

図３に、バッテリ入力電圧がΔ２０Ｖ変動した条件においての、従来方法および本発明による出力電圧応答の実験結果を示す。図３は図７の非絶縁型ＤＣ２０Ｖの出力回路（Ｋ２０）における電圧波形を示し、従来方法では、バッテリ入力電圧変動時の出力電圧変動がΔ７Ｖあった。それに対して本発明では、バッテリ入力電圧変動時の出力電圧変動がΔ３Ｖと抑制されている。

【0069】

以上のように、本実施例１によれば、次のような効果が得られる。
（１）急激な入力電圧変動が発生しても、制御によって出力電圧変動が抑えられる。
（２）追加使用するバッテリ入力電圧検出値は、既存の制御（ＤＣＤＣコンバータの出力電圧制御以外の制御）で使用するケースが多い。そのケースでは追加するハードウェアは不要である（従来方式に対する変更は、ソフトウェアのみでよい）。つまり、本発明によるＤＣＤＣコンバータやバッテリフォークリフト等の搭載機器のサイズやコストのアップは伴わない。
（３）高速処理ができない安価なマイクロコンピュータでの複数電源出力制御が実現可能となる。

【0070】

尚、本実施例１は、図７のような３出力回路構成に限らず、図７以外の複数の出力回路構成にも適用でき、また１出力構成のＤＣＤＣコンバータにも適用できる。

【実施例2】

【0071】

実施例１では、ＤＣＤＣコンバータの制御装置を、バッテリ入力電圧の急変動時に出力電圧を安定化させる構成としたが、本実施例２では、さらに、負荷電流の急変動時にも出力電圧を安定化させるように構成した。

【0072】

本実施例２は、例えば図７のＤＣＤＣコンバータに適用されるものであり、図４に、図７の制御装置１００が行う、本実施例２による改良型定電圧フィードバック制御の制御ブロックを示す。

【0073】

図４では、図７のＤＣＤＣコンバータの非絶縁型ＤＣ２４Ｖの出力回路（Ｋ２４）に対する制御のみを示すが、図７の絶縁型ＤＣ２４Ｖの出力回路（Ｊ２４）および非絶縁型ＤＣ２０Ｖの出力回路（Ｋ２０）に対しても同様の制御が行われる。

【0074】

図４において図１と同一部分は同一符号をもって示している。図４（ａ）は制御ブロックの全体構成を示し、図４（ｂ）は、本発明のパラメータ値変更部を構成する図４（ａ）のデューティ値変更部３０およびゲイン変更部４０が行う処理のフローチャートを示している。

【0075】

尚、図４では、比例項１２の通常の比例ゲインをＫｐ０とし、積分項１３の通常の積分ゲインをＫｉ０としている。

【0076】

図４の制御ブロックでは、ＡＤ変換した出力電圧値Ｖｏｕｔ（この例では図７の非絶縁型ＤＣ２４Ｖの出力電圧ＶＫ２４）を制御周期毎に図７の制御装置１００のマイクロコンピュータに入力し、設定した出力電圧目標値Ｒ（ｓ）（＝２４Ｖ）と出力電圧値の誤差Ｅ（ｓ）に基づいて、強制的に半導体スイッチング素子（ＦＥＴ）のスイッチング動作を停止させるか、もしくは逆にＰＩ制御演算結果（誤差デューティ値ΔＤｕｔｙ）を大きくするために、比例ゲインＫｐ、積分ゲインＫｉを大きなものに入れ替えて演算する等の処理を行う。

【0077】

前記強制的な半導体スイッチング素子のスイッチング動作の停止処理は、リミッタ１７の出力側に設けたデューティ値変更部３０が行い、比例ゲインＫｐ、積分ゲインＫｉの入れ替え演算の処理はゲイン変更部４０が行うものであり、例えば図７の制御装置１００のマイクロコンピュータにより、図４（ｂ）のステップＳ１〜Ｓ６のフローチャートに沿って実行される。その他の部分は図１と同様に動作する。

【0078】

まずステップＳ１において、クッション処理部２６の起動時クッション時間が完了したか否かを判定し、完了した場合にステップＳ２〜Ｓ６の処理を行う。すなわち、クッション処理部２６では起動後の設定時間（図２のｔ＝０〜Ｔ１の間）比例上昇するリミット係数を出力しており、この起動時クッション時間が完了してリミット係数が一定となったときのみステップＳ２〜Ｓ６の処理を行うものである。

【0079】

ステップＳ２では、出力電圧値Ｖｏｕｔが出力電圧目標値Ｒ（ｓ）の９０％（第１の設定電圧）未満となったか否かを判定し、９０％未満となった場合、ゲイン変更部４０はステップＳ３において比例ゲイン、積分ゲインを通常の数値Ｋｐ０，Ｋｉ０から、より大きなゲインＫｐ１，Ｋｉ１に入れ替える。これによって、誤差デューティ値ΔＤｕｔｙおよびリミット処理後のデューティ値Ｄｕｔｙ２を、より早く大きくし、出力電圧の過渡的な低下を最小限に抑えることができる。

【0080】

ステップＳ２において、出力電圧Ｖｏｕｔが出力電圧目標値Ｒ（ｓ）の９０％未満になっていないと判定された場合、ゲイン変更部４０はステップＳ４において比例ゲイン、積分ゲインを通常の数値Ｋｐ０，Ｋｉ０とする。

【0081】

前記ステップＳ２〜Ｓ４における比例ゲインＫｐ、積分ゲインＫｉの入れ替え（変更）の様子は図５（ｂ）のとおりである。

【0082】

その後ステップＳ５では、出力電圧値Ｖｏｕｔが出力電圧目標値Ｒ（ｓ）の１２０％（第２の設定電圧）以上となったか否かを判定し、１２０％以上となった場合、デューティ値変更部３０はステップＳ６においてリミット処理後のデューティ値Ｄｕｔｙ２を強制的に０％とする。これによって、図７の非絶縁型ＤＣ２４Ｖ側の回路のスイッチング素子ＴＲ２２のゲート信号がオフ指令となり、強制的に一次側（バッテリ１側）からのエネルギー供給が停止される。

【0083】

ステップＳ５において、出力電圧値Ｖｏｕｔが出力電圧目標値Ｒ（ｓ）の１２０％以上になっていないと判定された場合は、ステップＳ６のＤｕｔｙ２＝０％の強制操作は解除され、通常のＰＩ制御演算によるＤｕｔｙ２に戻る。

【0084】

前記ステップＳ５、Ｓ６におけるＤｕｔｙ２の値の遷移の様子は図５（ａ）のとおりである。

【0085】

前記ステップＳ１、Ｓ５の判定結果がＮｏの場合と、ステップＳ３、Ｓ６の処理後は、各々ステップＳ１の処理に戻る。

【0086】

尚、前記ステップＳ２の判定に用いる第１の設定電圧は、出力電圧目標値Ｒ（ｓ）の９０％に限らず、出力電圧目標値Ｒ（ｓ）の１００％未満の値であればよい。またステップＳ５の判定に用いる第２の設定電圧は、出力電圧目標値Ｒ（ｓ）の１２０％に限らず、出力電圧目標値Ｒ（ｓ）の１００％を超える値であればよい。

【0087】

次に２００μｓｅｃ毎に電圧フィードバック制御を繰り返しているとき（制御周期＝２００μｓｅｃのとき）の、従来方式および本発明の方式の各々の場合での動作を説明する。

【0088】

[従来方式のＤＣＤＣコンバータ定電圧フィードバック制御の場合（図８）]
突然図７のＤＣＤＣコンバータの負荷電流が大きくなった場合、スイッチング素子（ＦＥＴ）のＰＷＭＤｕｔｙは所定時間（最長２００μｓｅｃ）では一定のため、過渡的なエネルギーは、出力側に接続している電解コンデンサＣ１４３の電荷の放電によって電圧を維持しようと動作する。そして放電された電荷は、一次側（バッテリ１）からスイッチング素子（ＴＲ２２）のスイッチングによってエネルギーを補給する必要がある。

【0089】

大きな負荷電流（エネルギー）が流れ出した場合（例として０％から１００負荷に変動したとする）は、制御は、２００μｓｅｃ毎しかＰＷＭスイッチングＤｕｔｙを変化させる事ができないため、負荷電流が急変（上昇）した場合は、最長２００μｓｅｃ期間Ｄｕｔｙが固定されているため、出力電圧は急激に低下してしまう。

【0090】

この変動を抑制するために、誤差フィードバック制御があるが、この制御は図８に示すような積分項１３（Ｋｉ／ｓ）を含むＰＩ制御であるため、出力電圧フィードバック値が変化してから徐々に誤差デューティ値ΔＤｕｔｙを加算していく。そのため、出力電圧が元の定電圧値に回復するまでの遅れ時間が大きい。

【0091】

この電圧変化を低減させる事ができるのは、出力側の電圧平滑コンデンサ（非絶縁型ＤＣ２４Ｖの出力回路Ｋ２４ではＣ１４３）の電荷エネルギーの放電のみのため、出力側の電圧平滑コンデンサの静電容量を大きくしない限り、すぐに出力電圧は低下してしまう。

【0092】

逆に負荷電流が急激に減少した場合は、同様の動作によって、出力電圧は著しく上昇する事になる。

【0093】

[本発明の定電圧フィードバック制御の場合（図１）]
前記と同様に負荷電流が急に大きくなった場合、制御周期インターバル間（最長２００μｓｅｃ）は、前述のとおり制御によるΔＤｕｔｙの修正はできないが、出力電圧値Ｖｏｕｔが目標値の９０％未満の値になったときには、ステップＳ３のように比例ゲイン・積分ゲインを通常の数値Ｋｐ０，Ｋｉ０から、より大きなゲインＫｐ１，Ｋｉ１に入れ替えることで、図４の誤差デューティ値ΔＤｕｔｙおよびリミット処理後のデューティ値Ｄｕｔｙ２をより早く大きくし、出力電圧の過渡的な低下を最小限に抑える。

【0094】

逆に負荷電流が急激に減少した場合では図４のΔＤｕｔｙおよびＤｕｔｙ２を低下させることができないため、スイッチング素子（ＦＥＴ）のスイッチングＤｕｔｙに応じたエネルギーが一次側のバッテリ１から供給継続され、二次側出力側に接続されている電解コンデンサ（図７のＣ１４３）の電荷として充電されＶｏｕｔが上昇する。

【0095】

制御周期毎に出力電圧値Ｖｏｕｔをサンプリングしていて、負荷電流の減少により、出力電圧値Ｖｏｕｔが出力電圧目標値の１２０％以上の値になったときには、ステップＳ６のように、リミット処理後のＤｕｔｙ２を０％として強制的に一次側からのエネルギー供給を停止させる。

【0096】

また、出力電圧値Ｖｏｕｔが、出力電圧目標値からある一定の範囲内に収まれば、Ｄｕｔｙ２＝０％の強制操作を解除して、通常のＰＩ制御演算によるＤｕｔｙ２に戻る。

【0097】

図６に、負荷電流が１４Ａ低下した条件においての、従来方法および本発明による出力電圧応答の実験結果を示す。図６は図７の絶縁型ＤＣ２４Ｖの出力回路（Ｊ２４）における電圧波形を表す。図６下段は図６上段の時間軸の拡大波形である。

【0098】

図６下段の場合、従来方法では負荷電流急変動時の出力電圧変動がΔ９．３Ｖであるのに対し、本発明では負荷電流急変動時の出力電圧変動がΔ５Ｖに抑制されている。

【0099】

以上のように、本実施例２によれば、次のような効果が得られる。
（１）急激な負荷電流変動が発生しても、制御によって出力電圧変動が抑えられる。
（２）追加使用するバッテリ電圧検出値は、既存の制御（ＤＣＤＣコンバータの出力電圧制御以外の制御）で使用するケースが多い。そのケースでは追加するハードウェアは不要である（従来方式に対する変更は、ソフトウェアのみでよい）。つまり、本発明によるＤＣＤＣコンバータやバッテリフォークリフト等の搭載機器のサイズやコストのアップは伴わない。
（３）高速処理ができない安価なマイクロコンピュータでの複数電源出力制御が実現可能となる。

【0100】

尚、本実施例２は、図７のような３出力回路構成に限らず、図７以外の複数の出力回路構成にも適用でき、また１出力構成のＤＣＤＣコンバータにも適用できる。

【符号の説明】

【0101】

１…バッテリ
１１…減算器
１２…ＰＩ制御の比例項
１３…ＰＩ制御の積分項
１４，２８…加算器
１５，２５…演算回路
１７…リミッタ
２６…クッション処理部
３０…デューティ値変更部
４０…ゲイン変更部
１００…制御装置
１０１…ＡＤコンバータ
１０２…ＣＰＵ
１０３ａ〜１０３ｃ…ＰＷＭ出力部
１０４ａ〜１０４ｄ…ゲート回路
ＴＲ８〜ＴＲ１１，ＴＲ２２，ＴＲ２７…スイッチング素子
ＴＦ２…トランス
Ｃ９３，Ｃ１１１，Ｃ１４３，Ｃ１５７…電解コンデンサ
Ｌ４，Ｌ５，Ｌ６…リアクトル
Ｚ１〜Ｚ３…負荷

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】