１ 活性領域　　 １ａ，１ａ’ メイン有効領域　　 １ｂ メイン無効領域　　 ２ エッジ終端領域　　 １０ 半導体基板　　 １１ メイン半導体素子　　 １２ 電流センス部　　 １２ａ センス有効領域　　 １２ｂ センス無効領域　　 １３ 温度センス部　　 １４ ゲートパッド部　　 １５ 抵抗体　　 １６，１６ａ，１６ｂ メイン半導体素子の寄生ダイオード　　 １７ 電流センス部の寄生ダイオード　　 １８ 引き抜き電極　　 １９，３６ａ，３６ｂ ｐ++型コンタクト領域　　 ２０，２０’，２０１，２０２，２１０ 半導体装置　　 ２１ａ ソースパッド（電極パッド）　　 ２１ｂ ゲートパッド（電極パッド）　　 ２２ ＯＣパッド（電極パッド）　　 ２３ａ アノードパッド（電極パッド）　　 ２３ｂ カソードパッド（電極パッド）　　 ３１ ｎ+型出発基板　　 ３２ ｎ-型ドリフト領域　　 ３２ｂ ｎ-型領域　　 ３３ａ，３３ｂ ｎ型電流拡散領域　　 ３４ａ，３４ｂ，３４ｂ’ ｐ型ベース領域　　 ３５ａ，３５ｂ ｎ+型ソース領域　　 ３７ａ，３７ｂ トレンチ　　 ３８ａ，３８ｂ ゲート絶縁膜　　 ３９ａ，３９ｂ ゲート電極　　 ４０，８３ 層間絶縁膜　　 ４０ａ，４０ｂ，８３ａ，８３ｂ コンタクトホール　　 ４１ａ，４１ｂ，４１ｅ ＮｉＳｉ膜　　 ４２ａ，４２ｂ，４２ｅ 第１ＴｉＮ膜　　 ４３ａ，４３ｂ，４３ｅ 第１Ｔｉ膜　　 ４４ａ，４４ｂ，４４ｅ 第２ＴｉＮ膜　　 ４５ａ，４５ｂ，４５ｅ 第２Ｔｉ膜　　 ４６ａ，４６ｂ，４６ｅ バリアメタル　　 ４７ａ〜４７ｅ めっき膜　　 ４８ａ〜４８ｅ 端子ピン　　 ４９ａ〜４９ｃ，４９ｅ 第１保護膜　　 ５０ａ〜５０ｃ，５０ｅ 第２保護膜　　 ５１ ドレイン電極　　 ６１ａ，６１ｂ，６２ａ，６２ｂ，６２ｂ’，６３ｂ，９１，９３ ｐ+型領域　　 ７１ ｎ-型炭化珪素層　　 ７１ａ ｎ-型炭化珪素層の厚さを増した部分　　 ７２ ｐ型炭化珪素層　　 ８１ ｐ型ポリシリコン層　　 ８２ ｎ型ポリシリコン層　　 ９２，９４ ｎ型領域　　 ＧＮＤ 接地点　　 Ｘ 半導体チップのおもて面に平行な方向（第１方向）　　 Ｙ 半導体チップのおもて面に平行でかつ第１方向と直交する方向（第２方向）　　 Ｚ 深さ方向　　 ｄ１ ｐ+型領域の深さ　　 ｄ２ ｐ+型領域間の距離　　 ｄ３ ｎ型領域の深さ　　 ｔ１１ ｎ-型炭化珪素層の、ｎ+型出発基板上に最初に積層する厚さ　　 ｔ１２ ｎ-型炭化珪素層の、厚さを増した部分の厚さ　　 ｔ１３ ｐ型炭化珪素層の厚さ　　 ｗ１ センス無効領域のｐ型ベース領域とセンス有効領域のｐ型ベース領域との距離