特開2020-77373(P2020-77373A)IP Force 特許公報掲載プロジェクト 2015.5.11 β版

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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2020-77373(P2020-77373A)
(43)【公開日】2020年5月21日
(54)【発明の名称】半導体装置
(51)【国際特許分類】
   G06F 9/34 20060101AFI20200424BHJP
   H01L 21/8234 20060101ALI20200424BHJP
   H01L 27/06 20060101ALI20200424BHJP
   H01L 27/088 20060101ALI20200424BHJP
   H01L 29/786 20060101ALI20200424BHJP
   H01L 21/8242 20060101ALI20200424BHJP
   H01L 27/108 20060101ALI20200424BHJP
   H01L 27/10 20060101ALI20200424BHJP
   G11C 14/00 20060101ALI20200424BHJP
   G11C 11/405 20060101ALI20200424BHJP
   G11C 11/412 20060101ALI20200424BHJP
   G06F 9/48 20060101ALI20200424BHJP
【FI】
   G06F9/34 330
   H01L27/06 102A
   H01L27/088 E
   H01L27/088 331E
   H01L29/78 613B
   H01L27/108 321
   H01L27/108 671Z
   H01L27/10 461
   G11C14/00 200
   G11C11/405
   G11C11/412
   G06F9/48 350B
【審査請求】有
【請求項の数】2
【出願形態】OL
【全頁数】41
(21)【出願番号】特願2019-163214(P2019-163214)
(22)【出願日】2019年9月6日
(62)【分割の表示】特願2015-106167(P2015-106167)の分割
【原出願日】2015年5月26日
(31)【優先権主張番号】特願2014-122062(P2014-122062)
(32)【優先日】2014年6月13日
(33)【優先権主張国】JP
(71)【出願人】
【識別番号】000153878
【氏名又は名称】株式会社半導体エネルギー研究所
(72)【発明者】
【氏名】上杉 航
(72)【発明者】
【氏名】熱海 知昭
(72)【発明者】
【氏名】筒井 直昭
(72)【発明者】
【氏名】田村 輝
(72)【発明者】
【氏名】石津 貴彦
(72)【発明者】
【氏名】王丸 拓郎
【テーマコード(参考)】
5B015
5B033
5F048
5F083
5F110
5M024
【Fターム(参考)】
5B015HH01
5B015HH03
5B015HH04
5B015HH05
5B015JJ05
5B015JJ07
5B015JJ43
5B015KA10
5B015PP03
5B015QQ01
5B015QQ11
5B015QQ16
5B033AA15
5B033DD09
5B033EA15
5B033EA17
5F048AB01
5F048AB03
5F048AC01
5F048AC10
5F048BA01
5F048BA14
5F048BA16
5F048BC06
5F048BD06
5F048BF07
5F048BF11
5F048BF16
5F048BG12
5F048BG13
5F048CB01
5F048CB03
5F048CB10
5F048DA23
5F083AD03
5F083AD49
5F083AD69
5F083BS00
5F083FZ10
5F083GA06
5F083GA10
5F083GA11
5F083GA30
5F083HA02
5F083HA10
5F083JA56
5F083JA60
5F083LA00
5F083LA11
5F083NA01
5F083PR22
5F083ZA01
5F083ZA04
5F083ZA12
5F083ZA13
5F083ZA14
5F083ZA15
5F083ZA23
5F083ZA25
5F110AA09
5F110BB03
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5F110BB11
5F110CC01
5F110CC02
5F110CC10
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5F110DD13
5F110DD15
5F110EE31
5F110EE38
5F110GG01
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5F110GG06
5F110GG12
5F110GG13
5F110GG14
5F110GG15
5F110GG16
5F110GG17
5F110GG19
5F110GG25
5F110GG35
5F110GG43
5F110GG45
5F110HK07
5F110HK11
5F110HK21
5F110HM02
5F110HM15
5F110NN22
5F110NN62
5F110NN65
5F110NN66
5F110NN72
5F110NN74
5F110PP03
5F110QQ09
5M024AA06
5M024AA41
5M024AA94
5M024BB02
5M024BB32
5M024BB35
5M024BB36
5M024BB37
5M024CC02
5M024CC03
5M024CC07
5M024GG12
5M024HH01
5M024HH03
5M024HH11
5M024HH16
5M024KK32
5M024LL11
5M024LL16
5M024LL17
5M024PP01
5M024PP02
5M024PP03
5M024PP04
5M024PP05
5M024PP07
5M024PP10
5M024QQ01
(57)【要約】      (修正有)
【課題】データの処理の効率化に優れ、低消費電力化に優れる新規な構成の半導体装置を提供する。
【解決手段】半導体装置100、はレジスタ制御部11と、プロセッサ10と、を有する。プロセッサ10のレジスタ12は、記憶回路13と記憶回路14とを有する。記憶回路13は、プロセッサの演算処理によって得られたデータを保持する。記憶回路14は、異なるルーチンごとにプロセッサの演算処理によって得られたデータを保持する複数の記憶部14_1〜14_nを有する。レジスタ制御部11は、割り込み信号に従って異なるルーチンを切り替え、ルーチンを切り替える毎に、記憶回路13に保持したデータを、記憶回路14のルーチンに対応する複数の記憶部のいずれか一に保持させる。また、レジスタ制御部11は、ルーチンを切り替える毎に記憶回路14のルーチンに対応する複数の記憶部のいずれか一に保持したデータを、記憶回路13にロードする。
【選択図】図1
【特許請求の範囲】
【請求項1】
レジスタ制御部と、プロセッサと、を有する半導体装置であって、
前記プロセッサは、レジスタを有し、
前記レジスタは、第1の回路と、第2の回路と、を有し、
前記第1の回路は、前記プロセッサの演算処理によって得られたデータを保持することができる機能を有し、
前記第2の回路は、複数の記憶部を有し、
複数の前記記憶部は、異なるルーチンごとに、前記プロセッサの演算処理によって得られたデータを保持することができる機能を有し、
前記レジスタ制御部は、前記複数の記憶部に第1の信号と第2の信号とを出力する機能を有し、
前記レジスタ制御部は、前記ルーチンを切り替える毎に、前記第1の回路に保持したデータを、前記第2の回路の前記ルーチンに対応する複数の前記記憶部のいずれか一に保持させることができる機能を有し、
前記レジスタ制御部は、前記ルーチンを切り替える毎に、前記第2の回路の前記ルーチンに対応する複数の前記記憶部のいずれか一に保持したデータを、前記第1の回路に保持させることができる機能を有し、
前記複数の記憶部の各々は、第1のトランジスタと、第2のトランジスタと、容量と、を有し、
前記第1のトランジスタのソース又はドレインの一方は、前記第1の回路と電気的に接続され、
前記容量の一方の電極は、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
前記第2のトランジスタのソース又はドレインの一方は、前記第1の回路と電気的に接続され、
前記第2のトランジスタのゲートは、前記容量の一方の電極と電気的に接続され、
前記第1の信号は、前記第1のトランジスタのゲートに出力される半導体装置。
【請求項2】
請求項1において、
前記第2のトランジスタのゲートは、前記第1のトランジスタのソース又はドレインの他方と電気的に接続され、
前記記憶部は、前記第1のトランジスタをオフにして、前記第2のトランジスタのゲートに、データに対応する電荷を保持することができる機能を有する半導体装置。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の一態様は、半導体装置に関する。
【0002】
なお本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の技
術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は
、プロセス、マシン、マニュファクチャ、または、組成物(コンポジション・オブ・マタ
ー)に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の
技術分野としては、半導体装置、表示装置、発光装置、蓄電装置、記憶装置、それらの駆
動方法、または、それらの製造方法、を一例として挙げることができる。
【背景技術】
【0003】
酸化物半導体をチャネル形成領域に用いたトランジスタ(以下、OSトランジスタ)と、
シリコンをチャネル形成領域に用いたトランジスタ(以下、Siトランジスタ)と、を組
み合わせてデータに応じた電荷を保持できる半導体装置の技術開発が進んでいる。該半導
体装置は、スタティックRAM(SRAM)と比べて、低消費電力化が図れるため、プロ
セッサなどの半導体装置への応用が進んでいる(例えば特許文献1を参照)。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特開2013−9297号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明の一態様は、新規な半導体装置等を提供することを課題の一とする。
【0006】
または、本発明の一態様は、データの処理の効率化に優れた、新規な構成の半導体装置等
を提供することを課題の一とする。または、本発明の一態様は、低消費電力化に優れた、
新規な構成の半導体装置等を提供することを課題の一とする。
【0007】
なお本発明の一態様の課題は、上記列挙した課題に限定されない。上記列挙した課題は、
他の課題の存在を妨げるものではない。なお他の課題は、以下の記載で述べる、本項目で
言及していない課題である。本項目で言及していない課題は、当業者であれば明細書又は
図面等の記載から導き出せるものであり、これらの記載から適宜抽出することができる。
なお、本発明の一態様は、上記列挙した記載、及び/又は他の課題のうち、少なくとも一
つの課題を解決するものである。
【課題を解決するための手段】
【0008】
本発明の一態様は、レジスタ制御部と、プロセッサと、を有する半導体装置であって、前
記プロセッサは、レジスタを有し、前記レジスタは、第1の回路と、第2の回路と、を有
し、前記第1の回路は、前記プロセッサの演算処理によって得られたデータを保持するこ
とができる機能を有し、前記第2の回路は、複数の記憶部を有し、複数の前記記憶部は、
異なるルーチンごとに、前記プロセッサの演算処理によって得られたデータを保持するこ
とができる機能を有し、前記レジスタ制御部は、前記ルーチンを切り替える毎に、前記第
1の回路に保持したデータを、前記第2の回路の前記ルーチンに対応する複数の前記記憶
部のいずれか一に保持させることができる機能を有し、前記レジスタ制御部は、前記ルー
チンを切り替える毎に、前記第2の回路の前記ルーチンに対応する複数の前記記憶部のい
ずれか一に保持したデータを、前記第1の回路に保持させることができる機能を有する半
導体装置である。
【0009】
本発明の一態様において、前記記憶部は、第1のトランジスタと、第2のトランジスタと
、を有し、前記第2のトランジスタのゲートは、前記第1のトランジスタのソース又はド
レインに電気的に接続され、前記記憶部は、前記第1のトランジスタをオフにして、前記
第2のトランジスタのゲートに、データに対応する電荷を保持することができる機能を有
する、半導体装置が好ましい。
【0010】
本発明の一態様において、前記第1のトランジスタは、チャネル形成領域に酸化物半導体
を有し、前記酸化物半導体は、In、Ga、及びZnを有する、半導体装置が好ましい。
【0011】
本発明の一態様は、上記半導体装置と、表示装置、または、スピーカーと、を有する電子
機器である。
【0012】
なおその他の本発明の一態様については、以下で述べる実施の形態における説明、及び図
面に記載されている。
【発明の効果】
【0013】
本発明の一態様は、新規な構成の半導体装置等を提供することができる。
【0014】
または、本発明の一態様は、データの処理の効率化に優れた、新規な構成の半導体装置等
を提供することができる。または、本発明の一態様は、低消費電力化に優れた、新規な構
成の半導体装置等を提供することができる。
【0015】
なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一
態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は
、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面
、請求項などの記載から、これら以外の効果を抽出することが可能である。
【図面の簡単な説明】
【0016】
図1】半導体装置の構成例。
図2】半導体装置の構成例。
図3】半導体装置の構成例。
図4】半導体装置の構成例。
図5】半導体装置の構成例。
図6】半導体装置の構成例。
図7】タイミングチャート。
図8】半導体装置の構成例。
図9】タイミングチャート。
図10】タイミングチャート。
図11】半導体装置の構成例。
図12】タイミングチャート。
図13】タイミングチャート。
図14】半導体装置の構成例。
図15】半導体装置の構成を示す図。
図16】半導体装置の断面構造を示す図。
図17】トランジスタの構造を示す図。
図18】トランジスタの構造を示す図。
図19】チップとモジュールの図。
図20】電子機器の図。
図21】トランジスタの構造を示す図。
【発明を実施するための形態】
【0017】
以下、実施の形態について図面を参照しながら説明する。但し、実施の形態は多くの異な
る態様で実施することが可能であり、趣旨及びその範囲から逸脱することなくその形態及
び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は、
以下の実施の形態の記載内容に限定して解釈されるものではない。
【0018】
なお、本発明の一態様は、集積回路、RFタグ、半導体表示装置など、パワーゲーティン
グを行うことができる半導体装置を、その範疇に含む。なお、集積回路には、マイクロプ
ロセッサ、画像処理回路、DSP(Digital Signal Processor
)、マイクロコントローラを含むLSI(Large Scale Integrate
d Circuit)、FPGA(Field Programmable Gate
Array)やCPLD(Complex PLD)などのプログラマブル論理回路(P
LD:Programmable Logic Device)が、その範疇に含まれる
。また、半導体表示装置には、液晶表示装置、有機発光素子(OLED)に代表される発
光素子を各画素に備えた発光装置、電子ペーパー、DMD(Digital Micro
mirror Device)、PDP(Plasma Display Panel)
、FED(Field Emission Display)等や、その他の半導体表示
装置が、その範疇に含まれる。
【0019】
また、図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場
合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模
式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズに
よる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、
若しくは電流のばらつきなどを含むことが可能である。
【0020】
また本明細書等において、トランジスタとは、ゲートと、ドレインと、ソースとを含む少
なくとも三つの端子を有する素子である。そして、ドレイン(ドレイン端子、ドレイン領
域又はドレイン電極)とソース(ソース端子、ソース領域又はソース電極)の間にチャネ
ル領域を有しており、ドレインとチャネル領域とソースとを介して電流を流すことができ
るものである。
【0021】
ここで、ソースとドレインとは、トランジスタの構造又は動作条件等によって変わるため
、いずれがソース又はドレインであるかを限定することが困難である。そこで、ソースと
して機能する部分、及びドレインとして機能する部分を、ソース又はドレインと呼ばず、
ソースとドレインとの一方を第1電極と表記し、ソースとドレインとの他方を第2電極と
表記する場合がある。
【0022】
なお本明細書にて用いる「第1」、「第2」、「第3」という序数詞は、構成要素の混同
を避けるために付したものであり、数的に限定するものではないことを付記する。
【0023】
なお本明細書において、AとBとが接続されている、とは、AとBとが直接接続されてい
るものの他、電気的に接続されているものを含むものとする。ここで、AとBとが電気的
に接続されているとは、AとBとの間で、何らかの電気的作用を有する対象物が存在する
とき、AとBとの電気信号の授受を可能とするものをいう。
【0024】
なお、例えば、トランジスタのソース(又は第1の端子など)が、Z1を介して(又は介
さず)、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z
2を介して(又は介さず)、Yと電気的に接続されている場合や、トランジスタのソース
(又は第1の端子など)が、Z1の一部と直接的に接続され、Z1の別の一部がXと直接
的に接続され、トランジスタのドレイン(又は第2の端子など)が、Z2の一部と直接的
に接続され、Z2の別の一部がYと直接的に接続されている場合では、以下のように表現
することが出来る。
【0025】
例えば、「XとYとトランジスタのソース(又は第1の端子など)とドレイン(又は第2
の端子など)とは、互いに電気的に接続されており、X、トランジスタのソース(又は第
1の端子など)、トランジスタのドレイン(又は第2の端子など)、Yの順序で電気的に
接続されている。」と表現することができる。または、「トランジスタのソース(又は第
1の端子など)は、Xと電気的に接続され、トランジスタのドレイン(又は第2の端子な
ど)はYと電気的に接続され、X、トランジスタのソース(又は第1の端子など)、トラ
ンジスタのドレイン(又は第2の端子など)、Yは、この順序で電気的に接続されている
」と表現することができる。または、「Xは、トランジスタのソース(又は第1の端子な
ど)とドレイン(又は第2の端子など)とを介して、Yと電気的に接続され、X、トラン
ジスタのソース(又は第1の端子など)、トランジスタのドレイン(又は第2の端子など
)、Yは、この接続順序で設けられている」と表現することができる。これらの例と同様
な表現方法を用いて、回路構成における接続の順序について規定することにより、トラン
ジスタのソース(又は第1の端子など)と、ドレイン(又は第2の端子など)とを、区別
して、技術的範囲を決定することができる。
【0026】
または、別の表現方法として、例えば、「トランジスタのソース(又は第1の端子など)
は、少なくとも第1の接続経路を介して、Xと電気的に接続され、前記第1の接続経路は
、第2の接続経路を有しておらず、前記第2の接続経路は、トランジスタを介した、トラ
ンジスタのソース(又は第1の端子など)とトランジスタのドレイン(又は第2の端子な
ど)との間の経路であり、前記第1の接続経路は、Z1を介した経路であり、トランジス
タのドレイン(又は第2の端子など)は、少なくとも第3の接続経路を介して、Yと電気
的に接続され、前記第3の接続経路は、前記第2の接続経路を有しておらず、前記第3の
接続経路は、Z2を介した経路である。」と表現することができる。または、「トランジ
スタのソース(又は第1の端子など)は、少なくとも第1の接続経路によって、Z1を介
して、Xと電気的に接続され、前記第1の接続経路は、第2の接続経路を有しておらず、
前記第2の接続経路は、トランジスタを介した接続経路を有し、トランジスタのドレイン
(又は第2の端子など)は、少なくとも第3の接続経路によって、Z2を介して、Yと電
気的に接続され、前記第3の接続経路は、前記第2の接続経路を有していない。」と表現
することができる。または、「トランジスタのソース(又は第1の端子など)は、少なく
とも第1の電気的パスによって、Z1を介して、Xと電気的に接続され、前記第1の電気
的パスは、第2の電気的パスを有しておらず、前記第2の電気的パスは、トランジスタの
ソース(又は第1の端子など)からトランジスタのドレイン(又は第2の端子など)への
電気的パスであり、トランジスタのドレイン(又は第2の端子など)は、少なくとも第3
の電気的パスによって、Z2を介して、Yと電気的に接続され、前記第3の電気的パスは
、第4の電気的パスを有しておらず、前記第4の電気的パスは、トランジスタのドレイン
(又は第2の端子など)からトランジスタのソース(又は第1の端子など)への電気的パ
スである。」と表現することができる。これらの例と同様な表現方法を用いて、回路構成
における接続経路について規定することにより、トランジスタのソース(又は第1の端子
など)と、ドレイン(又は第2の端子など)とを、区別して、技術的範囲を決定すること
ができる。
【0027】
なお、これらの表現方法は、一例であり、これらの表現方法に限定されない。ここで、X
、Y、Z1、Z2は、対象物(例えば、装置、素子、回路、配線、電極、端子、導電膜、
層、など)であるとする。
【0028】
なお本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関
係を、図面を参照して説明するために、便宜上用いている。また、構成同士の位置関係は
、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語
句に限定されず、状況に応じて適切に言い換えることができる。
【0029】
なお図面におけるブロック図の各回路ブロックの配置は、説明のため位置関係を特定する
ものであり、異なる回路ブロックで別々の機能を実現するよう示していても、実際の回路
ブロックにおいては同じ回路ブロック内で別々の機能を実現しうるように設けられている
場合もある。また図面における各回路ブロックの機能は、説明のため機能を特定するもの
であり、一つの回路ブロックとして示していても、実際の回路ブロックにおいては一つの
回路ブロックで行う処理を、複数の回路ブロックで行うよう設けられている場合もある。
【0030】
本明細書において、「平行」とは、二つの直線が−10°以上10°以下の角度で配置さ
れている状態をいう。従って、−5°以上5°以下の場合も含まれる。また、「垂直」と
は、二つの直線が80°以上100°以下の角度で配置されている状態をいう。従って、
85°以上95°以下の場合も含まれる。
【0031】
また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す
【0032】
なお、「膜」という言葉と、「層」という言葉とは、場合によっては、または、状況に応
じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を、「導電膜
」という用語に変更することが可能な場合がある。または、例えば、「絶縁膜」という用
語を、「絶縁層」という用語に変更することが可能な場合がある。
【0033】
(実施の形態1)
本実施の形態では、半導体装置の構成例について説明する。
【0034】
図1には、半導体装置の構成例としてブロック図を示す。図1において、半導体装置10
0は、プロセッサ10と、レジスタ制御部11と、を有する。プロセッサ10は、レジス
タ12を有する。レジスタ12は、記憶回路13と、記憶回路14とを有する。記憶回路
14は、複数の記憶部14_1乃至14_n(nは2以上の自然数)を有する。
【0035】
記憶回路13は、プロセッサ10で処理されるデータを一時的に保持することができる機
能を有する回路である。記憶回路13は、単に回路という場合がある。具体的な記憶回路
13の一例としては、フリップフロップ、SRAM等を挙げることができる。プロセッサ
10で処理されるデータとしては、演算によって得られるデータの他、プログラムの実行
情報が含まれる。ここでいうプログラムの実行情報は、アドレス(プログラムカウンタ(
PC)の値)、及び状態フラグ等が含まれる。
【0036】
記憶回路14は、記憶回路13に保持されたデータのセーブ(退避、ストア、又はバック
アップともいう)又はロード(復帰、リストア、またはリカバリーともいう)し、データ
を一時的に保持することができる回路である。記憶回路13と記憶回路14との間でのデ
ータのセーブ又はロードは、レジスタ制御部11から出力される信号に従って制御される
【0037】
記憶回路14で保持されるデータは、記憶回路14が有する複数の記憶部14_1乃至1
4_nに保持される。複数の記憶部14_1乃至14_nは、記憶回路13に保持された
データをルーチンに対応させてセーブする。データのセーブは、レジスタ制御部11から
与えられる信号Sv_1乃至Sv_nによって行う。信号Sv_1乃至Sv_nは、レジ
スタ制御部11に与えられる割り込み信号(図中、Interrupt、割り込み制御信
号ともいう)に対応して出力される。割り込み信号によってルーチンが切り替えられる。
プロセッサ10で処理中のデータを一旦記憶回路13から記憶回路14にセーブさせるた
めに、ルーチンに対応した信号Sv_1乃至Sv_nを出力する。
【0038】
例えば、第1のルーチンで処理されたデータが記憶回路13に保持されている場合、セー
ブする記憶回路14の記憶部としては、記憶部14_1を選択してデータをセーブするよ
うに制御すればよい。また、第2のルーチンで処理されたデータが記憶回路13に保持さ
れている場合、セーブする記憶回路14の記憶部としては、記憶部14_2を選択してデ
ータをセーブするように制御すればよい。
【0039】
複数の記憶部14_1乃至14_nにセーブしたデータは、プロセッサ10で命令を実行
するルーチンに対応させて記憶回路13にロードする。データのロードは、レジスタ制御
部11から与えられる信号Ld_1乃至Ld_nによって行う。信号Ld_1乃至Ld_
nは、レジスタ制御部11に与えられる割り込み信号(図中、Interrupt)に対
応して出力される。割り込み信号によってルーチンが切り替えられる。プロセッサ10で
切り替えられたルーチンのデータをロードするために、ルーチンに対応した信号Ld_1
乃至Ld_nを出力する。
【0040】
例えば、第1のルーチンをプロセッサ10で処理する場合、記憶部14_1を選択してデ
ータを記憶回路13にロードするように制御すればよい。また、第2のルーチンをプロセ
ッサ10で処理する場合、記憶部14_2を選択してデータを記憶回路13にロードする
ように制御すればよい。
【0041】
プロセッサ10で行うルーチンに対応させて記憶回路13と複数の記憶部14_1乃至1
4_nとの間でセーブ又はロードする構成とすることで、割り込み信号によって複数のル
ーチンを割り込ませてプロセッサ10でのデータの処理を行うことができる。そして別の
ルーチンが割り込んだ際、データを記憶回路13から記憶回路14にセーブ、記憶回路1
4から記憶回路13にロード、することで、途中で別のルーチンを優先的に処理するため
に一旦処理中のルーチンを中断させても割り込み直前の処理中のルーチンを再開すること
ができる。この処理中のルーチンを再開するためのデータは、プロセッサ10の内部で保
持されるため、外部のメモリ、例えばSRAMやDRAMのスタック領域にアクセスして
データをセーブ又はロードすることがない。そのため、ルーチンの割り込みによって異な
るルーチンを切り替える処理を行っても、切り替えによってセーブ又はロードするデータ
の処理は、メモリアクセス等のラグを生じさせることなく、効率的に行うことができる。
【0042】
プロセッサ10は、コンピュータ言語で記述されたプログラムを実行するための機能を有
する回路である。プロセッサ10は、演算部と、制御部とを有する。プロセッサ10は、
シングルコアのプロセッサであってもよいし、ディアルコアあるいはメニーコア等のマル
チコアのプロセッサ、であってもよい。
【0043】
レジスタ制御部11は、割り込み信号に従って、記憶回路13と複数の記憶部14_1乃
至14_nとの間でデータのセーブ又はロードを行うための信号を出力するための機能を
有する回路である。データのセーブ又はロードを行うための信号は、信号Sv_1乃至S
v_n及び信号Ld_1乃至Ld_nである。各信号は、割り込み信号によって切り替え
られるルーチンに対応して制御される。従って、レジスタ制御部11は、ルーチンを切り
替える毎に、記憶回路13に保持したデータを、該ルーチンに対応する複数の記憶部14
_1乃至14_nのいずれか一に保持させることができる。また、レジスタ制御部11は
、ルーチンを切り替える毎に、ルーチンに対応する複数の記憶部14_1乃至14_nの
いずれか一に保持させたデータを、記憶回路13に保持させることができる。
【0044】
レジスタ12は、記憶回路13及び記憶回路14を有し、プロセッサ10で処理されるデ
ータを保持するための回路である。レジスタ12は、プロセッサ10内のデータを保持す
る回路、例えばレジスタファイル、あるいはパイプラインレジスタ等に適用される回路で
ある。
【0045】
なお図1では、半導体装置100中にレジスタ12を一つ設ける構成としてが、他の構成
としてもよい。例えば半導体装置100は、複数のレジスタが設けられる構成としてもよ
い。図2に示す半導体装置100のプロセッサ10_Aでは、複数のレジスタ12_1乃
至12_N(Nは2以上の自然数)を有する構成を示している。なおレジスタ制御部11
は、複数のレジスタ12_1乃至12_Nのそれぞれが有する記憶回路13と、複数の記
憶部14_1乃至14_nとの間のデータのセーブ又はロードを制御するために、信号S
v_1乃至Sv_n及び信号Ld_1乃至Ld_nがそれぞれに与えられる。図2の構成
とすることで、複数のレジスタ12_1乃至12_Nで独立して、複数のルーチンを割り
込ませてデータの処理を行わせることができる。
【0046】
なお図1では、半導体装置100中にプロセッサ10を一つ設ける構成としてが、他の構
成としてもよい。例えば半導体装置100は、複数のプロセッサが設けられる構成として
もよい。
【0047】
記憶回路13は、プロセッサ10の演算処理によって得られたデータを保持できる機能を
有する回路である。記憶回路13は、高速でデータの書き込み、読み出しをすることがで
きる記憶回路であることが好ましい。例えば、Siトランジスタで構成されるトランスミ
ッションゲート、トランジスタ、インバータ、NAND等の論理回路等を組み合わせて構
成されるフリップフロップ、又はSRAMを適用することができる。
【0048】
記憶回路13に適用されるフリップフロップ、又はSRAMは、入力されるデータに応じ
た電位をスタティックに保持する機能を有する回路であることが好ましい。また、記憶回
路13は、クロック信号に従ってデータの書き込み、読み出しが制御される機能を有する
ことが好ましく、一例としてはマスタースレーブ型の回路構成を適用することが好ましい
。また、記憶回路13は、リセット信号によって保持する電位を初期化できる機能、を有
することが好ましい。
【0049】
記憶回路14、及び記憶回路14が有する複数の記憶部14_1乃至14_nは、プロセ
ッサ10の演算処理によって得られたデータを保持できる機能を有する回路である。複数
の記憶部14_1乃至14_nは、データの保持を一定期間行う必要があるため、データ
の保持に要する消費電力が小さい記憶部を有することが好ましい。
【0050】
図3には、レジスタ12が有する記憶回路13及び複数の記憶部14_1乃至14_nの
構成例を示す。加えて図3では、複数の記憶部14_1乃至14_nに適用できる具体的
な回路構成を示している。記憶回路13は、データが端子Dに与えられ、端子Qからデー
タを出力する。また、記憶回路13は、複数の記憶部14_1乃至14_nのそれぞれに
接続される。複数の記憶部14_1乃至14_nには、信号Sv_1乃至Sv_nのいず
れか一、及び信号Ld_1乃至Ld_nのいずれか一がそれぞれ与えられる。
【0051】
複数の記憶部14_1乃至14_nは、同じ回路構成を有する。例えば、記憶部14_1
は、トランジスタ15と、容量素子16と、トランジスタ17と、トランジスタ18とを
有する。
【0052】
トランジスタ15は、ソース又はドレインの一方が、記憶回路13が有するデータを記憶
するノード(記憶ノード)に接続される。トランジスタ15は、ソース又はドレインの他
方が、トランジスタ17のゲートに接続される。トランジスタ15は、ゲートが、信号S
v_1が与えられる配線に接続される。
【0053】
容量素子16は、一方の電極が、トランジスタ17のゲートに接続される。容量素子16
は、他方の電極が、基準電位を与える配線、例えばグラウンド線に接続される。容量素子
16の他方の電極は、電源電位を与える配線等、他の配線に接続されていてもよい。
【0054】
トランジスタ17は、ソース又はドレインの一方が、基準電位を与える配線、例えばグラ
ウンド線に接続される。トランジスタ17は、ソース又はドレインの他方が、トランジス
タ18のソース又はドレインの一方に接続される。トランジスタ17は、ゲートが、トラ
ンジスタ15のソースまたはドレインの他方に接続される。なお以下の説明でトランジス
タ17のゲートが接続されるノードをノードNDという。
【0055】
トランジスタ18は、ソース又はドレインの一方が、トランジスタ17のソース又はドレ
インの他方に接続される。トランジスタ18は、ソース又はドレインの他方が、記憶回路
13が有する記憶ノードに接続される。トランジスタ18は、ゲートが、信号Ld_1が
与えられる配線に接続される。なおトランジスタ18のソース又はドレインの他方が接続
される、記憶回路13が有する記憶ノードは、トランジスタ15のソース又はドレインの
一方が接続される、記憶ノードとは異なるノードであることが好ましい。この場合、互い
の記憶ノードは、異なる論理のデータを保持する関係にあることが好ましい。
【0056】
記憶部14_1の動作について簡単に説明する。トランジスタ15,17,18はそれぞ
れnチャネル型のトランジスタとして説明を行う。pチャネル型トランジスタの場合、与
える信号を反転させて、動作させればよい。
【0057】
まず、記憶回路13のデータに応じた電位(データ電位ともいう)を記憶部14_1にセ
ーブする動作を説明する。
【0058】
信号Sv_1をHレベルにして、トランジスタ15を導通状態とする。記憶回路13が有
する記憶ノードと、ノードNDが等電位になる。
【0059】
次いで、信号Sv_1をLレベルにして、トランジスタ15を非導通状態とする。ノード
NDには、データ電位に応じた電荷が保持される。トランジスタ15は、非導通状態とし
た際にソースとドレインとの間に流れる電流(オフ電流)が小さいことが好ましい。
【0060】
以上の動作によって、記憶回路13のデータ電位を記憶部14_1にセーブする動作が完
了する。
【0061】
なお、オフ電流が小さいトランジスタとしては、OSトランジスタであることが好ましい
。OSトランジスタに用いることのできる酸化物半導体は、In、Ga、及びZnを有す
る酸化物半導体が好ましい。なお回路図においてトランジスタ15は、OSトランジスタ
であることを明示するために、回路記号に「OS」の記載を付している。
【0062】
次いで、記憶部14_1で保持したデータ電位を記憶回路13にロードする動作を説明す
る。
【0063】
まず記憶回路13の記憶ノードをプリチャージしておく。ここでは、Hレベルにプリチャ
ージして動作させる例を説明する。
【0064】
次いで信号Ld_1をHレベルにして、トランジスタ18を導通状態とする。このとき、
トランジスタ17は、ノードNDで保持するデータ電位に応じた電荷によって導通状態又
は非導通状態のいずれかの状態をとる。
【0065】
例えば、ノードNDで保持するデータ電位がHレベルである場合、トランジスタ17は導
通状態となる。そのため、トランジスタ17、18を介して基準電位であるグラウンド線
の電位、すなわちLレベルが記憶ノードにロードされる。グラウンド線の電位がロードさ
れる記憶ノードは、データ電位をセーブしたノードとは異なるノードであり、元のデータ
をロードできる。
【0066】
また、例えば、ノードNDで保持するデータ電位がLレベルである場合、トランジスタ1
7は非導通状態となる。そのため、記憶回路13の記憶ノードは、プリチャージ電位すな
わちHレベルのままとなる。すなわちHレベルが記憶ノードにロードされる。
【0067】
以上の動作によって、記憶回路13のデータ電位を記憶回路13にロードする動作が完了
する。
【0068】
なお図4(A)乃至(D)は、図3に示す記憶部14_1乃至14_nに適用可能な回路
構成の説明である。
【0069】
トランジスタ17、18は、図4(A)に図示する記憶部14_Aのように、OSトラン
ジスタ又はSiトランジスタを用いることができる。または、トランジスタ17、18は
図4(B)に図示する記憶部14_Bのように、OSトランジスタのみを用いることが
できる。
【0070】
または、ロードの際グラウンド電位でなく、電源電位VDDを与えたい場合、pチャネル
型のトランジスタを用い、図4(C)に図示する記憶部14_Cのようにすればよい。ま
たは、セーブとロードの際の電荷の経路を同じ経路としたい場合、図4(D)に図示する
記憶部14_Dのようにすればよい。
【0071】
なお図3図4(A)、(B)に示す回路構成において、トランジスタ15にバックゲー
トを追加する構成としてもよい。バックゲートに負電位を与え、トランジスタ15の閾値
電圧をプラスシフトさせることで、トランジスタ15の非導通状態時におけるオフ電流を
小さい状態で維持できる。また、バックゲートに正電位を与え、トランジスタ15の閾値
電圧をマイナスシフトさせることで、トランジスタ15の導通状態時におけるオン電流を
増加させることができる。
【0072】
なおトランジスタ15、17、18において、トランジスタの形状は特に限定されず、例
えば、トップゲート構造、又はボトムゲート構造を採用することができる。
【0073】
なお、プロセッサ10の演算処理によって得られたデータを保持できる機能を有する回路
である複数の記憶部14_1乃至14_nが取り得る回路構成は、図3図4(A)、(
B)に示す回路構成に示す回路構成に限定されない。例えば相変化型メモリ(PRAM(
Phase−change RAM)又はPCM(Phase Change Memo
ry)ともいう)、抵抗変化型メモリ(ReRAM(Resistance RAM)と
もいう)、磁気抵抗型メモリ(MRAM(Magnetoresistive RAM)
ともいう)等を用いて複数の記憶部14_1乃至14_nを構成してもよい。例えば、M
RAMとしては磁気トンネル接合素子(MTJ(Magnetic Tunnel Ju
nction)素子ともいう)を用いたMRAMを適用することができる。
【0074】
次いで図1に示した半導体装置100の動作の一例について、図5に示す模式図を用いて
説明する。
【0075】
図5(A)、(B)に示す半導体装置100の動作の説明では、複数のルーチンとして第
1乃至第3のルーチンを挙げ、割り込み信号によってプログラム処理を中断し、異なるル
ーチンに分岐させる動作を一例として説明する。なお第1のルーチンをメインルーチン、
第2のルーチンをサブルーチンA、第3のルーチンをサブルーチンBとして説明する。
【0076】
まず、図5(A)について説明する。図5(A)には、メインルーチンのプログラム処理
中に、サブルーチンAが割り込み、さらにサブルーチンBが割り込む動作を示している。
【0077】
図5(A)では、まずメインルーチンのプログラム処理を実行するためにレジスタ12で
は命令を順に実行する(図中、実線矢印で表記)。そして割り込み信号によって、メイン
ルーチンが中断され、サブルーチンAを優先する(図中、点線矢印で表記)。メインルー
チンの中断によって、プログラムの実行情報を含む記憶回路13に保持するデータをセー
ブする。記憶回路13に保持したデータを記憶部14_1にセーブするため、レジスタ制
御部11は信号Sv_1を記憶部14_1に与え、データをセーブする。
【0078】
次いで、サブルーチンAのプログラム処理を実行するためにレジスタ12では命令を順に
実行する(図中、実線矢印で表記)。そして割り込み信号によって、サブルーチンAが中
断され、サブルーチンBを優先する(図中、点線矢印で表記)。サブルーチンAの中断に
よって、プログラムの実行情報を含む記憶回路13に保持するデータをセーブする。記憶
回路13に保持したデータを記憶部14_2にセーブするため、レジスタ制御部11は信
号Sv_2を記憶部14_2に与え、データをセーブする。
【0079】
次いで、サブルーチンBのプログラム処理を実行するためにレジスタ12では命令を順に
実行する(図中、実線矢印で表記)。そしてサブルーチンBのプログラム処理が終わると
、中断していたサブルーチンAを再開する(図中、点線矢印で表記)。サブルーチンAを
再開するために、プログラムの実行情報を含むデータを記憶回路13にロードする。記憶
部14_2に保持するデータを記憶回路13にロードするため、レジスタ制御部11は信
号Ld_2を記憶部14_2に与え、データをロードする。
【0080】
次いで、サブルーチンAの中断していたプログラム処理を実行するためにレジスタ12で
は命令を順に実行する(図中、実線矢印で表記)。そしてサブルーチンAのプログラム処
理が終わると、中断していたメインルーチンを再開する(図中、点線矢印で表記)。メイ
ンルーチンを再開するために、プログラムの実行情報を含むデータを記憶回路13にロー
ドする。記憶部14_1に保持するデータを記憶回路13にロードするため、レジスタ制
御部11は信号Ld_1を記憶部14_1に与え、データをロードする。
【0081】
また、図5(A)では、中断したルーチンのデータをセーブし、再開するルーチンのデー
タをロードする構成について説明したが、他の構成とすることもできる。図5(B)に、
他の構成となる動作について説明する。図5(B)には、図5(A)と同様に、メインル
ーチンのプログラム処理中に、サブルーチンAが割り込み、さらにサブルーチンBが割り
込む動作を示している。図5(A)と図5(B)とが異なる点として、予め記憶部14_
1乃至記憶部14_3には、各ルーチンのプログラム処理を実行するためのデータがそれ
ぞれセーブされている状態として動作を行う点にある。該構成とすることで、外部のメモ
リ、例えばSRAMやDRAMのスタック領域に最初にアクセスしておき、予めデータを
セーブしておくことで、割り込み信号が入力されるタイミングでセーブ及びロードを行う
ことでルーチンを切り替えてプログラム処理を実行させることができる。従ってデータの
処理をより効率的に行うことができる。
【0082】
以下、図5(B)に示す、ルーチンの割り込み信号に基づく切り替えについて説明する。
繰り返しの説明となるため、ここではメインルーチンとサブルーチンとの中断と再開につ
いて説明する。
【0083】
図5(B)では、メインルーチンのプログラム処理の実行中に、割り込み信号によって、
メインルーチンが中断される際、プログラムの実行情報を含む記憶回路13に保持するデ
ータをセーブと、サブルーチンAを行うために、プログラムの実行情報を含むデータを記
憶回路13にロードと、を行う。記憶回路13に保持したデータを記憶部14_1にセー
ブするため、レジスタ制御部11は信号Sv_1を記憶部14_1に与え、データをセー
ブする。加えて、記憶部14_2に保持するデータを記憶回路13にロードするため、レ
ジスタ制御部11は信号Ld_2を記憶部14_2に与え、データをロードする。
【0084】
以上図5(A)、(B)を用いて説明したように本実施の形態の半導体装置は、メインル
ーチンのプログラム処理中に、サブルーチンAが割り込み、さらにサブルーチンBが割り
込む動作を実行しても、中断したデータを基にプログラム処理を再開することができる。
この処理中のルーチンを再開するためのデータは、プロセッサ10の内部で保持されるた
め、外部のメモリ、例えばSRAMやDRAMのスタック領域にアクセスしてデータをセ
ーブ又はロードすることがない。そのため、ルーチンの割り込みによって異なるルーチン
を切り替える処理を行っても、切り替えによってセーブ又はロードするデータの処理は、
メモリアクセス等のラグを生じさせることなく、効率的に行うことができる。
【0085】
次いで、記憶回路13と複数の記憶部14_1乃至14_nの回路の具体的な構成につい
図6に示す。図6では、複数の記憶部14_1乃至14_nとして記憶部14_1及び
14_2を図示している。
【0086】
図6に一例として示す記憶回路13は、マスタースレーブ型のフリップフロップの回路構
成である。記憶回路13は、インバータ21,22、トランスミッションゲート23乃至
27、及びNAND31乃至34を有する。NAND31、34には、信号RSTBが与
えられ、HレベルでNANDがインバータとして機能し、Lレベルでハイインピーダンス
となる。なおNAND32、33には、インバータに置き換えることができる。またトラ
ンスミッションゲート23乃至27には、クロック信号CLK又は信号LEが与えられる
。各回路の接続情報については、図6を参照すればよい。
【0087】
なお記憶回路13が有する記憶ノードとしてノードMD、MDBを図示している。ノード
MDおよびノードMDBは、互いに論理の異なるデータを保持する。例えば、一方のデー
タがDataであれば、他方のデータはData_Bである。
【0088】
記憶部14_1及び14_2は、図3で説明した回路構成と同様であり、説明を省略する
。なお、記憶部14_1が有するトランジスタ17のゲートが接続されるノードをノード
ND_1という。記憶部14_2が有するトランジスタ17のゲートが接続されるノード
をノードND_2という。
【0089】
図7図6に示す回路のデータのセーブを行う動作のタイミングチャートを示し、説明す
る。図7では、一例として、記憶回路13から記憶部14_1にデータをセーブする動作
を説明する。図7に示すタイミングチャートでは、記憶ノードであるノードMDBの信号
の変化の他、信号RSTB、信号LE、信号CLKin、信号Sv_1、信号Ld_1、
ノードND_1の電位の変化を示す。
【0090】
なお信号CLKinは、クロック信号CLK及び反転クロック信号CLKBを生成するた
めの信号である。図8(A)に信号CLKinを基に、クロック信号CLK及び反転クロ
ック信号CLKBを生成するための回路構成の一例を示す。図8(A)では、インバータ
41、42を用いて信号を生成する。
【0091】
また信号LEは、データをロードする際、ノードMDを浮遊状態とするための動作を行う
信号である。図8(B)に信号Ld_1、Ld_2を基に、信号LEを生成するための回
路構成の一例を示す。図8(B)では、NOR43を用いて信号を生成する。また、信号
LEを反転した信号LEBは、図8(C)に示すようにインバータ44を用いて生成すれ
ばよい。
【0092】
図7のタイミングチャートにおいて、時刻t1では、通常動作を行う際の波形、信号の状
態を示している。通常動作では、記憶回路で端子Dに与えられるデータをクロック信号C
LKの入力に従って、端子Qに出力する。ノードMDBでは、Data_Bが保持されて
いる。また、信号RSTB、信号LEは共にHレベルである。信号Sv_1、信号Ld_
1は共にLレベルである。ノードND_1の電位は、初期状態としてLレベルの電位が保
持されるとしている。
【0093】
次いで時刻t2では、データのセーブを行う際の波形、信号の状態を示している。クロッ
ク信号CLKを固定し、信号Sv_1をHレベルに切り替える。図7に示す一例では、ク
ロック信号CLKをLレベルに固定し、信号Sv_1をHレベルに切り替えている。信号
Sv_1の電圧振幅は、信号Ld_1の電圧振幅よりも大きく設定することが好ましい。
該構成とすることで、ノードND_1に与えられるData_Bに基づく電位がトランジ
スタの15の閾値電圧分低下することを防ぐことができる。
【0094】
次いで、時刻t3では、再度通常動作を行う際の波形、信号の状態を示している。通常動
作では、記憶回路で端子Dに与えられるデータをクロック信号CLKの入力に従って、端
子Qに出力する。ノードND_1では、時刻t2でセーブしたData_Bに対応する電
位が保持されている。また、信号RSTB、信号LEは共にHレベルである。信号Sv_
1、信号Ld_1は共にLレベルである。
【0095】
時刻t3以降、信号Sv_1はLレベルとすることで、時刻t2でノードND_1に与え
たデータ電位に応じた電荷を保持し続けることができる。
【0096】
以上の説明が、図6に示す回路のデータのセーブを行う動作のタイミングチャートである
【0097】
次いで、図9に、図6に示す回路のデータのロードを行う動作のタイミングチャートを示
し、説明する。図9では、一例として、記憶部14_1から記憶回路13にデータをロー
ドする動作を説明する。図9に示すタイミングチャートでは、記憶ノードであるノードM
Dの信号の変化の他、信号RSTB、信号LE、信号CLKin、信号Sv_1、信号L
d_1、ノードND_1の電位の変化を示す。
【0098】
図9のタイミングチャートにおいて、時刻t4では、通常動作を行う際の波形、信号の状
態を示している。通常動作では、記憶回路で端子Dに与えられるデータをクロック信号C
LKの入力に従って、端子Qに出力する。ノードMDでは、DataAが保持されている
。また、信号RSTB、信号LEは共にHレベルである。信号Sv_1、信号Ld_1は
共にLレベルである。ノードND_1の電位は、図7の時刻t2でセーブしたData_
Bに対応する電位が保持されるとしている。
【0099】
次いで時刻t5では、データのロードを行うためのプリチャージ動作を行う状態を示して
いる。プリチャージ動作では、信号CLKinをHレベル、信号RSTBをLレベルとし
、ノードMDをHレベルとする。
【0100】
次いで時刻t6では、データをロードする状態を示している。データをロードする動作で
は、信号LEをLレベルとして、ノードMDを浮遊状態とし、信号Ld_1をHレベルに
する。トランジスタ17、18の導通状態又は非導通状態が決まるため、ノードMDの電
位は、ノードND_1の論理が反転したデータであるDataにロードされる。
【0101】
次いで時刻t7では、信号RSTBをHレベル、信号Ld_1をLレベルとし、そして時
刻t8では、信号LEをHレベルとして、再度通常動作を行う。
【0102】
以上の説明が、図6に示す回路のデータのロードを行う動作のタイミングチャートである
【0103】
なお図9では、複数の動作を同時、例えば時刻t6では信号LEのLレベルと、信号Ld
_1をHレベルにするタイミングを同じとして説明したが別のタイミングでもよい。例え
ば、図10に示す時刻t6、t6’のように分けて動作させてもよい。他にも、時刻t7
、t7’のように信号RSTBをHレベル、信号Ld_1をLレベルとするタイミングを
異ならせてもよい。また、時刻t8、t8’のように信号LEをHレベル、信号CLKi
nを発振するタイミングを異ならせてもよい。
【0104】
以上説明したように、本実施の形態で説明した半導体装置100では、プロセッサ10で
行うルーチンに対応させて記憶回路13を、複数の記憶部14_1乃至14_nとの間で
セーブ又はロードする構成とすることで、割り込み信号によって複数のルーチンを割り込
ませてプロセッサ10でのデータの処理を行うことができる。そして別のルーチンが割り
込んだ際、データを記憶回路13から記憶回路14にセーブ、記憶回路14から記憶回路
13にロード、することで、途中で別のルーチンを優先的に処理するために一旦処理中の
ルーチンを中断させても割り込み直前の処理中のルーチンを再開することができる。この
処理中のルーチンを再開するためのデータは、プロセッサ10の内部で保持されるため、
外部のメモリ、例えばSRAMやDRAMのスタック領域にアクセスしてデータをセーブ
又はロードすることがない。そのため、ルーチンの割り込みによって異なるルーチンを切
り替える処理を行っても、切り替えによってセーブ又はロードするデータの処理は、メモ
リアクセス等のラグを生じさせることなく、効率的に行うことができる。
【0105】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
【0106】
(実施の形態2)
本実施の形態では、実施の形態1の図6で説明した記憶回路13、記憶部14_1及び1
4_2とは異なる回路構成の一例について説明する。
【0107】
図11には、実施の形態1の図6で説明した記憶回路13、記憶部14_1及び14_2
とは異なる回路構成として、記憶回路13x、記憶部14x_1及び14x_2の回路構
成を示している。記憶回路13xは、インバータ51乃至56、トランスミッションゲー
ト57及び58、NAND59、並びにトランジスタ60乃至64を有する。NAND5
9には、信号RSTBが与えられる。またトランスミッションゲート57及び58には、
クロック信号CLKが与えられる。トランジスタ60,61には、クロック信号CLKが
与えられる。トランジスタ62には、信号LEBが与えられる。トランジスタ63,64
には、信号LRSTが与えられる。各回路の接続情報については、図11を参照すればよ
い。
【0108】
なお記憶回路13xが有する記憶ノードとしてノードMD、MDBを図示している。ノー
ドMDおよびノードMDBは、互いに論理の異なるデータを保持する。例えば、一方のデ
ータがDataであれば、他方のデータはData_Bである。なお信号LRSTは、ノ
ードMD、MDBの電位を初期化するための信号である。初期化は、ノードMDとMDB
とをグラウンド電位とすること、あるいは互いのノードを平衡状態とすることで行われる
【0109】
記憶部14x_1及び14x_2は、トランジスタ65、66、及び容量素子67,68
を有する。トランジスタ65、66のゲートには、信号SL_1、信号SL_2が与えら
れる。信号SL_1、信号SL_2は、記憶回路13xと複数の記憶部14x_1乃至1
4x_nとの間でデータのセーブ又はロードを行うための信号であり、実施の形態1で説
明した信号Sv_1乃至Sv_nと信号Ld_1乃至Ld_nとの役割を兼ねる信号であ
る。各回路の接続情報については、図11を参照すればよい。なお、記憶部14x_1が
有するトランジスタ65、66のソース又はドレインの一方が接続されるノードをノード
NR_1、ノードNRB_1という。
【0110】
なお信号CLKinは、上記実施の形態1で説明した信号CLKinと同様である。すな
わち図8(A)で説明したように、信号CLKinは、クロック信号CLK及び反転クロ
ック信号CLKBを生成するための信号である。
【0111】
なおトランジスタ65、66は、オフ電流が小さいことが好ましい。オフ電流が小さいト
ランジスタとしては、OSトランジスタであることが好ましい。なお回路図においてトラ
ンジスタ65、66は、OSトランジスタであることを明示するために、回路記号に「O
S」の記載を付している。
【0112】
図12図11に示す回路のデータのセーブを行う動作のタイミングチャートを示し、説
明する。図12では、一例として、記憶回路13xから記憶部14x_1にデータをセー
ブする動作を説明する。図12に示すタイミングチャートでは、記憶ノードであるノード
MD(MDB)の信号の変化の他、信号RSTB、信号LEB、信号CLKin、信号S
L_1、信号LRST、ノードNR_1(NRB_1)の電位の変化を示す。
【0113】
図12のタイミングチャートにおいて、時刻T1では、通常動作を行う際の波形、信号の
状態を示している。通常動作では、記憶回路で端子Dに与えられるデータをクロック信号
CLKの入力に従って、端子Q、端子QBに出力する。ノードMDでは、Dataが保持
されている。また、信号RSTBはHレベル、信号LEBはLレベルである。信号SL_
1はLレベルである。信号LRSTはLレベルである。ノードNR_1の電位は、初期状
態としてLレベルの電位が保持されるとしている。
【0114】
次いで時刻T2では、データのセーブを行う際の波形、信号の状態を示している。クロッ
ク信号CLKをHレベル、あるいはLレベルに固定し、信号SL_1をHレベルに切り替
える。信号SL_1の電圧振幅は、他の信号の電圧振幅よりも大きく設定することが好ま
しい。該構成とすることで、ノードNR_1、NRB_1に与えられるData、Dat
a_Bに基づく電位がトランジスタの65、66の閾値電圧分低下することを防ぐことが
できる。
【0115】
次いで、時刻T3では、再度通常動作を行う際の波形、信号の状態を示している。通常動
作では、記憶回路で端子Dに与えられるデータをクロック信号CLKの入力に従って、端
子Q、端子QBに出力する。ノードNR_1、NRB_1では、時刻T2でセーブしたD
ata、Data_Bに対応する電位が保持されている。また、信号RSTBはHレベル
、信号LEBはLレベルである。信号SL_1はLレベルである。信号LRSTはLレベ
ルである。
【0116】
時刻T3以降、信号SL_1はLレベルとすることで、時刻T2でノードNR_1、NR
B_1に与えたデータ電位に応じた電荷を保持し続けることができる。
【0117】
以上の説明が、図11に示す回路のデータのセーブを行う動作のタイミングチャートであ
る。
【0118】
次いで、図13に、図11に示す回路のデータのロードを行う動作のタイミングチャート
を示し、説明する。図13では、一例として、記憶部14x_1から記憶回路13xにデ
ータをロードする動作を説明する。図13に示すタイミングチャートでは、記憶ノードで
あるノードMD(MDB)の信号の変化の他、信号RSTB、信号LEB、信号CLKi
n、信号SL_1、信号LRST、ノードNR_1(NRB_1)の電位の変化を示す。
【0119】
図13のタイミングチャートにおいて、時刻T4では、通常動作を行う際の波形、信号の
状態を示している。通常動作では、記憶回路で端子Dに与えられるデータをクロック信号
CLKの入力に従って、端子Q、端子QBに出力する。ノードMDでは、DataAが保
持されている。また、信号RSTBはHレベル、信号LEBはLレベルである。信号SL
_1はLレベルである。信号LRSTはLレベルである。ノードNR_1の電位は、図1
2の時刻T2でセーブしたDataに対応する電位が保持されるとしている。
【0120】
次いで時刻T5では、信号CLKinをLレベルとし、時刻T6では、信号LEBをHレ
ベルとする。トランジスタ60、61が非導通状態となり、インバータ53,54への電
源電圧の供給を停止する。そのため、ノードMD,MDBは、浮遊状態となる。
【0121】
次いで時刻T7では、信号LRSTをHレベルとし、時刻T8では、信号LRSTをLレ
ベルとする。トランジスタ63、64が導通状態となり、その後非導通状態となる。ノー
ドMD,MDBは、共にグラウンド電位となる。
【0122】
次いで時刻T9、時刻T10では、データをロードする。データをロードする動作では、
信号SL_1をHレベルとして、その後Lレベルとする。トランジスタの65、66は導
通状態となり、その後非導通状態となる。そのため、ノードMDとノードNR_1との間
,ノードMDBとノードNRB_1との間で電荷が移動する。ノードNR_1又はノード
NRB_1は、一方がHレベル、他方がLレベルの電位に応じた電荷を保持している。そ
のため、ノードMDとノードMDBとでは、電位差が生じる。この電位差が生じた状態で
、時刻T11では、信号LEBをLレベルとする。インバータ53,54への電源電圧の
供給を再開され、ノードMD,MDBは、データがロードされる。そして時刻T12では
、信号LEをHレベルとして、再度通常動作を行う。
【0123】
以上の説明が、図11に示す回路のデータのロードを行う動作のタイミングチャートであ
る。
【0124】
なお図11では、初期化の動作によってノードMD,MDBを共にグラウンド電位とする
回路構成について示したが、他の構成とすることもできる。例えば、互いのノードを平衡
状態とすることで初期化の動作を行う構成としてもよい。
ノードMD,MDBを平衡状態とするための回路構成としては、図14の回路構成を一例
として挙げることができる。図14に示す記憶回路13yは、ノードMD,MDBを平衡
状態とするためのトランジスタ69を有する。トランジスタ69は、ゲートに信号LRS
Tが与えられ、図12及び図13で説明した動作によってデータのセーブ及びロードを行
うことができる。
【0125】
以上説明したように、本実施の形態で説明した記憶回路13、記憶部14_1及び14_
2では、実施の形態1の構成と同様に、ルーチンの割り込みによって異なるルーチンを切
り替える処理を行っても、切り替えによってセーブ又はロードするデータの処理は、メモ
リアクセス等のラグを生じさせることなく、効率的に行うことができる。
【0126】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
【0127】
(実施の形態3)
本実施の形態では、半導体装置の応用形態の一例について説明する。
【0128】
本発明の一態様に係る半導体装置の構成を一例として図15に示す。図15に示す半導体
装置100Aは、レジスタ制御部101、プロセッサ102、キャッシュ109、バスイ
ンターフェース110、及びデバッグインターフェース111を有する。さらに、プロセ
ッサ102は、制御装置103、PC(プログラムカウンタ)104、パイプラインレジ
スタ105、パイプラインレジスタ106、ALU(Arithmetic logic
unit)107、及びレジスタファイル108を有する。本発明の一態様にかかる半
導体装置は、パイプラインレジスタ105、パイプラインレジスタ106、レジスタファ
イル108や、その他の回路に含まれるレジスタ、フリップフロップ等に用いることがで
きる。
【0129】
制御装置103は、レジスタ制御部101、PC104、パイプラインレジスタ105、
パイプラインレジスタ106、ALU107、レジスタファイル108、キャッシュ10
9、バスインターフェース110、及びデバッグインターフェース111の動作を統括的
に制御することで、入力されたアプリケーションなどのプログラムに含まれる命令をデコ
ードし、実行する機能を有する。
【0130】
ALU107は、四則演算、論理演算などの各種演算処理を行う機能を有する。
【0131】
そして、制御装置103には、制御装置103において実行される複数の命令で構成され
るアプリケーションなどのプログラムと、ALU107における演算処理に用いられるデ
ータとを、記憶する機能を有するメインメモリが設けられている。
【0132】
キャッシュ109は、使用頻度の高いデータを一時的に記憶しておく機能を有する。PC
104は、次に実行する命令のアドレスを記憶する機能を有するレジスタである。パイプ
ラインレジスタ105は、制御装置103で用いられる命令(プログラム)のうち、使用
頻度の高い命令を一時的に記憶しておく機能を有する。なお、図15では図示していない
が、半導体装置100には、キャッシュ109の動作を制御するキャッシュコントローラ
が設けられている。
【0133】
レジスタファイル108は、汎用レジスタを含む複数のレジスタを有しており、制御装置
103のメインメモリから読み出されたデータ、ALU107の演算処理の途中で得られ
たデータ、或いはALU107の演算処理の結果得られたデータ、などを記憶することが
できる。
【0134】
パイプラインレジスタ106は、ALU107の演算処理の途中で得られたデータ、或い
はALU107の演算処理の結果得られたデータなどを一時的に記憶する機能を有するレ
ジスタである。また、アプリケーションなどのプログラムを一時的に記憶する機能を有し
ていても良い。
【0135】
バスインターフェース110は、半導体装置100Aと半導体装置の外部にある各種装置
との間におけるデータの経路としての機能を有する。デバッグインターフェース111は
、デバッグの制御を行うための命令を半導体装置100Aに入力するための信号の経路と
しての機能を有する。バスインターフェース110とデバッグインターフェース111に
は、それぞれにレジスタが付設されている。
【0136】
レジスタ制御部101は、割り込み信号に従って、パイプラインレジスタ105、パイプ
ラインレジスタ106、レジスタファイル108等が有する記憶回路13と複数の記憶部
14_1乃至14_nとの間でデータのセーブ又はロードを行うための信号を出力するた
めの機能を有する回路である。データのセーブ又はロードを行うための信号は、信号Sv
_1乃至Sv_n及び信号Ld_1乃至Ld_nであり、詳細な説明については、実施の
形態1で行った説明と同様であり、ここでは割愛する。
【0137】
上記構成を有する半導体装置100Aにおける、記憶回路13と複数の記憶部14_1乃
至14_nとの間でデータのセーブ又はロードを行う動作の流れについて、一例を挙げて
説明する。
【0138】
まず、割り込み信号がレジスタ制御部101に与えられる。レジスタ制御部101は、複
数の記憶部14_1乃至14_nのうちプログラム処理を実行中のルーチンに対応する記
憶部に、記憶回路13に保持したデータをセーブする。そして必要に応じて、割り込み処
理によって優先的に実行されるルーチンのプログラム処理を実行する。このとき、必要に
応じて、複数の記憶部14_1乃至14_nのうち対応する記憶部から、記憶回路13に
データをロードしてもよい。そして、優先させたルーチンが完了した後、前のルーチンの
プログラム処理を実行するために、データをロードする。
【0139】
この処理中のルーチンを再開するためのデータは、プロセッサ102の内部で保持される
ため、外部のメモリ、例えばSRAMやDRAMのスタック領域にアクセスしてデータを
セーブ又はロードすることがない。そのため、ルーチンの割り込みによって異なるルーチ
ンを切り替える処理を行っても、切り替えによってセーブ又はロードするデータの処理は
、メモリアクセス等のラグを生じさせることなく、効率的に行うことができる。
【0140】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
【0141】
(実施の形態4)
本実施の形態では、半導体装置が有するトランジスタの断面構造の一例について説明する
【0142】
図16に、半導体装置の断面構造の一例を示す。図16では、実施の形態1の図4(A)
に示したトランジスタ15、容量素子16、トランジスタ17及びトランジスタ18の断
面構造を、一例として示す。
【0143】
なお、図16では、酸化物半導体膜にチャネル形成領域を有するトランジスタ15と、容
量素子16とが、単結晶のシリコン基板にチャネル形成領域を有する、nチャネル型のト
ランジスタ17及びトランジスタ18上に形成されている場合を例示している。
【0144】
トランジスタ17及びトランジスタ18は、非晶質、微結晶、多結晶または単結晶である
、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有
していても良い。或いは、トランジスタ17及びトランジスタ18は、酸化物半導体膜ま
たは酸化物半導体基板に、チャネル形成領域を有していても良い。全てのトランジスタが
酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有している場合、トラン
ジスタ15はトランジスタ17及びトランジスタ18上に積層されていなくとも良く、全
てのトランジスタは、同一の層に形成されていても良い。
【0145】
シリコンの薄膜を用いてトランジスタ17及びトランジスタ18を形成する場合、当該薄
膜には、プラズマCVD法などの気相成長法若しくはスパッタリング法で作製された非晶
質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シ
リコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコ
ンなどを用いることができる。
【0146】
トランジスタ17及びトランジスタ18が形成される半導体基板400は、例えば、シリ
コン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図1
6では、単結晶シリコン基板を半導体基板400として用いる場合を例示している。
【0147】
また、トランジスタ17及びトランジスタ18は、素子分離法により電気的に分離されて
いる。素子分離法として、選択酸化法(LOCOS法:Local Oxidation
of Silicon法)、トレンチ分離法(STI法:Shallow Trenc
h Isolation)等を用いることができる。図16では、トレンチ分離法を用い
てトランジスタ17及びトランジスタ18を電気的に分離する場合を例示している。具体
的に、図16では、半導体基板400にエッチング等によりトレンチを形成した後、酸化
珪素などを含む絶縁物を当該トレンチに埋め込むことで形成される素子分離領域401に
より、トランジスタ17及びトランジスタ18を素子分離させる場合を例示している。
【0148】
トランジスタ17及びトランジスタ18上には、絶縁膜411が設けられている。絶縁膜
411には開口部が形成されている。そして、絶縁膜411上には、上記開口部において
、トランジスタ17及びトランジスタ18のソースまたはドレインにそれぞれ接続されて
いる複数の導電膜412と、トランジスタ18のゲート428Aと同層にある導電膜42
8Bに接続されている導電膜429が設けられている。
【0149】
絶縁膜411上には絶縁膜414が設けられている。そして、絶縁膜414上には、酸素
、水素、水の拡散を防ぐブロッキング効果を有する絶縁膜415が設けられている。絶縁
膜415は、密度が高くて緻密である程、また未結合手が少なく化学的に安定である程、
より高いブロッキング効果を示す。酸素、水素、水の拡散を防ぐブロッキング効果を示す
絶縁膜415として、例えば、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム
、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化
窒化ハフニウム等を用いることができる。水素、水の拡散を防ぐブロッキング効果を示す
絶縁膜415として、例えば、窒化シリコン、窒化酸化シリコン等を用いることができる
【0150】
絶縁膜415上には絶縁膜416が設けられており、絶縁膜416上にはトランジスタ1
5が設けられている。
【0151】
トランジスタ15は、絶縁膜416上の酸化物半導体膜420と、酸化物半導体膜420
に接続され、ソースまたはドレインとしての機能を有する導電膜421及び導電膜422
と、酸化物半導体膜420、導電膜421及び導電膜422上の絶縁膜423と、絶縁膜
423を間に挟んで酸化物半導体膜420と重なる導電膜424と、を有する。そして、
絶縁膜414乃至絶縁膜416には開口部が設けられており、導電膜422は、上記開口
部において、導電膜429に接続されている、絶縁膜411上の導電膜412に接続され
ている。
【0152】
また、導電膜422上には絶縁膜427が設けられており、絶縁膜427上には、導電膜
422と重なる導電膜425が設けられている。導電膜422と、絶縁膜427と、導電
膜425とが重なり合う部分が、容量素子16として機能する。
【0153】
トランジスタ15、容量素子16上には、絶縁膜426が設けられている。
【0154】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
【0155】
(実施の形態5)
本実施の形態では、本発明の一態様に係る半導体装置に用いることのできるトランジスタ
の一例について説明する。特に本実施の形態では、図16で説明したトランジスタ15の
一例について説明する。酸化物半導体膜にチャネル形成領域を有するトランジスタ15は
、オフ電流が小さいため、データに対応する電荷の保持期間を長くすることができる。
【0156】
図17に、酸化物半導体膜にチャネル形成領域を有するトランジスタ15の構成を、一例
として示す。図17(A)には、トランジスタ15の上面図を示す。なお、図17(A)
では、トランジスタ15のレイアウトを明確にするために、各種の絶縁膜を省略している
。また、図17(A)に示した上面図の、一点鎖線A1−A2における断面図を図17
B)に示し、一点鎖線A3−A4における断面図を図17(C)に示す。
【0157】
図17に示すように、トランジスタ15は、絶縁膜81上において順に積層された酸化物
半導体膜82a及び酸化物半導体膜82bと、酸化物半導体膜82bに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する導電膜83及び導電膜84と、酸
化物半導体膜82b、導電膜83及び導電膜84上の酸化物半導体膜82cと、絶縁膜と
しての機能を有し、なおかつ酸化物半導体膜82c上に位置する絶縁膜85と、ゲート電
極としての機能を有し、なおかつ絶縁膜85上において酸化物半導体膜82a乃至酸化物
半導体膜82cと重なる導電膜86とを有する。
【0158】
また、トランジスタ15の、具体的な構成の別の一例を、図18に示す。図18(A)に
は、トランジスタ15の上面図を示す。なお、図18(A)では、トランジスタ15のレ
イアウトを明確にするために、各種の絶縁膜を省略している。また、図18(A)に示し
た上面図の、一点鎖線A1−A2における断面図を図18(B)に示し、一点鎖線A3−
A4における断面図を図18(C)に示す。
【0159】
図18に示すように、トランジスタ15は、絶縁膜81上において順に積層された酸化物
半導体膜82a乃至酸化物半導体膜82cと、酸化物半導体膜82cに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する導電膜83及び導電膜84と、絶
縁膜としての機能を有し、なおかつ酸化物半導体膜82c、導電膜83及び導電膜84上
に位置する絶縁膜85と、ゲート電極としての機能を有し、なおかつ絶縁膜85上におい
て酸化物半導体膜82a乃至酸化物半導体膜82cと重なる導電膜86とを有する。
【0160】
また、トランジスタ15の具体的な構成の別の一例を、図21に示す。図21(A)には
、トランジスタ15の上面図を示す。なお、図21(A)では、トランジスタ15のレイ
アウトを明確にするために、各種の絶縁膜を省略している。また、図21(A)に示した
上面図の、一点鎖線A1−A2における断面図を図21(B)に示し、一点鎖線A3−A
4における断面図を図18(C)に示す。
【0161】
図21に示すように、トランジスタ15は、絶縁膜81上において順に積層された酸化物
半導体膜82a乃至酸化物半導体膜82cと、酸化物半導体膜82cに電気的に接続され
、ソース電極またはドレイン電極としての機能を有する層89及び層90、並びに導電膜
83及び導電膜84と、絶縁膜としての機能を有し、なおかつ酸化物半導体膜82c、導
電膜83及び導電膜84上に位置する絶縁膜85と、ゲート電極としての機能を有し、な
おかつ絶縁膜85上において酸化物半導体膜82a乃至酸化物半導体膜82cと重なる導
電膜86とを有する。
【0162】
層89及び層90としては、酸化物半導体膜82a乃至酸化物半導体膜82c等との間に
ショットキー障壁を形成しない機能を有する層である。このような層としては、例えば、
透明導電体、酸化物半導体、窒化物半導体または酸化窒化物半導体がある。より具体的に
は、インジウム、スズおよび酸素を含む層、インジウムおよび亜鉛を含む層、インジウム
、タングステンおよび亜鉛を含む層、スズおよび亜鉛を含む層、亜鉛およびガリウムを含
む層、亜鉛およびアルミニウムを含む層、亜鉛およびフッ素を含む層、亜鉛およびホウ素
を含む層、スズおよびアンチモンを含む層、スズおよびフッ素を含む層またはチタンおよ
びニオブを含む層などを用いればよい。または、これらの層が水素、炭素、窒素、シリコ
ン、ゲルマニウムまたはアルゴンを含んでも構わない。層89及び層90を有する構成と
することで、トランジスタのオン特性を向上させることができる。
【0163】
なお、図17及び図18では、積層された酸化物半導体膜82a乃至酸化物半導体膜82
cを用いるトランジスタ15の構成を例示している。トランジスタ15が有する酸化物半
導体膜は、積層された複数の酸化物半導体膜で構成されているとは限らず、単膜の酸化物
半導体膜で構成されていても良い。
【0164】
酸化物半導体膜82a乃至酸化物半導体膜82cが順に積層されている半導体膜をトラン
ジスタ15が有する場合、酸化物半導体膜82a及び酸化物半導体膜82cは、酸化物半
導体膜82bを構成する金属元素の少なくとも1つを、その構成要素に含み、伝導帯下端
のエネルギーが酸化物半導体膜82bよりも0.05eV以上、0.07eV以上、0.
1eV以上または0.15eV以上、かつ2eV以下、1eV以下、0.5eV以下また
は0.4eV以下、真空準位に近い酸化物膜である。さらに、酸化物半導体膜82bは、
少なくともインジウムを含むと、キャリア移動度が高くなるため好ましい。
【0165】
上記構成の半導体膜をトランジスタ15が有する場合、ゲート電極に電圧を印加すること
で、半導体膜に電界が加わると、半導体膜のうち、伝導帯下端のエネルギーが小さい酸化
物半導体膜82bにチャネル領域が形成される。即ち、酸化物半導体膜82bと絶縁膜8
5との間に酸化物半導体膜82cが設けられていることによって、絶縁膜85と離隔して
いる酸化物半導体膜82bに、チャネル領域を形成することができる。
【0166】
また、酸化物半導体膜82cは、酸化物半導体膜82bを構成する金属元素の少なくとも
1つをその構成要素に含むため、酸化物半導体膜82bと酸化物半導体膜82cの界面で
は、界面散乱が起こりにくい。従って、当該界面においてキャリアの動きが阻害されにく
いため、トランジスタ15の電界効果移動度が高くなる。
【0167】
また、酸化物半導体膜82cとして酸化ガリウムを用いる場合、酸化物半導体膜82b中
のInが絶縁膜85に拡散するのを防ぐことができるので、トランジスタ15のリーク電
流を低減することができる。
【0168】
また、酸化物半導体膜82bと酸化物半導体膜82aの界面に界面準位が形成されると、
界面近傍の領域にもチャネル領域が形成されるために、トランジスタ15の閾値電圧が変
動してしまう。しかし、酸化物半導体膜82aは、酸化物半導体膜82bを構成する金属
元素の少なくとも1つをその構成要素に含むため、酸化物半導体膜82bと酸化物半導体
膜82aの界面には、界面準位が形成されにくい。よって、上記構成により、トランジス
タ15の閾値電圧等の電気的特性のばらつきを、低減することができる。
【0169】
また、酸化物半導体膜間に不純物が存在することによって、各膜の界面にキャリアの流れ
を阻害する界面準位が形成されることがないよう、複数の酸化物半導体膜を積層させるこ
とが望ましい。積層された酸化物半導体膜の膜間に不純物が存在していると、酸化物半導
体膜間における伝導帯下端のエネルギーの連続性が失われ、界面近傍において、キャリア
がトラップされるか、あるいは再結合により消滅してしまうからである。膜間における不
純物を低減させることで、主成分である一の金属を少なくとも共に有する複数の酸化物半
導体膜を、単に積層させるよりも、連続接合(ここでは特に伝導帯下端のエネルギーが各
膜の間で連続的に変化するU字型の井戸構造を有している状態)が形成されやすくなる。
【0170】
連続接合を形成するためには、ロードロック室を備えたマルチチャンバー方式の成膜装置
(スパッタリング装置)を用いて各膜を大気に触れさせることなく連続して積層すること
が必要となる。スパッタリング装置における各チャンバーは、酸化物半導体にとって不純
物となる水等を可能な限り除去すべくクライオポンプのような吸着式の真空排気ポンプを
用いて高真空排気(5×10−7Pa乃至1×10−4Pa程度まで)することが好まし
い。または、ターボ分子ポンプとコールドトラップを組み合わせて排気系からチャンバー
内に気体が逆流しないようにしておくことが好ましい。
【0171】
高純度の真性な酸化物半導体を得るためには、各チャンバー内を高真空排気するのみなら
ず、スパッタリングに用いるガスの高純度化も重要である。上記ガスとして用いる酸素ガ
スやアルゴンガスの露点を、−40℃以下、好ましくは−80℃以下、より好ましくは−
100℃以下とし、使用するガスの高純度化を図ることで、酸化物半導体膜に水分等が取
り込まれることを可能な限り防ぐことができる。具体的に、酸化物半導体膜82bがIn
−M−Zn酸化物(Mは、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半
導体膜82bを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:
M:Zn=x:y:zとすると/yは、1/3以上6以下、さらには1以
上6以下であって、z/yは、1/3以上6以下、さらには1以上6以下であること
が好ましい。なお、z/yを1以上6以下とすることで、酸化物半導体膜82bとし
て後述するCAAC−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の
代表例としては、In:M:Zn=1:1:1、In:M:Zn=3:1:2等がある。
【0172】
具体的に、酸化物半導体膜82a、酸化物半導体膜82cがIn−M−Zn酸化物(Mは
、Ga、Y、Zr、La、Ce、またはNd)の場合、酸化物半導体膜82a、酸化物半
導体膜82cを成膜するために用いるターゲットにおいて、金属元素の原子数比をIn:
M:Zn=x:y:zとすると/y<x/yであって、z/y
、1/3以上6以下、さらには1以上6以下であることが好ましい。なお、z/y
1以上6以下とすることで、酸化物半導体膜82a、酸化物半導体膜82cとしてCAA
C−OS膜が形成されやすくなる。ターゲットの金属元素の原子数比の代表例としては、
In:M:Zn=1:3:2、In:M:Zn=1:3:4、In:M:Zn=1:3:
6、In:M:Zn=1:3:8等がある。
【0173】
なお、酸化物半導体膜82a及び酸化物半導体膜82cの厚さは、3nm以上100nm
以下、好ましくは3nm以上50nm以下とする。また、酸化物半導体膜82bの厚さは
、3nm以上200nm以下、好ましくは3nm以上100nm以下であり、さらに好ま
しくは3nm以上50nm以下である。
【0174】
3層構造の半導体膜において、酸化物半導体膜82a乃至酸化物半導体膜82cは、非晶
質または結晶質の両方の形態を取りうる。ただし、チャネル領域が形成される酸化物半導
体膜82bが結晶質であることにより、トランジスタ15に安定した電気的特性を付与す
ることができるため、酸化物半導体膜82bは結晶質であることが好ましい。
【0175】
なお、チャネル形成領域とは、トランジスタ15の半導体膜のうち、ゲート電極と重なり
、かつソース電極とドレイン電極に挟まれる領域を意味する。また、チャネル領域とは、
チャネル形成領域において、電流が主として流れる領域をいう。
【0176】
例えば、酸化物半導体膜82a及び酸化物半導体膜82cとして、スパッタリング法によ
り形成したIn−Ga−Zn酸化物膜を用いる場合、酸化物半導体膜82a及び酸化物半
導体膜82cの成膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:3:2[原
子数比])であるターゲットを用いることができる。成膜条件は、例えば、成膜ガスとし
てアルゴンガスを30sccm、酸素ガスを15sccm用い、圧力0.4Paとし、基
板温度を200℃とし、DC電力0.5kWとすればよい。
【0177】
また、酸化物半導体膜82bをCAAC−OS膜とする場合、酸化物半導体膜82bの成
膜には、In−Ga−Zn酸化物(In:Ga:Zn=1:1:1[原子数比])を含む
多結晶ターゲットを用いることが好ましい。成膜条件は、例えば、成膜ガスとしてアルゴ
ンガスを30sccm、酸素ガスを15sccm用い、圧力を0.4Paとし、基板の温
度300℃とし、DC電力0.5kWとすることができる。
【0178】
なお、電子供与体(ドナー)となる水分または水素などの不純物が低減され、なおかつ酸
素欠損が低減されることにより高純度化された酸化物半導体(purified Oxi
de Semiconductor)は、キャリア発生源が少ないため、i型(真性半導
体)又はi型に限りなく近くすることができる。そのため、高純度化された酸化物半導体
膜にチャネル形成領域を有するトランジスタは、オフ電流が著しく小さく、信頼性が高い
。そして、当該酸化物半導体膜にチャネル形成領域が形成されるトランジスタは、閾値電
圧がプラスとなる電気的特性(ノーマリーオフ特性ともいう。)になりやすい。
【0179】
具体的に、高純度化された酸化物半導体膜にチャネル形成領域を有するトランジスタのオ
フ電流が小さいことは、いろいろな実験により証明できる。例えば、チャネル幅が1×1
μmでチャネル長が10μmの素子であっても、ソース電極とドレイン電極間の電圧
(ドレイン電圧)が1Vから10Vの範囲において、オフ電流が、半導体パラメータアナ
ライザの測定限界以下、すなわち1×10−13A以下という特性を得ることができる。
この場合、トランジスタのチャネル幅で規格化したオフ電流は、100zA/μm以下で
あることが分かる。また、容量素子とトランジスタとを接続して、容量素子に流入または
容量素子から流出する電荷を当該トランジスタで制御する回路を用いて、オフ電流の測定
を行った。当該測定では、高純度化された酸化物半導体膜を上記トランジスタのチャネル
形成領域に用い、容量素子の単位時間あたりの電荷量の推移から当該トランジスタのオフ
電流を測定した。その結果、トランジスタのソース電極とドレイン電極間の電圧が3Vの
場合に、数十yA/μmという、さらに小さいオフ電流が得られることが分かった。従っ
て、高純度化された酸化物半導体膜をチャネル形成領域に用いたトランジスタは、オフ電
流が、結晶性を有するシリコンを用いたトランジスタに比べて著しく小さい。
【0180】
なお、半導体膜として酸化物半導体膜を用いる場合、酸化物半導体としては、少なくとも
インジウム(In)あるいは亜鉛(Zn)を含むことが好ましい。また、該酸化物半導体
を用いたトランジスタの電気的特性のばらつきを減らすためのスタビライザーとして、そ
れらに加えてガリウム(Ga)を有することが好ましい。また、スタビライザーとしてス
ズ(Sn)を有することが好ましい。また、スタビライザーとしてハフニウム(Hf)を
有することが好ましい。また、スタビライザーとしてアルミニウム(Al)を有すること
が好ましい。また、スタビライザーとしてジルコニウム(Zr)を含むことが好ましい。
【0181】
酸化物半導体の中でもIn−Ga−Zn酸化物、In−Sn−Zn酸化物などは、炭化シ
リコン、窒化ガリウム、または酸化ガリウムとは異なり、スパッタリング法や湿式法によ
り電気的特性の優れたトランジスタを作製することが可能であり、量産性に優れるといっ
た利点がある。また、炭化シリコン、窒化ガリウム、または酸化ガリウムとは異なり、上
記In−Ga−Zn酸化物は、ガラス基板上に、電気的特性の優れたトランジスタを作製
することが可能である。また、基板の大型化にも対応が可能である。
【0182】
また、他のスタビライザーとして、ランタノイドである、ランタン(La)、セリウム(
Ce)、プラセオジム(Pr)、ネオジム(Nd)、サマリウム(Sm)、ユウロピウム
(Eu)、ガドリニウム(Gd)、テルビウム(Tb)、ジスプロシウム(Dy)、ホル
ミウム(Ho)、エルビウム(Er)、ツリウム(Tm)、イッテルビウム(Yb)、ル
テチウム(Lu)のいずれか一種または複数種を含んでいてもよい。
【0183】
例えば、酸化物半導体として、酸化インジウム、酸化ガリウム、酸化スズ、酸化亜鉛、I
n−Zn酸化物、Sn−Zn酸化物、Al−Zn酸化物、Zn−Mg酸化物、Sn−Mg
酸化物、In−Mg酸化物、In−Ga酸化物、In−Ga−Zn酸化物(IGZOとも
表記する)、In−Al−Zn酸化物、In−Sn−Zn酸化物、Sn−Ga−Zn酸化
物、Al−Ga−Zn酸化物、Sn−Al−Zn酸化物、In−Hf−Zn酸化物、In
−La−Zn酸化物、In−Pr−Zn酸化物、In−Nd−Zn酸化物、In−Ce−
Zn酸化物、In−Sm−Zn酸化物、In−Eu−Zn酸化物、In−Gd−Zn酸化
物、In−Tb−Zn酸化物、In−Dy−Zn酸化物、In−Ho−Zn酸化物、In
−Er−Zn酸化物、In−Tm−Zn酸化物、In−Yb−Zn酸化物、In−Lu−
Zn酸化物、In−Sn−Ga−Zn酸化物、In−Hf−Ga−Zn酸化物、In−A
l−Ga−Zn酸化物、In−Sn−Al−Zn酸化物、In−Sn−Hf−Zn酸化物
、In−Hf−Al−Zn酸化物を用いることができる。
【0184】
なお、例えば、In−Ga−Zn酸化物とは、InとGaとZnを含む酸化物という意味
であり、InとGaとZnの比率は問わない。また、InとGaとZn以外の金属元素を
含んでいてもよい。In−Ga−Zn酸化物は、無電界時の抵抗が十分に高くオフ電流を
十分に小さくすることが可能であり、また、移動度も高い。
【0185】
例えば、In−Sn−Zn酸化物では比較的容易に高い移動度が得られる。しかしながら
、In−Ga−Zn酸化物でも、バルク内欠陥密度を低減することにより移動度を上げる
ことができる。
【0186】
また、トランジスタ15において、ソース電極及びドレイン電極に用いられる導電性材料
によっては、ソース電極及びドレイン電極中の金属が、酸化物半導体膜から酸素を引き抜
くことがある。この場合、酸化物半導体膜のうち、ソース電極及びドレイン電極に接する
領域が、酸素欠損の形成によりn型化される。n型化された領域は、ソース領域またはド
レイン領域として機能するため、酸化物半導体膜とソース電極及びドレイン電極との間に
おけるコンタクト抵抗を下げることができる。よって、n型化された領域が形成されるこ
とで、トランジスタ15の移動度及びオン電流を高めることができ、それにより、トラン
ジスタ15を用いた半導体装置の高速動作を実現することができる。
【0187】
なお、ソース電極及びドレイン電極中の金属による酸素の引き抜きは、ソース電極及びド
レイン電極をスパッタリング法などにより形成する際に起こりうるし、ソース電極及びド
レイン電極を形成した後に行われる加熱処理によっても起こりうる。また、n型化される
領域は、酸素と結合し易い導電性材料をソース電極及びドレイン電極に用いることで、よ
り形成されやすくなる。上記導電性材料としては、例えば、Al、Cr、Cu、Ta、T
i、Mo、Wなどが挙げられる。
【0188】
複数の積層された酸化物半導体膜を有する半導体膜をトランジスタ15に用いる場合、n
型化される領域は、チャネル領域となる酸化物半導体膜82bにまで達していることが、
トランジスタ15の移動度及びオン電流を高め、半導体装置の高速動作を実現する上で好
ましい。
【0189】
絶縁膜81は、加熱により上記酸素の一部を酸化物半導体膜82a乃至酸化物半導体膜8
2cに供給する機能を有する絶縁膜であることが望ましい。また、絶縁膜81は、欠陥が
少ないことが好ましく、代表的には、ESR測定により得られる、シリコンのダングリン
グボンドに由来するg=2.001を持つスピンの密度が1×1018spins/cm
以下であることが好ましい。
【0190】
絶縁膜81は、加熱により上記酸素の一部を酸化物半導体膜82a乃至酸化物半導体膜8
2cに供給する機能を有するため、酸化物であることが望ましく、例えば、酸化アルミニ
ウム、酸化マグネシウム、酸化珪素、酸化窒化珪素、窒化酸化珪素、酸化ガリウム、酸化
ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸
化ハフニウムおよび酸化タンタルなどを用いることができる。絶縁膜81は、プラズマC
VD(Chemical Vapor Deposition)法またはスパッタリング
法等により、形成することができる。
【0191】
なお、本明細書中において、酸化窒化物は、その組成として、窒素よりも酸素の含有量が
多い材料を指し、窒化酸化物は、その組成として、酸素よりも窒素の含有量が多い材料を
指す。
【0192】
なお、図17及び図18に示すトランジスタ15は、チャネル領域が形成される酸化物半
導体膜82bの端部のうち、導電膜83及び導電膜84とは重ならない端部、言い換える
と、導電膜83及び導電膜84が位置する領域とは異なる領域に位置する端部と、導電膜
86とが、重なる構成を有する。酸化物半導体膜82bの端部は、当該端部を形成するた
めのエッチングでプラズマに曝されるときに、エッチングガスから生じた塩素ラジカル、
フッ素ラジカル等が、酸化物半導体を構成する金属元素と結合しやすい。よって、酸化物
半導体膜の端部では、当該金属元素と結合していた酸素が脱離しやすい状態にあるため、
酸素欠損が形成され、n型化しやすいと考えられる。しかし、図17及び図18に示すト
ランジスタ15では、導電膜83及び導電膜84とは重ならない酸化物半導体膜82bの
端部と、導電膜86とが重なるため、導電膜86の電位を制御することにより、当該端部
にかかる電界を制御することができる。よって、酸化物半導体膜82bの端部を介して導
電膜83と導電膜84の間に流れる電流を、導電膜86に与える電位によって制御するこ
とができる。このようなトランジスタ15の構造を、Surrounded Chann
el(S−Channel)構造とよぶ。
【0193】
具体的に、S−Channel構造の場合、トランジスタ15がオフとなるような電位を
導電膜86に与えたときは、当該端部を介して導電膜83と導電膜84の間に流れるオフ
電流を小さく抑えることができる。そのため、トランジスタ15では、大きなオン電流を
得るためにチャネル長を短くし、その結果、酸化物半導体膜82bの端部における導電膜
83と導電膜84の間の長さが短くなっても、トランジスタ15のオフ電流を小さく抑え
ることができる。よって、トランジスタ15は、チャネル長を短くすることで、オンのと
きには大きいオン電流を得ることができ、オフのときにはオフ電流を小さく抑えることが
できる。
【0194】
また、具体的に、S−Channel構造の場合、トランジスタ15がオンとなるような
電位を導電膜86に与えたときは、当該端部を介して導電膜83と導電膜84の間に流れ
る電流を大きくすることができる。当該電流は、トランジスタ15の電界効果移動度とオ
ン電流の増大に寄与する。そして、酸化物半導体膜82bの端部と、導電膜86とが重な
ることで、酸化物半導体膜82bにおいてキャリアの流れる領域が、絶縁膜85に近い酸
化物半導体膜82bの界面近傍のみでなく、酸化物半導体膜82bの広い範囲においてキ
ャリアが流れるため、トランジスタ15におけるキャリアの移動量が増加する。この結果
、トランジスタ15のオン電流が大きくなる共に、電界効果移動度が高くなり、代表的に
は電界効果移動度が10cm/V・s以上、さらには20cm/V・s以上となる。
なお、ここでの電界効果移動度は、酸化物半導体膜の物性値としての移動度の近似値では
なく、トランジスタの飽和領域における電流駆動力の指標であり、見かけ上の電界効果移
動度である。
【0195】
以下では、酸化物半導体膜の構造について説明する。
【0196】
酸化物半導体膜は、単結晶酸化物半導体膜と非単結晶酸化物半導体膜とに大別される。非
単結晶酸化物半導体膜とは、非晶質酸化物半導体膜、微結晶酸化物半導体膜、多結晶酸化
物半導体膜、CAAC−OS(C Axis Aligned Crystalline
Oxide Semiconductor)膜などをいう。
【0197】
非晶質酸化物半導体膜は、膜中における原子配列が不規則であり、結晶成分を有さない酸
化物半導体膜である。微小領域においても結晶部を有さず、膜全体が完全な非晶質構造の
酸化物半導体膜が典型である。
【0198】
微結晶酸化物半導体膜は、例えば、1nm以上10nm未満の大きさの微結晶(ナノ結晶
ともいう。)を含む。従って、微結晶酸化物半導体膜は、非晶質酸化物半導体膜よりも原
子配列の規則性が高い。そのため、微結晶酸化物半導体膜は、非晶質酸化物半導体膜より
も欠陥準位密度が低いという特徴がある。
【0199】
CAAC−OS膜は、複数の結晶部を有する酸化物半導体膜の一つであり、ほとんどの結
晶部は、一辺が100nm未満の立方体内に収まる大きさである。従って、CAAC−O
S膜に含まれる結晶部は、一辺が10nm未満、5nm未満または3nm未満の立方体内
に収まる大きさの場合も含まれる。CAAC−OS膜は、微結晶酸化物半導体膜よりも欠
陥準位密度が低いという特徴がある。CAAC−OS膜を透過型電子顕微鏡(TEM:T
ransmission Electron Microscope)によって観察する
と、結晶部同士の明確な境界、即ち結晶粒界(グレインバウンダリーともいう。)を確認
することができない。そのため、CAAC−OS膜は、結晶粒界に起因する電子移動度の
低下が起こりにくいといえる。
【0200】
CAAC−OS膜を、試料面と概略平行な方向からTEMによって観察(断面TEM観察
)すると、結晶部において、金属原子が層状に配列していることを確認できる。金属原子
の各層は、CAAC−OS膜の膜を形成する面(被形成面ともいう。)または上面の凹凸
を反映した形状であり、CAAC−OS膜の被形成面または上面と平行に配列する。
【0201】
一方、CAAC−OS膜を、試料面と概略垂直な方向からTEMによって観察(平面TE
M観察)すると、結晶部において、金属原子が三角形状または六角形状に配列しているこ
とを確認できる。しかしながら、異なる結晶部間で、金属原子の配列に規則性は見られな
い。
【0202】
断面TEM観察および平面TEM観察より、CAAC−OS膜の結晶部は配向性を有して
いることがわかる。
【0203】
CAAC−OS膜に対し、X線回折(XRD:X−Ray Diffraction)装
置を用いて構造解析を行うと、例えばInGaZnOの結晶を有するCAAC−OS膜
のout−of−plane法による解析では、回折角(2θ)が31°近傍にピークが
現れる場合がある。このピークは、InGaZnOの結晶の(009)面に帰属される
ことから、CAAC−OS膜の結晶がc軸配向性を有し、c軸が被形成面または上面に概
略垂直な方向を向いていることが確認できる。
【0204】
一方、CAAC−OS膜に対し、c軸に概略垂直な方向からX線を入射させるin−pl
ane法による解析では、2θが56°近傍にピークが現れる場合がある。このピークは
、InGaZnOの結晶の(110)面に帰属される。InGaZnOの単結晶酸化
物半導体膜であれば、2θを56°近傍に固定し、試料面の法線ベクトルを軸(φ軸)と
して試料を回転させながら分析(φスキャン)を行うと、(110)面と等価な結晶面に
帰属されるピークが6本観察される。これに対し、CAAC−OS膜の場合は、2θを5
6°近傍に固定してφスキャンした場合でも、明瞭なピークが現れない。
【0205】
以上のことから、CAAC−OS膜では、異なる結晶部間ではa軸およびb軸の配向は不
規則であるが、c軸配向性を有し、かつc軸が被形成面または上面の法線ベクトルに平行
な方向を向いていることがわかる。従って、前述の断面TEM観察で確認された層状に配
列した金属原子の各層は、結晶のab面に平行な面である。
【0206】
なお、結晶部は、CAAC−OS膜を成膜した際、または加熱処理などの結晶化処理を行
った際に形成される。上述したように、結晶のc軸は、CAAC−OS膜の被形成面また
は上面の法線ベクトルに平行な方向に配向する。従って、例えば、CAAC−OS膜の形
状をエッチングなどによって変化させた場合、結晶のc軸がCAAC−OS膜の被形成面
または上面の法線ベクトルと平行にならないこともある。
【0207】
また、CAAC−OS膜中の結晶化度が均一でなくてもよい。例えば、CAAC−OS膜
の結晶部が、CAAC−OS膜の上面近傍からの結晶成長によって形成される場合、上面
近傍の領域は、被形成面近傍の領域よりも結晶化度が高くなることがある。また、CAA
C−OS膜に不純物を添加する場合、不純物が添加された領域の結晶化度が変化し、部分
的に結晶化度の異なる領域が形成されることもある。
【0208】
なお、InGaZnOの結晶を有するCAAC−OS膜のout−of−plane法
による解析では、2θが31°近傍のピークの他に、2θが36°近傍にもピークが現れ
る場合がある。2θが36°近傍のピークは、CAAC−OS膜中の一部に、c軸配向性
を有さない結晶が含まれることを示している。CAAC−OS膜は、2θが31°近傍に
ピークを示し、2θが36°近傍にピークを示さないことが好ましい。
【0209】
CAAC−OS膜を用いたトランジスタは、可視光や紫外光の照射による電気的特性の変
動が小さい。よって、当該トランジスタは、信頼性が高い。
【0210】
なお、酸化物半導体膜は、例えば、非晶質酸化物半導体膜、微結晶酸化物半導体膜、CA
AC−OS膜のうち、二種以上を有する積層膜であってもよい。
【0211】
また、CAAC−OS膜を成膜するために、以下の条件を適用することが好ましい。
【0212】
成膜時の不純物混入を低減することで、不純物によって結晶状態が崩れることを抑制でき
る。例えば、処理室内に存在する不純物濃度(水素、水、二酸化炭素、及び窒素など)を
低減すればよい。また、成膜ガス中の不純物濃度を低減すればよい。具体的には、露点が
−80℃以下、好ましくは−100℃以下である成膜ガスを用いる。
【0213】
また、成膜時の基板加熱温度を高めることで、基板到達後にスパッタリング粒子のマイグ
レーションが起こる。具体的には、基板加熱温度を100℃以上740℃以下、好ましく
は200℃以上500℃以下として成膜する。成膜時の基板加熱温度を高めることで、平
板状又はペレット状のスパッタリング粒子が基板に到達した場合、基板上でマイグレーシ
ョンが起こり、スパッタリング粒子の平らな面が基板に付着する。
【0214】
また、成膜ガス中の酸素割合を高め、電力を最適化することで成膜時のプラズマダメージ
を軽減すると好ましい。成膜ガス中の酸素割合は、30体積%以上、好ましくは100体
積%とする。
【0215】
ターゲットの一例として、In−Ga−Zn酸化物ターゲットについて以下に示す。
【0216】
InO粉末、GaO粉末及びZnO粉末を所定のmol数比で混合し、加圧処理後
、1000℃以上1500℃以下の温度で加熱処理をすることで多結晶であるIn−Ga
−Zn酸化物ターゲットとする。なお、X、Y及びZは任意の正数である。ここで、所定
のmol数比は、例えば、InO粉末、GaO粉末及びZnO粉末が、2:2:1
、8:4:3、3:1:1、1:1:1、4:2:3、4:2:4.1または3:1:2
である。なお、粉末の種類、及びその混合するmol数比は、作製するターゲットによっ
て適宜変更すればよい。
【0217】
なお、アルカリ金属は酸化物半導体を構成する元素ではないため、不純物である。アルカ
リ土類金属も、酸化物半導体を構成する元素ではない場合において、不純物となる。特に
、アルカリ金属のうちNaは、酸化物半導体膜に接する絶縁膜が酸化物である場合、当該
絶縁膜中に拡散してNaとなる。また、Naは、酸化物半導体膜内において、酸化物半
導体を構成する金属と酸素の結合を分断する、或いは、その結合中に割り込む。その結果
、例えば、閾値電圧がマイナス方向にシフトすることによるノーマリオン化、移動度の低
下等の、トランジスタの電気的特性の劣化が起こり、加えて、特性のばらつきも生じる。
具体的に、二次イオン質量分析法によるNa濃度の測定値は、5×1016/cm以下
、好ましくは1×1016/cm以下、更に好ましくは1×1015/cm以下とす
るとよい。同様に、Li濃度の測定値は、5×1015/cm以下、好ましくは1×1
15/cm以下とするとよい。同様に、K濃度の測定値は、5×1015/cm
下、好ましくは1×1015/cm以下とするとよい。
【0218】
また、インジウムを含む金属酸化物が用いられている場合に、酸素との結合エネルギーが
インジウムよりも大きいシリコンや炭素が、インジウムと酸素の結合を切断し、酸素欠損
を形成することがある。そのため、シリコンや炭素が酸化物半導体膜に混入していると、
アルカリ金属やアルカリ土類金属の場合と同様に、トランジスタの電気的特性の劣化が起
こりやすい。よって、酸化物半導体膜中におけるシリコンや炭素の濃度は低いことが望ま
しい。具体的に、二次イオン質量分析法によるC濃度の測定値、またはSi濃度の測定値
は、1×1018/cm以下とするとよい。上記構成により、トランジスタの電気的特
性の劣化を防ぐことができ、半導体装置の信頼性を高めることができる。
【0219】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
【0220】
(実施の形態6)
本実施の形態では、本発明の一態様に係る半導体装置を有するチップの一例、及び電子機
器のモジュールの一例について説明する。
【0221】
図19(A)に、リードフレーム型のインターポーザを用いたパッケージの断面構造を表
す斜視図を示す。
【0222】
図19(A)に示すパッケージは、本発明の一態様にかかる半導体装置に相当するチップ
751が、ワイヤボンディング法により、インターポーザ750上の端子752と接続さ
れている。端子752は、インターポーザ750のチップ751がマウントされている面
上に配置されている。そしてチップ751はモールド樹脂753によって封止されていて
も良いが、各端子752の一部が露出した状態で封止されるようにする。
【0223】
パッケージが回路基板に実装されている電子機器のモジュールの構成を、図19(B)に
示す。
【0224】
図19(B)に示す携帯電話のモジュールは、プリント配線基板801に、パッケージ8
02と、バッテリー804とが実装されている。また、表示素子が設けられたパネル80
0に、プリント配線基板801がFPC803によって実装されている。
【0225】
以上、本実施の形態に示す構成は、他の実施の形態に示す構成と適宜組み合わせて用いる
ことができる。
【0226】
(実施の形態7)
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備
えた画像再生装置(代表的にはDVD:Digital Versatile Disc
等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置)に用いること
ができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器と
して、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍、ビデオカメラ、デジ
タルスチルカメラ等のカメラ、ゴーグル型ディスプレイ(ヘッドマウントディスプレイ)
、ナビゲーションシステム、音響再生装置(カーオーディオ、デジタルオーディオプレイ
ヤー等)、複写機、ファクシミリ、プリンター、プリンター複合機、現金自動預け入れ払
い機(ATM)、自動販売機などが挙げられる。これら電子機器の具体例を図20に示す
【0227】
図20(A)は携帯型ゲーム機であり、筐体5001、筐体5002、表示部5003、
表示部5004、マイクロホン5005、スピーカー5006、操作キー5007、スタ
イラス5008等を有する。本発明の一態様に係る半導体装置は、携帯型ゲーム機が有す
る各種集積回路に用いることができる。なお、図20(A)に示した携帯型ゲーム機は、
2つの表示部5003と表示部5004とを有しているが、携帯型ゲーム機が有する表示
部の数は、これに限定されない。
【0228】
図20(B)は携帯情報端末であり、第1筐体5601、第2筐体5602、第1表示部
5603、第2表示部5604、接続部5605、操作キー5606等を有する。第1表
示部5603は第1筐体5601に設けられており、第2表示部5604は第2筐体56
02に設けられている。そして、第1筐体5601と第2筐体5602とは、接続部56
05により接続されており、第1筐体5601と第2筐体5602の間の角度は、接続部
5605により変更が可能である。第1表示部5603における映像を、接続部5605
における第1筐体5601と第2筐体5602との間の角度に従って、切り替える構成と
しても良い。本発明の一態様に係る半導体装置は、携帯情報端末が有する各種集積回路に
用いることができる。また、第1表示部5603及び第2表示部5604の少なくとも一
方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお
、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することが
できる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子
を表示装置の画素部に設けることでも、付加することができる。
【0229】
図20(C)はノート型パーソナルコンピュータであり、筐体5401、表示部5402
、キーボード5403、ポインティングデバイス5404等を有する。本発明の一態様に
係る半導体装置は、ノート型パーソナルコンピュータが有する各種集積回路に用いること
ができる。
【0230】
図20(D)は電気冷凍冷蔵庫であり、筐体5301、冷蔵室用扉5302、冷凍室用扉
5303等を有する。本発明の一態様に係る半導体装置は、電気冷凍冷蔵庫が有する各種
集積回路に用いることができる。
【0231】
図20(E)はビデオカメラであり、第1筐体5801、第2筐体5802、表示部58
03、操作キー5804、レンズ5805、接続部5806等を有する。操作キー580
4及びレンズ5805は第1筐体5801に設けられており、表示部5803は第2筐体
5802に設けられている。本発明の一態様に係る半導体装置は、ビデオカメラが有する
各種集積回路に用いることができる。そして、第1筐体5801と第2筐体5802とは
、接続部5806により接続されており、第1筐体5801と第2筐体5802の間の角
度は、接続部5806により変更が可能である。表示部5803における映像を、接続部
5806における第1筐体5801と第2筐体5802との間の角度に従って切り替える
構成としても良い。
【0232】
図20(F)は自動車であり、車体5101、車輪5102、ダッシュボード5103、
ライト5104等を有する。本発明の一態様に係る半導体装置は、自動車が有する各種集
積回路に用いることができる。
【符号の説明】
【0233】
Ld_n 信号
Ld_1 信号
Ld_2 信号
D 端子
Q 端子
QB 端子
CLK クロック信号
CLKB 反転クロック信号
CLKin 信号
LE 信号
LEB 信号
RSTB 信号
LRST 信号
NA ノード
ND ノード
MD ノード
MDB ノード
ND_1 ノード
ND_2 ノード
NR_1 ノード
NRB_1 ノード
SL_1 信号
Sv_n 信号
Sv_1 信号
Sv_2 信号
t1 時刻
t2 時刻
t3 時刻
t4 時刻
t5 時刻
t6 時刻
t7 時刻
t8 時刻
T1 時刻
T2 時刻
T3 時刻
T4 時刻
T5 時刻
T6 時刻
T7 時刻
T8 時刻
T9 時刻
T11 時刻
T12 時刻
10 プロセッサ
10_A プロセッサ
11 レジスタ制御部
12 レジスタ
12_N レジスタ
12_1 レジスタ
13 記憶回路
13x 記憶回路
13y 記憶回路
14 記憶回路
14_B 記憶部
14_n 記憶部
14_1 記憶部
14_2 記憶部
14_3 記憶部
14x_1 記憶部
15 トランジスタ
16 容量素子
17 トランジスタ
18 トランジスタ
21 インバータ
22 インバータ
23 トランスミッションゲート
24 トランスミッションゲート
25 トランスミッションゲート
26 トランスミッションゲート
27 トランスミッションゲート
31 NAND
32 NAND
33 NAND
34 NAND
41 インバータ
42 インバータ
43 NOR
44 インバータ
51 インバータ
52 インバータ
53 インバータ
54 インバータ
55 インバータ
56 インバータ
57 トランスミッションゲート
58 トランスミッションゲート
59 NAND
60 トランジスタ
61 トランジスタ
62 トランジスタ
63 トランジスタ
64 トランジスタ
65 トランジスタ
66 トランジスタ
67 容量素子
68 容量素子
69 トランジスタ
81 絶縁膜
82a 酸化物半導体膜
82b 酸化物半導体膜
82c 酸化物半導体膜
83 導電膜
84 導電膜
85 絶縁膜
86 導電膜
89 層
90 層
100 半導体装置
100A 半導体装置
101 レジスタ制御部
102 プロセッサ
103 制御装置
104 PC
105 パイプラインレジスタ
106 パイプラインレジスタ
107 ALU
108 レジスタファイル
109 キャッシュ
110 バスインターフェース
111 デバッグインターフェース
350 インターポーザ
351 チップ
352 端子
353 モールド樹脂
400 半導体基板
401 素子分離領域
411 絶縁膜
412 導電膜
414 絶縁膜
415 絶縁膜
416 絶縁膜
420 酸化物半導体膜
421 導電膜
422 導電膜
423 絶縁膜
424 導電膜
425 導電膜
426 絶縁膜
427 絶縁膜
428 ゲート
429 導電膜
800 パネル
801 プリント配線基板
802 パッケージ
803 FPC
804 バッテリー
5001 筐体
5002 筐体
5003 表示部
5004 表示部
5005 マイクロホン
5006 スピーカー
5007 操作キー
5008 スタイラス
5101 車体
5102 車輪
5103 ダッシュボード
5104 ライト
5301 筐体
5302 冷蔵室用扉
5303 冷凍室用扉
5401 筐体
5402 表示部
5403 キーボード
5404 ポインティングデバイス
5601 筐体
5602 筐体
5603 表示部
5604 表示部
5605 接続部
5606 操作キー
5801 筐体
5802 筐体
5803 表示部
5804 操作キー
5805 レンズ
5806 接続部
図1
図2
図3
図4
図5
図6
図7
図8
図9
図10
図11
図12
図13
図14
図15
図16
図17
図18
図19
図20
図21