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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2021-132096(P2021-132096A)
(43)【公開日】2021年9月9日
(54)【発明の名称】半導体装置及びその製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20210813BHJP
H01L 29/78 20060101ALI20210813BHJP
H01L 21/76 20060101ALI20210813BHJP
H01L 21/768 20060101ALI20210813BHJP
H01L 21/28 20060101ALI20210813BHJP
H01L 21/283 20060101ALI20210813BHJP
【ＦＩ】
H01L29/78 301R
H01L29/78 301L
H01L29/78 301P
H01L21/76 L
H01L21/90 C
H01L21/28 L
H01L21/283 C
【審査請求】未請求
【請求項の数】18
【出願形態】ＯＬ
【全頁数】23
(21)【出願番号】特願2020-26136(P2020-26136)
(22)【出願日】2020年2月19日
(71)【出願人】
【識別番号】318010018
【氏名又は名称】キオクシア株式会社
(74)【代理人】
【識別番号】100083806
【弁理士】
【氏名又は名称】三好 秀和
(74)【代理人】
【識別番号】100101247
【弁理士】
【氏名又は名称】高橋 俊一
(74)【代理人】
【識別番号】100095500
【弁理士】
【氏名又は名称】伊藤 正和
(74)【代理人】
【識別番号】100098327
【弁理士】
【氏名又は名称】高松 俊雄
(72)【発明者】
【氏名】宮田 俊敬
【テーマコード（参考）】
4M104
5F032
5F033
5F140
【Ｆターム（参考）】
4M104AA01
4M104BB01
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4M104BB21
4M104BB25
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4M104EE16
4M104EE17
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4M104GG16
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5F140CC08
5F140CC12
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(57)【要約】
【課題】接合リークの上昇を抑制し、かつ縮小化可能な半導体装置を提供する。【解決手段】実施の形態に係る半導体装置は、第１導電型の半導体領域と、絶縁分離領域と、第１領域と、第２領域と、制御電極と、第１電極と、第１絶縁膜とを備える。絶縁分離領域は、半導体領域の第１表面に形成され、第１表面よりも半導体領域の深さ方向に後退した第２表面を有する。第１領域は、絶縁分離領域の間であって、半導体領域上に設けられる。第２領域は、絶縁分離領域の間であって、第１領域と第１方向に離れて位置し、半導体領域上に設けられる。制御電極は、第１表面上に設けられ、第１領域と第２領域の間に位置する。第１電極は、第１領域の上に設けられ、第１領域と接続される。第１絶縁膜は、第１表面と第２表面との間の段差部の半導体領域の側壁に設けられ、シリコン酸化膜及びシリコン窒化膜に対してエッチング選択比が高い。
【選択図】図２Ｈ
【特許請求の範囲】
【請求項1】
第１導電型の半導体領域と、
前記半導体領域の第１表面に形成され、前記第１表面よりも前記半導体領域の深さ方向に後退した第２表面を有する絶縁分離領域と、
前記絶縁分離領域の間であって、前記半導体領域上に設けられた第１領域と、
前記絶縁分離領域の間であって、前記第１領域と第１方向に離れて位置し、前記半導体領域上に設けられた第２領域と、
前記第１表面上に設けられ、前記第１領域と前記第２領域の間に位置する制御電極と、
前記第１領域の上に設けられ、前記第１領域と接続された第１電極と、
前記第１表面と前記第２表面との間の段差部の前記半導体領域の側壁に設けられ、シリコン酸化膜及びシリコン窒化膜に対してエッチング選択比の高い第１絶縁膜とを備える、半導体装置。
前記半導体領域の第１表面に形成され、前記第１表面よりも前記半導体領域の深さ方向に後退した第２表面を有する絶縁分離領域と、
前記絶縁分離領域の間であって、前記半導体領域上に設けられた第１領域と、
前記絶縁分離領域の間であって、前記第１領域と第１方向に離れて位置し、前記半導体領域上に設けられた第２領域と、
前記第１表面上に設けられ、前記第１領域と前記第２領域の間に位置する制御電極と、
前記第１領域の上に設けられ、前記第１領域と接続された第１電極と、
前記第１表面と前記第２表面との間の段差部の前記半導体領域の側壁に設けられ、シリコン酸化膜及びシリコン窒化膜に対してエッチング選択比の高い第１絶縁膜とを備える、半導体装置。
【請求項2】
前記制御電極の両端の側壁に設けられ、シリコン酸化膜及びシリコン窒化膜に対してエッチング選択比の高い第２絶縁膜を更に備える、請求項１に記載の半導体装置。
【請求項3】
前記第１絶縁膜及び第２絶縁膜は、ハフニウム系酸化膜を備える、請求項２に記載の半導体装置。
【請求項4】
前記第１絶縁膜及び第２絶縁膜は、ＨｆＯ2、ＨｆＳｉＯX、ＨｆＳｉＯＮの群から選ばれるいずれかの異なる材料を備える、請求項３に記載の半導体装置。
【請求項5】
前記第１絶縁膜及び第２絶縁膜の厚さは、数ｎｍ〜数１０ｎｍの範囲を備える、請求項２〜４のいずれか１項に記載の半導体装置。
【請求項6】
前記第１表面から前記第２表面の奥行方向の長さは、数ｎｍ〜数１０ｎｍの範囲を備える、請求項２〜５のいずれか１項に記載の半導体装置。
【請求項7】
前記制御電極の側壁に順次積層されたシリコン酸化膜及びシリコン窒化膜を備え、前記第２絶縁膜は、前記制御電極の側壁に積層された前記シリコン窒化膜に積層される、請求項２〜６のいずれか１項に記載の半導体装置。
【請求項8】
前記第１電極は、前記絶縁分離領域と前記第１領域との界面に接して設けられる、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項9】
前記第１電極は、前記絶縁分離領域と前記第１領域とを跨いで設けられる、請求項１〜７のいずれか１項に記載の半導体装置。
【請求項10】
前記制御電極、前記第１領域及び前記第２領域は、シリサイド領域を備える、請求項１〜９のいずれか１項に記載の半導体装置。
【請求項11】
前記シリサイド領域は、Ｃｏ、Ｗ、Ｔｉ、Ｎｉ、ポリシリコンの群から選ばれるいずれかの異なるシリサイドを備える、請求項１０に記載の半導体装置。
【請求項12】
第１導電型の半導体領域の第１表面に絶縁分離領域を形成し、前記絶縁分離領域に囲まれた前記半導体領域の上にゲート酸化膜を介してゲート電極を形成し、
前記ゲート電極の両端の前記第１表面に前記第１導電型と反対導電型のソース領域及びドレイン領域を形成し、
前記絶縁分離領域をエッチングして、前記第１表面よりも前記半導体領域の深さ方向に後退した第２表面を有する前記絶縁分離領域を形成し、
デバイス全面にシリコン酸化膜及びシリコン窒化膜に対してエッチング選択比の高い絶縁膜を形成後、前記絶縁膜をエッチングし、前記第１表面と前記第２表面との間の段差部の前記半導体領域の側壁に第１側壁絶縁膜を形成し、前記ゲート電極の両端の側壁に第２側壁絶縁膜を形成し、
デバイス全面に層間絶縁膜を形成後、コンタクトホールを介して前記ソース領域と接続されたソース電極を形成する、半導体装置の製造方法。
前記ゲート電極の両端の前記第１表面に前記第１導電型と反対導電型のソース領域及びドレイン領域を形成し、
前記絶縁分離領域をエッチングして、前記第１表面よりも前記半導体領域の深さ方向に後退した第２表面を有する前記絶縁分離領域を形成し、
デバイス全面にシリコン酸化膜及びシリコン窒化膜に対してエッチング選択比の高い絶縁膜を形成後、前記絶縁膜をエッチングし、前記第１表面と前記第２表面との間の段差部の前記半導体領域の側壁に第１側壁絶縁膜を形成し、前記ゲート電極の両端の側壁に第２側壁絶縁膜を形成し、
デバイス全面に層間絶縁膜を形成後、コンタクトホールを介して前記ソース領域と接続されたソース電極を形成する、半導体装置の製造方法。
【請求項13】
前記第１側壁絶縁膜及び前記第２側壁絶縁膜は、ハフニウム系酸化膜を備える、請求項１２に記載の半導体装置の製造方法。
【請求項14】
前記第１側壁絶縁膜及び前記第２側壁絶縁膜は、ＨｆＯ2、ＨｆＳｉＯX、ＨｆＳｉＯＮの群から選ばれるいずれかの異なる材料を備える、請求項１３に記載の半導体装置の製造方法。
【請求項15】
前記コンタクトホールは、前記絶縁分離領域と前記ソース領域との界面に接して形成される、請求項１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項16】
前記コンタクトホールは、前記絶縁分離領域と前記ソース領域とを跨いで形成される、請求項１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項17】
デバイス全面にシリサイド金属を形成し、前記ゲート電極の上にゲートシリサイド領域、前記ソース領域の上にソースシリサイド領域を形成する、請求項１２〜１６のいずれか１項に記載の半導体装置の製造方法。
【請求項18】
前記ゲートシリサイド領域及び前記ソースシリサイド領域は、Ｃｏ、Ｗ、Ｔｉ、Ｎｉ、ポリシリコンの群から選ばれるいずれかの異なるシリサイドを備える、請求項１７に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【0002】
近年、ＬＳＩ技術では、集積化と素子動作の高速化に伴い、ゲート長の短距離化、ソース領域及びドレイン領域の接合深さのシャロー化が進められている。また、例えば、ＮＡＮＤ型フラッシュメモリ等のメモリセルの駆動用のトランジスタサイズは、メモリセルのハーフピッチ（ＨＰ：Half Pitch）を決める上で重要な因子となる。
【先行技術文献】
【特許文献】
【0003】
【特許文献1】特開2006-59843号公報
【特許文献2】特開2007-116049号公報
【発明の概要】
【発明が解決しようとする課題】
【0004】
トランジスタサイズを縮小する方法の１つとして、活性領域を縮小化し、ソースコンタクトと絶縁分離領域との間の距離を縮小化することが有効である。しかしながら、ソースコンタクトと絶縁分離領域との間の距離の縮小化に伴い、ソースコンタクトが絶縁分離領域を乗り上げるとソースコンタクトとソース拡散接合との間の距離が近づくため、接合リークが上昇してしまい、縮小化が困難になる。
【0005】
本実施の形態が解決しようとする課題は、接合リークの上昇を抑制し、かつ縮小化可能な半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【0006】
実施の形態に係る半導体装置は、第１導電型の半導体領域と、絶縁分離領域と、第１領域（ソース）と、第２領域（ドレイン）と、制御電極（ゲート電極）と、第１電極と、第１絶縁膜とを備える。絶縁分離領域は、半導体領域の第１表面に形成され、第１表面よりも半導体領域の深さ方向に後退した第２表面を有する。第１領域（ソース）は、絶縁分離領域の間であって、半導体領域上に設けられる。第２領域（ドレイン）は、絶縁分離領域の間であって、第１領域と第１方向に離れて位置し、半導体領域上に設けられる。制御電極（ゲート電極）は、第１表面上に設けられ、第１領域と第２領域の間に位置する。第１電極は、第１領域の上に設けられ、第１領域と接続される。第１絶縁膜は、第１表面と第２表面との間の段差部の半導体領域の側壁に設けられ、シリコン酸化膜及びシリコン窒化膜に対してエッチング選択比が高い。
【図面の簡単な説明】
【0007】
【図1A】実施の形態に係る半導体装置の模式的平面パターン構成図。
【図1B】活性領域を縮小化した実施の形態に係る半導体装置の模式的平面パターン構成図。
【図1C】ソースコンタクト及びドレインコンタクトの端部が絶縁分離領域に接するまで縮小化した実施の形態に係る半導体装置の模式的平面パターン構成図。
【図1D】ソースコンタクト及びドレインコンタクトの端部が絶縁分離領域に乗り上げるまで縮小化した実施の形態の変形例に係る半導体装置の模式的平面パターン構成図。
【発明を実施するための形態】
【0008】
次に、図面を参照して、実施の形態について説明する。以下に説明する図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、各構成部品の厚みと平面寸法との関係等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。
【0009】
また、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、各構成部品の材質、形状、構造、配置等を特定するものではない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【0010】
以下に説明する実施の形態に係る半導体装置は、金属−酸化膜−半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）を対象としている。また、以下に説明する実施の形態において、絶縁分離領域を単にＳＴＩ（シャロ―トレンチアイソレーション（Shallow Trench Isolation））と表記することもある。
【0011】
[第１の実施の形態]（平面パターン構成）
第１の実施の形態に係る半導体装置１の模式的平面パターン構成は、図１Ａ〜図１Ｃに示すようにＸ−Ｙ平面上に配置されて表される。第１の実施の形態の変形例に係る半導体装置１の模式的平面パターン構成は、図１Ｄに示すようにＸ−Ｙ平面上に配置されて表される。
【0012】
第１の実施の形態に係る半導体装置１は、図１Ａに示すように、ソース領域Ｓ及びドレイン領域Ｄと、ソース領域Ｓ及びドレイン領域Ｄに挟まれて配置されるゲート電極Ｇとを備える。活性領域ＡＡは、ソース領域Ｓ及びドレイン領域Ｄと、ソース領域Ｓ及びドレイン領域Ｄに挟まれて配置されるチャネル領域を備え、絶縁分離領域に囲まれている。絶縁分離領域は、例えば、シャロ―トレンチアイソレーション（ＳＴＩ:Shallow Trench Isolation）により形成される。図１Ａに示すように、ソース領域ＳのＸ方向の寸法はＳ１、Ｙ方向の寸法はＷ１で表され、ドレイン領域ＤのＸ方向の寸法はＤ１、Ｙ方向の寸法はＷ１で表される。ゲート電極ＧのＸ方向の寸法はＬ１で表される。Ｗ１、Ｌ１はそれぞれ実施の形態に係る半導体装置のチャネル幅、チャネル長に相当する。ソース領域Ｓ上には、ソースコンタクトＣＳが配置され、ドレイン領域Ｄ上には、ドレインコンタクトＣＤが配置される。Ｙ方向に延伸したゲート電極Ｇ上には、ゲートコンタクトＧＣが配置される。ソースコンタクトＣＳの寸法は、Ｘ方向にＣ１、Ｙ方向にＣ１で表さる。ドレインコンタクトＣＤ及びゲートコンタクトＧＣの寸法も、ソースコンタクトＣＳと同様である。
【0013】
活性領域ＡＡをＸ方向に縮小化した第１の実施の形態に係る半導体装置１の模式的平面パターン構成例は、図１Ｂに示すように表される。図１Ｂに示すように、ソース領域ＳのＸ方向の寸法はＳ２、Ｙ方向の寸法はＷ１で表され、ドレイン領域ＤのＸ方向の寸法はＤ２、Ｙ方向の寸法はＷ１で表される。ここで、Ｓ２＜Ｓ１が成立し、Ｄ２＜Ｄ１が成立する。
【0014】
ゲート電極ＧのＸ方向の寸法はＬ２で表される。Ｗ１、Ｌ２はそれぞれチャネル幅、チャネル長に相当する。ソース領域Ｓ上には、ソースコンタクトＣＳが配置され、ドレイン領域Ｄ上には、ドレインコンタクトＣＤが配置されている。Ｙ方向に延伸したゲート電極Ｇ上には、ゲートコンタクトＧＣが配置されている。ソースコンタクトＣＳの寸法は、Ｘ方向にＣ１、Ｙ方向にＣ１で表され、ドレインコンタクトＣＤ及びゲートコンタクトＧＣの寸法も、ソースコンタクトＣＳと同様である。
【0015】
更に活性領域ＡＡをＸ方向に縮小化して、ソースコンタクトＣＳ及びドレインコンタクトＣＤの端部が絶縁分離領域ＳＴＩに接するまで縮小化した第１の実施の形態に係る半導体装置１の模式的平面パターン構成例は、図１Ｃに示すように表される。図１Ｃに示すように、ソース領域ＳのＸ方向の寸法はＳ３、Ｙ方向の寸法はＷ１で表され、ドレイン領域ＤのＸ方向の寸法はＤ３、Ｙ方向の寸法はＷ１で表される。ここで、Ｓ３＜Ｓ２＜Ｓ１が成立し、Ｄ３＜Ｄ２＜Ｄ１が成立する。ゲート電極ＧのＸ方向の寸法はＬ３で表される。Ｗ１、Ｌ３はそれぞれチャネル幅、チャネル長に相当する。ソース領域Ｓ上には、端部が絶縁分離領域ＳＴＩに接するソースコンタクトＣＳが配置され、ドレイン領域Ｄ上には、端部が絶縁分離領域ＳＴＩに接するドレインコンタクトＣＤが配置されている。Ｙ方向に延伸したゲート電極Ｇ上には、ゲートコンタクトＧＣが配置されている。ソースコンタクトＣＳの寸法は、Ｘ方向にＣ１、Ｙ方向にＣ１で表され、ドレインコンタクトＣＤ及びゲートコンタクトＧＣの寸法も、ソースコンタクトＣＳと同様である。
【0016】
更に活性領域ＡＡを縮小化して、ソースコンタクトＣＳ及びドレインコンタクトＣＤの端部が絶縁分離領域ＳＴＩに乗り上げるまで縮小化した第１の実施の形態の変形例に係る半導体装置１Ａの平面パターン構成例は、図１Ｄに示すように表される。図１Ｄに示すように、ソース領域ＳのＸ方向の寸法はＳ４、Ｙ方向の寸法はＷ１で表され、ドレイン領域ＤのＸ方向の寸法はＤ４、Ｙ方向の寸法はＷ１で表される。ここで、Ｓ４＜Ｓ３＜Ｓ２＜Ｓ１が成立し、Ｄ４＜Ｄ３＜Ｄ２＜Ｄ１が成立する。ゲート電極ＧのＸ方向の寸法はＬ４で表される。Ｗ１、Ｌ４はそれぞれチャネル幅、チャネル長に相当する。ソース領域Ｓ上には、端部が絶縁分離領域ＳＴＩに乗り上げてソースコンタクトＣＳが配置され、ドレイン領域Ｄ上には、端部が絶縁分離領域ＳＴＩに乗り上げてドレインコンタクトＣＤが配置されている。Ｙ方向に延伸したゲート電極Ｇ上には、ゲートコンタクトＧＣが配置されている。ソースコンタクトＣＳの寸法は、Ｘ方向にＣ１、Ｙ方向にＣ１で表され、ドレインコンタクトＣＤの寸法も、ソースコンタクトＣＳ及びゲートコンタクトＧＣの寸法と同様である。尚、絶縁分離領域（ＳＴＩ）は、所定の幅を有するが、図１Ａ〜図１Ｄにおいては、この点は省略されている。また、図１Ａ〜図１Ｄは、第１の実施の形態を対象として説明したが、第２の実施の形態においても同様に適用される。
【0017】
（リーク増大のメカニズム）トランジスタサイズを縮小する方法の１つとして、図１Ａ〜図１Ｄに示すように、活性領域ＡＡを縮小化し、ソースコンタクトＣＳ及びドレインコンタクトＣＤと絶縁分離領域ＳＴＩ間の距離を詰めることが有効である。しかしながら、ソースコンタクトＣＳ及びドレインコンタクトＣＤと絶縁分離領域ＳＴＩとの間の距離の縮小化に伴い、ソースコンタクトＣＳ及びドレインコンタクトＣＤが絶縁分離領域ＳＴＩを乗り上げるとソースコンタクトとソース拡散ｐｎ接合との間の距離が近づくため、接合リークが上昇してしまう。ソース拡散層と半導体領域間のｐｎ接合とソースコンタクトＣＳ界面が近づくため、ドレイン・ソース間にバイアス電圧を印加した時にチャネル内に空乏層が広がった際のソース拡散層とｐ型半導体領域間のｐｎ接合のリーク電流が増大する。ソースコンタクトＣＳが絶縁分離領域ＳＴＩを乗り上げると、ソースコンタクトＣＳ開口時にｐ型半導体領域（性領域ＡＡ）端部が露出してしまう。ここにソース電極が入り込むため、ソースコンタクトＣＳと活性領域ＡＡの端部のソース拡散層の距離が縮まり接合リークが上昇する。
【0018】
本実施の形態に係る半導体装置においては、絶縁分離領域ＳＴＩを半導体領域の深さ方向に後退させて落とし込み、この落とし込みにより露出した半導体領域の側壁に酸化膜及び窒化膜に対し選択比の高い絶縁膜を形成することで、接合リークを抑制することができる。また、酸化膜及び窒化膜に対し選択比の高い絶縁膜をゲート側壁にも形成することにより自己整合的にゲート電極ＧとソースコンタクトＣＳとの間の距離を制御することができる。同様に、自己整合的にゲート電極ＧとドレインコンタクトＣＤとの間の距離を制御することができる。この結果、本実施の形態においては、接合リークの上昇を抑制し、かつ縮小化可能な半導体装置を提供することができる。
【0019】
（第１の実施の形態に係る半導体装置の構成）第１の実施の形態に係る半導体装置１であって、図１ＣのＩ−Ｉ線に沿う模式的断面構造は、図２Ａ及び図２Ｂに示すように表される。ここで、図２Ａは、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを窓開けした構造であり、図２Ｂは、ソースコンタクトＣＳ及びドレインコンタクトＣＤを形成した構造である。
【0020】
第１の実施の形態に係る半導体装置１は、図２Ａに示すように、第１導電型の半導体領域１０と、絶縁分離領域１２と、ゲート電極１４と、側壁絶縁膜２６１と、第１導電型と反対導電型のソース領域２２及びドレイン領域２３と、ソースコンタクトホールＣＨＳ及びレインコンタクトホールＣＨＤと、ソース電極３２Ｓと、ドレイン電極３２Ｄと、側壁絶縁膜２６２とを備える。
【0021】
半導体領域１０は、例えばｎ型半導体基板に対してｐウェル拡散層を形成したｐ型半導体領域を備える。半導体領域１０は、ｐ型半導体基板を備えていても良い。
【0022】
絶縁分離領域１２は、半導体領域１０の第１表面ＳＦ１に形成され、第１表面ＳＦ１よりも半導体領域１０の深さ方向に後退した第２表面ＳＦ２を有する。絶縁分離領域１２はＳＴＩにより形成可能である。尚、絶縁分離領域（ＳＴＩ）１２は、図２Ｃ〜図２Ｈに示すように、所定の幅を有する。また、半導体領域１０の深さ方向とは、上記のＸ−Ｙ平面に垂直な方向である。
【0023】
ゲート電極１４は、絶縁分離領域１２に囲まれた半導体領域１０上にゲート酸化膜２０を介して形成される。
【0024】
ゲート電極１４は、第１表面ＳＦ１上に設けられ、ソース領域２２とドレイン領域２３の間に位置する。ソース電極３２Ｓは、ソース領域２２の上に設けられ、ソース領域２２と接続される。ドレイン電極３２Ｄは、ドレイン領域２３の上に設けられ、ドレイン領域２３と接続される。
【0025】
側壁絶縁膜２６１は、ゲート電極１４の両端の側壁に配置され、シリコン酸化膜及びシリコン窒化膜に対してエッチング選択比の高い膜を備える。
【0026】
ソース領域２２及びドレイン領域２３は、ゲート電極１４の両端部の第１表面ＳＦ１に形成される。
【0027】
ゲート電極１４の両端の第１表面ＳＦ１には、ソース領域２２に隣接したソースエクステンション領域２４及びドレイン領域２３に隣接したドレインエクステンション領域２５を備える。
【0028】
ソース領域２２は、絶縁分離領域１２の間であって、半導体領域１０上に設けられる。ドレイン領域２３は、絶縁分離領域１２の間であって、ソース領域２２とＸ方向に離れて位置し、半導体領域１０上に設けられる。
【0029】
ソースコンタクトホールＣＨＳは、ソース領域２２上に形成され、ドレインコンタクトホールＣＨＤは、ドレイン領域Ｄ上に形成される。
【0030】
また、図２Ｂに示すように、ソース電極３２Ｓは、ソースコンタクトホールＣＨＳを介してソース領域２２と電気的に接続されてソースコンタクトＣＳを構成し、ドレイン電極３２Ｄは、ドレインコンタクトホールＣＨＤを介してドレイン領域２３と電気的に接続されてドレインコンタクトＣＤを構成する。
【0031】
側壁絶縁膜２６２は、第１表面ＳＦ１と第２表面ＳＦ２との間の段差部の半導体領域１０の側壁に配置され、シリコン酸化膜及びシリコン窒化膜に対してエッチング選択比の高い絶縁膜を備える。側壁絶縁膜２６２は、側壁絶縁膜２６１と同時形成しても良い。
【0032】
側壁絶縁膜２６１及び側壁絶縁膜２６２は、例えば、ハフニウム系酸化膜を備えていても良い。ハフニウム系酸化膜は、シリコン酸化膜及びシリコン窒化膜に対してエッチング選択比の高い膜であり、エッチング選択比は約１０以上である。
【0033】
側壁絶縁膜２６１及び側壁絶縁膜２６２は、例えば、ＨｆＯ2、ＨｆＳｉＯX、ＨｆＳｉＯＮの群から選ばれるいずれかの異なる材料を備えていても良い。
【0034】
側壁絶縁膜２６１及び側壁絶縁膜２６２の厚さは、数ｎｍ〜数１０ｎｍの範囲を備える。また、側壁絶縁膜２６１及び側壁絶縁膜２６２の厚さは、約２ｎｍ〜約２０ｎｍ程度の範囲を備えていても良い。
【0035】
第１表面ＳＦ１と第２表面ＳＦ２の奥行方向の長さは、約数ｎｍ〜数１０ｎｍの範囲を備える。また、第１表面ＳＦ１と第２表面ＳＦ２の奥行方向の長さは、約１０ｎｍ〜約５０ｎｍの範囲を備えていても良い。第１表面ＳＦ１と第２表面ＳＦ２との間の段差部の側壁に側壁絶縁膜２６２を形成して、活性領域ＡＡである半導体領域１０やソース領域２２及びドレイン領域２３の端部が側壁絶縁膜２６２により被覆されて露出しなければ接合リークの上昇を抑制することができる。
【0036】
ゲート電極１４の側壁には、積層されたシリコン酸化膜１６及びシリコン窒化膜１８を備え、側壁絶縁膜２６１は、シリコン窒化膜１８に積層して配置される。
【0037】
ソースコンタクトＣＳは、図２Ｂに示すように、絶縁分離領域１２とソース領域２２との界面に接して配置されていても良い。同様に、ドレインコンタクトＣＤは、図２Ｂに示すように、絶縁分離領域１２とドレイン領域２３との界面に接して配置されていても良い。
【0038】
第１の実施の形態に係る半導体装置においては、絶縁分離領域１２を半導体領域１０の深さ方向に後退させて落とし込み、この落とし込みにより露出した半導体領域１０やソース領域２２及びドレイン領域２３の側壁に酸化膜及び窒化膜に対し選択比の高い側壁絶縁膜２６２を形成することで、接合リークを抑制することができる。
【0039】
また、第１の実施の形態に係る半導体装置１においては、酸化膜及び窒化膜に対し選択比の高い側壁絶縁膜２６１をゲート側壁にも形成することにより自己整合的にゲート電極１４とソースコンタクトＣＳとの間の距離を制御することができる。同様に、自己整合的にゲート電極１４とドレインコンタクトＣＤとの間の距離を制御することができる。この結果、第１の実施の形態においては、接合リークの上昇を抑制し、かつ縮小化可能な半導体装置を提供することができる。
【0040】
（第１の実施の形態の変形例に係る半導体装置の構成）第１の実施の形態の変形例に係る半導体装置１Ａであって、図１ＤのＩＩ−ＩＩ線に沿う模式的断面構造は、図２Ｇ及び図２Ｈに示すように表される。ここで、図２Ｇは、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを窓開けした構造であり、図２Ｈは、ソースコンタクトＣＳ及びドレインコンタクトＣＤを形成した構造である。
【0041】
第１の実施の形態の変形例に係る半導体装置１Ａは、図２Ｇに示すように、第１導電型の半導体領域１０と、絶縁分離領域１２と、ゲート電極１４と、側壁絶縁膜２６１と、ソース領域２２及びドレイン領域２３と、ソースコンタクトホールＣＨＳ及びレインコンタクトホールＣＨＤと、側壁絶縁膜２６２とを備える。
【0042】
また、図２Ｈに示すように、ソース電極３２Ｓは、ソースコンタクトホールＣＨＳを介してソース領域２２と電気的に接続されてソースコンタクトＣＳを構成し、ドレイン電極３２Ｄは、ドレインコンタクトホールＣＨＤを介してドレイン領域２３と電気的に接続されてドレインコンタクトＣＤを構成する。
【0043】
また、ソースコンタクトＣＳは、図２Ｈに示すように、絶縁分離領域１２とソース領域２２とを跨いで配置されていても良い。同様に、ドレインコンタクトＣＤは、図２Ｈに示すように、絶縁分離領域１２とドレイン領域２３とを跨いで配置されていても良い。その他の構成は、第１の実施の形態と同様である。
【0044】
第１の実施の形態の変形例に係る半導体装置１Ａにおいても、絶縁分離領域１２を半導体領域１０の深さ方向に後退させて落とし込み、この落とし込みにより露出した半導体領域１０やソース領域２２及びドレイン領域２３の側壁に酸化膜及び窒化膜に対し選択比の高い側壁絶縁膜２６２を形成することで、接合リークを抑制することができる。
【0045】
ソースコンタクトＣＳが絶縁分離領域１２を乗り上げると、ソースコンタクトＣＳ開口時に半導体領域１０やソース領域２２及びドレイン領域２３の端部が露出するが、この側壁に酸化膜及び窒化膜に対し選択比の高い側壁絶縁膜２６２を形成することで、絶縁分離領域１２上の開口部にソース電極３２Ｓ及びドレイン電極３２Ｄが入り込んでも接合リークを抑制することができる。すなわち、ソース電極３２Ｓ及びドレイン電極３２ＤがＳＴＩ上に踏み外しても接合リークを回避可能である。この結果、ソースコンタクトＣＳと絶縁分離領域１２との間の距離を詰めることができる。同様に、ドレインコンタクトＣＤと絶縁分離領域１２との間の距離を詰めることができる。
【0046】
また、第１の実施の形態の変形例に係る半導体装置１Ａにおいても、酸化膜及び窒化膜に対し選択比の高い側壁絶縁膜２６１をゲート側壁にも形成することにより自己整合的にゲート電極１４とソースコンタクトＣＳとの間の距離を制御することができる。同様に、自己整合的にゲート電極１４とドレインコンタクトＣＤとの間の距離を制御することができる。この結果、第１の実施の形態の変形例においては、接合リークの上昇を抑制し、かつ縮小化可能な半導体装置を提供することができる。
【0048】
（Ａ１）まず、図２Ｃに示すように、ｐ型半導体領域１０の第１表面ＳＦ１に絶縁分離領域１２を形成し、絶縁分離領域１２に囲まれた半導体領域１０上にゲート酸化膜２０を介してゲート電極１４を形成する。ここで、絶縁分離領域１２は、例えば、テトラエトキシシラン（ＴＥＯＳ；Tetraethoxysilane）により形成される。ゲート電極１４は、例えば、ドープされたポリシリコン等で形成される。
【0049】
（Ａ２）次に、ゲート電極１４の側壁に例えば、化学的気相堆積（ＣＶＤ：Chemical Vapor Deposition）法により、シリコン酸化膜１６を形成する。ここで、シリコン酸化膜１６は、例えば、ＴＥＯＳにより形成される。
【0050】
（Ａ３）次に、ゲート電極１４の両端の第１表面ＳＦ１にイオン注入技術を用いて、ｎ-ソースエクステンション領域２４及びｎ-ドレインエクステンション領域２５を形成する。
【0051】
（Ａ４）次に、ゲート電極１４の側壁のシリコン酸化膜１６上に例えば、ＣＶＤ法により、シリコン窒化膜１８を形成する。
【0052】
（Ａ５）次に、ゲート電極１４の両端の第１表面ＳＦ１にイオン注入技術を用いて、ｎ+ソース領域２２及びｎ+ドレイン領域２３を形成する。
【0053】
（Ｂ）次に、図２Ｄに示すように、反応性イオンエッチング（ＲＩＥ:Reactive Ion Etching）技術を用いて、絶縁分離領域１２の表面をエッチングし、第１表面ＳＦ１よりも半導体領域１０の深さ方向に後退した第２表面ＳＦ２を有するＳＴＩを形成する。図２Ｄに示すように、絶縁分離領域１２の表面と同時にゲート電極１４の側壁のシリコン酸化膜１６もエッチングされる。
【0054】
（Ｃ）次に、図２Ｅに示すように、スパッタイング技術等を用いて、デバイス全面に絶縁膜２６を形成する。絶縁膜２６は、シリコン酸化膜及びシリコン窒化膜に対してエッチング選択比の高い膜である。
【0055】
（Ｄ）次に、図２Ｆに示すように、絶縁膜２６をエッチングし、ゲート電極１４の両端の側壁に配置される側壁絶縁膜２６１、及び第１表面ＳＦ１と第２表面ＳＦ２との間の段差部の半導体領域１０やｎ+ソース領域２２及びｎ+ドレイン領域２３の側壁に側壁絶縁膜２６２を形成する。尚、絶縁膜２６のエッチング工程では、デバイス全面に絶縁膜２６を形成した後、結晶化する前に、パターニングしてドライエッチング若しくはウェットエッチングにより除去する。尚、ドライエッチングとウェットエッチングを併用しても良い。
【0056】
（Ｅ１）次に、図２Ａに示すように、デバイス全面にＣＶＤ技術等を用いて、ライナー絶縁膜３０を形成する。ここで、ライナー絶縁膜３０にはシリコン窒化膜を適用可能である。
【0057】
（Ｅ２）次に、図２Ａに示すように、ソース領域２２及びドレイン領域２３の上のライナー絶縁膜３０を除去して、ソース領域２２及びドレイン領域２３の表面を露出させた後、デバイス全面にＣＶＤ技術等を用いて、層間絶縁膜２８を形成後、化学的機械的研磨（ＣＭＰ:Chemical Mechanical Polishing)技術を用いて平坦化する。ここで、層間絶縁膜２８は、例えばＴＥＯＳ若しくはＣＭＰとの相性が良い絶縁膜として、ＮＳＧ（None-doped Silicate Glass）膜などを適用可能である。ＮＳＧ膜を用いることで、ＮＳＧ膜の表面を高い研磨レートで良好に平坦化することができる。尚、上記のライナー絶縁膜３０を形成後、デバイス全面に層間絶縁膜２８を形成しても良い。
【0058】
（Ｅ３）次に、図２Ａに示すように、層間絶縁膜２８に対して、ＲＩＥ等のドライエッチング技術を用いて、ソース領域２２及びドレイン領域２３上にソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを形成する。
【0059】
尚、上記のライナー絶縁膜３０を形成後、デバイス全面に層間絶縁膜２８を形成する場合には、層間絶縁膜２８に対してソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤの窓開けと同時にソース領域２２及びドレイン領域２３の上のライナー絶縁膜３０を除去して、ソース領域２２及びドレイン領域２３の表面を露出させる。
【0060】
（Ｆ）次に、図２Ｂに示すように、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを介してソース領域２２及びドレイン領域２３と接続されたソース電極３２Ｓ及びドレイン電極３２Ｄを形成する。ソース電極３２Ｓは、ソースコンタクトホールＣＨＳを介してソース領域２２と電気的に接続されてソースコンタクトＣＳを形成し、ドレイン電極３２Ｄは、ドレインコンタクトホールＣＨＤを介してドレイン領域２３と電気的に接続されてドレインコンタクトＣＤを形成する。ソースコンタクトＣＳは、図２Ｂに示すように、絶縁分離領域１２とソース領域２２との界面に接して配置されていても良い。同様に、ドレインコンタクトＣＤは、図２Ｂに示すように、絶縁分離領域１２とドレイン領域２３との界面に接して配置されていても良い。
【0061】
図２Ａに示すように、ゲート電極１４の両端の側壁には、側壁絶縁膜２６１が形成されているため、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを形成時には、層間絶縁膜２８及びライナー絶縁膜３０がオーバーエッチングされても側壁絶縁膜２６１は、相対的にエッチングされ難い。すなわち、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤの形成時に、側壁絶縁膜２６１により、自己整合的にエッチングは停止する。したがって、ソースコンタクトＣＳとゲート電極１４との間の距離を詰めることができる。同様に、ドレインコンタクトＣＤとゲート電極１４との間の距離を詰めることができる。
【0062】
第１表面ＳＦ１と第２表面ＳＦ２との間の段差部の半導体領域１０の側壁には、側壁絶縁膜２６２が形成されているため、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤの形成時では、層間絶縁膜２８及びライナー絶縁膜３０は容易にエッチングされるが、側壁絶縁膜２６２は、相対的にエッチング難い。この結果、図２Ｂに示すように、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤが、絶縁分離領域１２に接していても接合リークを回避可能である。したがって、ソースコンタクトＣＳと絶縁分離領域１２との間の距離を詰めることができる。同様に、ドレインコンタクトＣＤと絶縁分離領域１２との間の距離を詰めることができる。
【0064】
第１の実施の形態に係る半導体装置の製造方法の工程Ａ１〜工程Ａ５及び工程Ｂ〜工程Ｄは、第１の実施の形態の変形例に係る半導体装置の製造方法においても共通である。
【0065】
（Ｇ１）上記の工程Ｄの後、図２Ｇに示すように、デバイス全面にＣＶＤ技術等を用いて、ライナー絶縁膜３０を形成する。ここで、ライナー絶縁膜３０にはシリコン窒化膜を適用可能である。
【0066】
（Ｇ２）次に、図２Ｇに示すように、層間絶縁膜２８を形成後、ＣＭＰ技術を用いて平坦化する。ここで、層間絶縁膜２８は、例えばＴＥＯＳ若しくはＮＳＧ膜などを適用可能である。ＮＳＧ膜を用いることで、ＮＳＧ膜の表面を高い研磨レートで良好に平坦化することができる。
【0067】
（Ｇ３）次に、図２Ｇに示すように、層間絶縁膜２８に対して、ＲＩＥ等のドライエッチング技術を用いて、ソース領域２２及び絶縁分離領域１２に跨ってソースコンタクトホールＣＨＳを形成し、ドレイン領域２３及び絶縁分離領域１２に跨ってドレインコンタクトホールＣＨＤを形成する。
【0068】
（Ｈ）次に、図２Ｈに示すように、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを介してソース領域２２及びドレイン領域２３と接続されたソース電極３２Ｓ及びドレイン電極３２Ｄを形成する。ソース電極３２Ｓは、ソースコンタクトホールＣＨＳを介してソース領域２２と電気的に接続されてソースコンタクトＣＳを形成し、ドレイン電極３２Ｄは、ドレインコンタクトホールＣＨＤを介してドレイン領域２３と電気的に接続されてドレインコンタクトＣＤを形成する。
【0069】
第１表面ＳＦ１と第２表面ＳＦ２との間の段差部の半導体領域１０の側壁には、側壁絶縁膜２６２が形成されているため、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを形成時には、層間絶縁膜２８及びライナー絶縁膜３０は容易にエッチングされるが、側壁絶縁膜２６２は、相対的にエッチングされ難い。この結果、図２Ｈに示すように、ソースコンタクトＣＳ及びドレインコンタクトＣＤが、絶縁分離領域１２に踏み外しても接合リークも回避可能である。したがって、ソースコンタクトＣＳと絶縁分離領域１２との間の距離を詰めることができる。同様に、ドレインコンタクトＣＤと絶縁分離領域１２との間の距離を詰めることができる。
【0071】
第２の実施の形態に係る半導体装置２は、図３Ａ〜図３Ｃに示すように、第１導電型の半導体領域１０と、絶縁分離領域１２と、ゲート電極１４と、側壁絶縁膜２６１と、ソース領域２２及びドレイン領域２３と、ソースコンタクトホールＣＨＳ及びレインコンタクトホールＣＨＤと、ソース電極３２Ｓと、ドレイン電極３２Ｄと、側壁絶縁膜２６２と、ゲート電極１４上に配置されたゲートシリサイド領域３４Ｇと、ソース領域２２上に配置されたソースシリサイド領域３４Ｓと、ドレイン領域２３上に配置されたドレインシリサイド領域３４Ｄとを備える。
【0072】
ソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄは、Ｃｏ、Ｗ、Ｔｉ、Ｎｉの群から選ばれるいずれかの異なるシリサイドを備える。ゲートシリサイド領域３４Ｇは、Ｃｏ、Ｗ、Ｔｉ、Ｎｉ、ポリシリコンの群から選ばれるいずれかの異なるシリサイドを備える。
【0073】
また、図３Ｃに示すように、ソース電極３２Ｓは、ソースコンタクトホールＣＨＳを介してソースシリサイド領域３４Ｓと電気的に接続されてソースコンタクトＣＳを構成し、ドレイン電極３２Ｄは、ドレインコンタクトホールＣＨＤを介してドレインシリサイド領域３４Ｄと電気的に接続されてドレインコンタクトＣＤを構成する。
【0074】
ソースコンタクトＣＳは、図３Ｃに示すように、絶縁分離領域１２とソース領域２２及びソースシリサイド領域３４Ｓとの界面に接して配置されていても良い。同様に、ドレインコンタクトＣＤは、図３Ｃに示すように、絶縁分離領域１２とドレイン領域２３及びドレインシリサイド領域３４Ｄとの界面に接して配置されていても良い。その他の構成は、第１の実施の形態と同様である。
【0075】
第２の実施の形態に係る半導体装置においては、絶縁分離領域１２を半導体領域１０の深さ方向に後退させて落とし込み、この落とし込みにより露出した半導体領域１０やソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄの側壁に酸化膜及び窒化膜に対し選択比の高い側壁絶縁膜２６２を形成することで、接合リークを抑制することができる。
【0076】
また、第２の実施の形態に係る半導体装置１においては、酸化膜及び窒化膜に対し選択比の高い側壁絶縁膜２６１をゲート側壁にも形成することにより自己整合的にゲート電極１４とソースコンタクトＣＳとの間の距離を制御することができる。同様に、自己整合的にゲート電極１４とドレインコンタクトＣＤとの間の距離を制御することができる。この結果、第２の実施の形態においては、接合リークの上昇を抑制し、かつ縮小化可能な半導体装置を提供することができる。
【0077】
（第２の実施の形態の変形例に係る半導体装置の構成）第２の実施の形態の変形例に係る半導体装置２Ａであって、図１ＤのＩＩ−ＩＩ線に沿う模式的断面構造は、図３Ｈ〜図３Ｊに示すように表される。
【0078】
第２の実施の形態の変形例に係る半導体装置２Ａは、図３Ｈ〜図３Ｊに示すように、半導体領域１０と、絶縁分離領域１２と、ゲート電極１４と、側壁絶縁膜２６１と、ソース領域２２及びドレイン領域２３と、ソースコンタクトホールＣＨＳ及びレインコンタクトホールＣＨＤと、側壁絶縁膜２６２と、ゲート電極１４上に配置されたゲートシリサイド領域３４Ｇと、ソース領域２２上に配置されたソースシリサイド領域３４Ｓと、ドレイン領域２３上に配置されたドレインシリサイド領域３４Ｄとを備える。
【0079】
ソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄは、Ｃｏ、Ｗ、Ｔｉ、Ｎｉの群から選ばれるいずれかの異なるシリサイドを備える。ゲートシリサイド領域３４Ｇは、Ｃｏ、Ｗ、Ｔｉ、Ｎｉ、ポリシリコンの群から選ばれるいずれかの異なるシリサイドを備える。
【0080】
また、図３Ｊに示すように、ソース電極３２Ｓは、ソースコンタクトホールＣＨＳを介してソースシリサイド領域３４Ｓと電気的に接続されてソースコンタクトＣＳを構成し、ドレイン電極３２Ｄは、ドレインコンタクトホールＣＨＤを介してドレインシリサイド領域３４Ｄと電気的に接続されてドレインコンタクトＣＤを構成する。
【0081】
また、ソースコンタクトＣＳは、図３Ｊに示すように、絶縁分離領域１２とソース領域２２及びソースシリサイド領域３４Ｓとを跨いで配置されていても良い。同様に、ドレインコンタクトＣＤは、図３Ｊに示すように、絶縁分離領域１２とドレイン領域２３及びドレインシリサイド領域３４Ｄとを跨いで配置されていても良い。その他の構成は、第２の実施の形態と同様である。
【0082】
第２の実施の形態の変形例に係る半導体装置２Ａにおいても、絶縁分離領域１２を半導体領域１０の深さ方向に後退させて落とし込み、この落とし込みにより露出した半導体領域１０やソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄの側壁に酸化膜及び窒化膜に対し選択比の高い側壁絶縁膜２６２を形成することで、接合リークを抑制することができる。
【0083】
ソースコンタクトＣＳが絶縁分離領域１２を乗り上げると、ソースコンタクトＣＳ開口時に半導体領域１０やソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄの端部が露出するが、この側壁に酸化膜及び窒化膜に対し選択比の高い側壁絶縁膜２６２を形成することで、絶縁分離領域１２上の開口部にソース電極３２Ｓ及びドレイン電極３２Ｄが入り込んでも接合リークを抑制することができる。すなわち、ソース電極３２Ｓ及びドレイン電極３２ＤがＳＴＩ上に踏み外しても接合リークを回避可能である。この結果、ソースコンタクトＣＳと絶縁分離領域１２との間の距離を詰めることができる。同様に、ドレインコンタクトＣＤと絶縁分離領域１２との間の距離を詰めることができる。
【0084】
また、第２の実施の形態の変形例に係る半導体装置２Ａにおいても、酸化膜及び窒化膜に対し選択比の高い側壁絶縁膜２６１をゲート側壁にも形成することにより自己整合的にゲート電極１４とソースコンタクトＣＳとの間の距離を制御することができる。同様に、自己整合的にゲート電極１４とドレインコンタクトＣＤとの間の距離を制御することができる。この結果、第２の実施の形態の変形例においては、接合リークの上昇を抑制し、かつ縮小化可能な半導体装置を提供することができる。
【0086】
（Ａ１）まず、図３Ｄに示すように、半導体領域１０の第１表面ＳＦ１に絶縁分離領域１２を形成し、絶縁分離領域１２に囲まれた半導体領域１０上にゲート酸化膜２０を介してゲート電極１４を形成する。ここで、絶縁分離領域１２は、例えば、ＴＥＯＳにより形成される。ゲート電極１４は、例えば、ドープされたポリシリコン等で形成される。
【0087】
（Ａ２）次に、ゲート電極１４の側壁に例えば、ＣＶＤ法により、シリコン酸化膜１６を形成する。ここで、シリコン酸化膜１６は、例えば、ＴＥＯＳにより形成される。
【0088】
（Ａ３）次に、ゲート電極１４の両端の第１表面ＳＦ１にイオン注入技術を用いて、ｎ-ソースエクステンション領域２４及びｎ-ドレインエクステンション領域２５を形成する。
【0089】
（Ａ４）次に、ゲート電極１４の側壁のシリコン酸化膜１６上に例えば、ＣＶＤ法により、シリコン窒化膜１８を形成する。
【0090】
（Ａ５）次に、ゲート電極１４の両端の第１表面ＳＦ１にイオン注入技術を用いて、ｎ+ソース領域２２及びｎ+ドレイン領域２３を形成する。
【0091】
（Ａ６）次に、デバイス全面にシリサイド金属を形成し、ゲート電極１４上にゲートシリサイド領域３４Ｇ、ソース領域２２上にソースシリサイド領域３４Ｓ、ドレイン領域２３上にドレインシリサイド領域３４Ｄを形成する。ソース領域２２の表面、ドレイン領域２３の表面、及びゲート電極１４の表面に金属とシリコンの化合物である金属シリサイドを形成することにより、シート抵抗やコンタクト抵抗を低減することができる。また、自己整合的にシリサイドを形成可能である。ソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄは、Ｃｏ、Ｗ、Ｔｉ、Ｎｉの群から選ばれるいずれかの異なるシリサイドを備えていても良い。また、ゲートシリサイド領域３４Ｇは、Ｃｏ、Ｗ、Ｔｉ、Ｎｉ、ポリシリコンの群から選ばれるいずれかの異なるシリサイドを備えていても良い。
【0092】
（Ｂ）次に、図３Ｅに示すように、ＲＩＥ技術を用いて、絶縁分離領域１２の表面をエッチングし、第１表面ＳＦ１よりも半導体領域１０の深さ方向に後退した第２表面ＳＦ２を有するＳＴＩを形成する。図３Ｂに示すように、絶縁分離領域１２の表面と同時にゲート電極１４の側壁のシリコン酸化膜１６もエッチングされる。
【0093】
（Ｃ）次に、図３Ｆに示すように、スパッタイング技術等を用いて、デバイス全面に絶縁膜２６を形成する。絶縁膜２６は、シリコン酸化膜及びシリコン窒化膜に対してエッチング選択比の高い膜である。
【0094】
（Ｄ）次に、図３Ｇに示すように、絶縁膜２６をエッチングし、ゲート電極１４の両端の側壁に側壁絶縁膜２６１を形成する。また、第１表面ＳＦ１と第２表面ＳＦ２との間の段差部の側壁に側壁絶縁膜２６２を形成する。側壁絶縁膜２６２により、第１表面ＳＦ１と第２表面ＳＦ２との間の段差部の半導体領域１０やｎ+ソース領域２２及びソースシリサイド領域３４Ｓ、ｎ+ドレイン領域２３及びドレインシリサイド領域３４Ｄの露出面を保護することができる。尚、絶縁膜２６のエッチング工程では、デバイス全面に絶縁膜２６を形成した後、結晶化する前に、パターニングしてドライエッチング若しくはウェットエッチングにより除去する。尚、ドライエッチングとウェットエッチングを併用しても良い。
【0095】
（Ｅ１）次に、図３Ａに示すように、デバイス全面にＣＶＤ技術等を用いて、ライナー絶縁膜３０を形成する。ここで、ライナー絶縁膜３０にはシリコン窒化膜を適用可能である。
【0096】
（Ｅ２）次に、図３Ａに示すように、デバイス全面にＣＶＤ技術等を用いて、層間絶縁膜２８を形成後、ＣＭＰ技術を用いて平坦化する。ここで、層間絶縁膜２８は、例えばＴＥＯＳ若しくはＮＳＧ膜などを適用可能である。
【0097】
（Ｅ３）次に、図３Ａに示すように、層間絶縁膜２８に対して、ＲＩＥ等のドライエッチング技術を用いて、ソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄを被覆するライナー絶縁膜３０で停止するエッチングを実施し、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤの底部にライナー絶縁膜３０を露出させる。
【0098】
（Ｆ）次に、図３Ｂに示すように、ＲＩＥ等のドライエッチング技術を用いて、ソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄを被覆するライナー絶縁膜３０をエッチングして、ソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄ上にソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを形成する。
【0099】
（Ｇ）次に、図３Ｃに示すように、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを介してソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄと接続されたソース電極３２Ｓ及びドレイン電極３２Ｄを形成する。ソース電極３２Ｓは、ソースコンタクトホールＣＨＳを介してソース領域２２と電気的に接続されてソースコンタクトＣＳを形成し、ドレイン電極３２Ｄは、ドレインコンタクトホールＣＨＤを介してドレイン領域２３と電気的に接続されてドレインコンタクトＣＤを形成する。ソースコンタクトＣＳは、図３Ｃに示すように、絶縁分離領域１２とソース領域２２との界面に接して配置されていても良い。同様に、ドレインコンタクトＣＤは、図３Ｃに示すように、絶縁分離領域１２とドレイン領域２３との界面に接して配置されていても良い。
【0100】
図３Ｂに示すように、ゲート電極１４の両端の側壁には、側壁絶縁膜２６１が形成されているため、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを形成時には、層間絶縁膜２８及びライナー絶縁膜３０がオーバーエッチングされても側壁絶縁膜２６１は、相対的にエッチングされ難い。すなわち、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤの形成時に、側壁絶縁膜２６１により、自己整合的にエッチングは停止する。したがって、ソースコンタクトＣＳとゲート電極１４との間の距離を詰めることができる。同様に、ドレインコンタクトＣＤとゲート電極１４との間の距離を詰めることができる。
【0101】
第１表面ＳＦ１と第２表面ＳＦ２との間の段差部の半導体領域１０の側壁には、側壁絶縁膜２６２が形成されているため、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤの形成時では、層間絶縁膜２８及びライナー絶縁膜３０は容易にエッチングされるが、側壁絶縁膜２６２は、相対的にエッチングされ難い。この結果、図３Ｃに示すように、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤが、絶縁分離領域１２に接していても接合リークを回避可能である。したがって、ソースコンタクトＣＳと絶縁分離領域１２との間の距離を詰めることができる。同様に、ドレインコンタクトＣＤと絶縁分離領域１２との間の距離を詰めることができる。
【0103】
第２の実施の形態に係る半導体装置２Ａの製造方法の工程Ａ１〜工程Ａ６及び工程Ｂ〜工程Ｄは、第２の実施の形態の変形例に係る半導体装置の製造方法においても共通である。
【0104】
（Ｈ１）上記の工程Ｄの後、図３Ｈに示すように、デバイス全面にＣＶＤ技術等を用いて、ライナー絶縁膜３０を形成する工程を有する。ここで、ライナー絶縁膜３０にはシリコン窒化膜を適用可能である。
【0105】
（Ｈ２）次に、図３Ｈに示すように、デバイス全面にＣＶＤ技術等を用いて、層間絶縁膜２８を形成後、ＣＭＰ技術を用いて平坦化する。ここで、層間絶縁膜２８は、例えばＴＥＯＳ若しくはＮＳＧ膜などを適用可能である。
【0106】
（Ｈ３）次に、図３Ｈに示すように、層間絶縁膜２８に対して、ＲＩＥ等のドライエッチング技術を用いて、ソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄを被覆するライナー絶縁膜３０で停止するエッチングを実施し、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤの底部にライナー絶縁膜３０を露出させる。
【0107】
（Ｉ）次に、図３Ｉに示すように、ＲＩＥ等のドライエッチング技術を用いて、ソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄを被覆するライナー絶縁膜３０をエッチングして、ソースシリサイド領域３４Ｓ及び絶縁分離領域１２に跨ってソースコンタクトホールＣＨＳを形成し、ドレインシリサイド領域３４Ｄ及び絶縁分離領域１２に跨ってドレインコンタクトホールＣＨＤを形成する工程を有する。
【0108】
（Ｊ）次に、図３Ｊに示すように、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを介してソースシリサイド領域３４Ｓ及びドレインシリサイド領域３４Ｄと接続されたソース電極３２Ｓ及びドレイン電極３２Ｄを形成する。ソース電極３２Ｓは、ソースコンタクトホールＣＨＳを介してソース領域２２と電気的に接続されてソースコンタクトＣＳを形成し、ドレイン電極３２Ｄは、ドレインコンタクトホールＣＨＤを介してドレイン領域２３と電気的に接続されてドレインコンタクトＣＤを形成する。
【0109】
第１表面ＳＦ１と第２表面ＳＦ２との間の段差部の半導体領域１０の側壁には、側壁絶縁膜２６２が形成されているため、ソースコンタクトホールＣＨＳ及びドレインコンタクトホールＣＨＤを形成時には、層間絶縁膜２８及びライナー絶縁膜３０は容易にエッチングされるが、側壁絶縁膜２６２は、相対的にエッチングされ難い。この結果、図３Ｊに示すように、ソースコンタクトＣＳ及びドレインコンタクトＣＤが、絶縁分離領域１２に踏み外しても接合リークも回避可能である。したがって、ソースコンタクトＣＳと絶縁分離領域１２との間の距離を詰めることができる。同様に、ドレインコンタクトＣＤと絶縁分離領域１２との間の距離を詰めることができる。
【0110】
本実施の形態に係る半導体装置及びその製造方法においては、主としてｎチャネルＭＯＳＦＥＴについて説明したが、導電型を反転したｐチャネルＭＯＳＦＥＴについても同様に適用可能である。また、本実施の形態に係る半導体装置は、ＣＭＯＳ構成の高速ロジックＬＳＩにも適用可能である。また、本実施の形態に係る半導体装置は、例えば、ＮＡＮＤ型フラッシュメモリの周辺回路を構成する高電圧ｐＭＯＳＦＥＴ、高電圧ｎＭＯＳＦＥＴ、低電圧ｐＭＯＳＦＥＴ、低電圧ｎＭＯＳＦＥＴ等にも適用可能である。
【0111】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0112】
１Ａ、２、２Ａ…半導体装置、１０…半導体領域、１２…絶縁分離領域（ＳＴＩ）、１４…ゲート電極、１６…シリコン酸化膜、１８…シリコン窒化膜、２０…ゲート酸化膜、２２…ソース領域、２３…ドレイン領域、２６…絶縁膜、２８…層間絶縁膜、３０…ライナー絶縁膜、３２Ｓ…ソース電極、３２Ｄ…ドレイン電極、３４Ｓ…ソースシリサイド領域、３４Ｄ…ドレインシリサイド領域、３４Ｇ…ゲートシリサイド領域、２６１、２６２…側壁絶縁膜