特開 2021-150536 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2021-150536(P2021-150536A)

(43)【公開日】2021年9月27日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20210830BHJP

   H01L 29/06 20060101ALI20210830BHJP

   H01L 29/12 20060101ALI20210830BHJP

   H01L 21/336 20060101ALI20210830BHJP

   H01L 29/423 20060101ALI20210830BHJP

   H01L 29/49 20060101ALI20210830BHJP

   H01L 29/41 20060101ALI20210830BHJP

【ＦＩ】

   H01L29/78 652K

   H01L29/78 653C

   H01L29/78 652P

   H01L29/06 301F

   H01L29/06 301V

   H01L29/78 652T

   H01L29/78 658F

   H01L29/58 G

   H01L29/44 Y

【審査請求】未請求

【請求項の数】8

【出願形態】ＯＬ

【全頁数】16

(21)【出願番号】特願2020-50006(P2020-50006)

(22)【出願日】2020年3月19日

(71)【出願人】

【識別番号】000003078

【氏名又は名称】株式会社東芝

(71)【出願人】

【識別番号】317011920

【氏名又は名称】東芝デバイス＆ストレージ株式会社

(74)【代理人】

【識別番号】100119035

【弁理士】

【氏名又は名称】池上 徹真

(74)【代理人】

【識別番号】100141036

【弁理士】

【氏名又は名称】須藤 章

(74)【代理人】

【識別番号】100178984

【弁理士】

【氏名又は名称】高下 雅弘

(72)【発明者】

【氏名】白石 達也

(72)【発明者】

【氏名】嶋林 正晴

【テーマコード（参考）】

4M104

【Ｆターム（参考）】

4M104AA01

4M104AA03

4M104AA04

4M104AA05

4M104BB01

4M104BB40

4M104CC05

4M104DD43

4M104EE02

4M104EE17

4M104FF02

4M104FF03

4M104FF09

4M104FF10

4M104GG09

4M104GG18

(57)【要約】      （修正有）

【課題】オン抵抗の低い半導体装置を提供する。
【解決手段】半導体装置１００において、第１半導体領域１４ａ及び第２半導体領域１４ｂの上から第２半導体層１２に到達するトレンチ２０内に設けられ、酸化シリコンを含む第１絶縁膜２２と、トレンチ内に、第１絶縁膜を介して第２半導体層に対向して設けられた、ポリシリコンを含む第２電極２４と、第２電極の上に、酸化シリコンを含む第２絶縁膜２１ａ、２１ｂを介して第１半導体領域及び第２半導体領域に対向して設けられた第３電極２８と、第２電極と第３電極の間に設けられ、窒化シリコンを含む第３絶縁膜２６と、を備える。
【選択図】図１

【特許請求の範囲】

【請求項1】

第１電極と、
前記第１電極の上に設けられた第１導電型の第１半導体層と、
前記第１半導体層の上に設けられた、第１導電型の第２半導体層と、
前記第２半導体層の上に設けられた、第２導電型の第１半導体領域と、
前記第２半導体層の上に設けられた、第２導電型の第２半導体領域と、
前記第１半導体領域と前記第２半導体領域の間において、前記第１半導体領域及び前記第２半導体領域の上から前記第２半導体層に到達するトレンチ内に設けられ、酸化シリコンを含む第１絶縁膜と、
前記トレンチ内に、前記酸化シリコンを含む前記第１絶縁膜を介して前記第２半導体層に対向して設けられた、ポリシリコンを含む第２電極と、
前記第２電極の上に、酸化シリコンを含む第２絶縁膜を介して前記第１半導体領域及び前記第２半導体領域に対向して設けられた第３電極と、
前記第２電極と前記第３電極の間に設けられ、窒化シリコンを含む第３絶縁膜と、
前記第１半導体領域の上に設けられた、第１導電型の第３半導体領域と、
前記第２半導体領域の上に設けられた、第１導電型の第４半導体領域と、
前記第３電極の上に設けられた層間絶縁膜と、
前記層間絶縁膜の上に設けられ、前記第３半導体領域及び前記第４半導体領域と電気的に接続された第４電極と、
を備える半導体装置。

【請求項2】

前記第３電極は、
前記第２電極と前記層間絶縁膜の間に設けられた第１部分と、
前記第１部分の下において、前記第２電極と前記第１半導体領域の間に設けられ、前記第１部分と電気的に接続された第２部分と、
前記第１部分の下において、前記第２電極と前記第２半導体領域の間に設けられ、前記第１部分と電気的に接続された第３部分と、
を備える請求項１記載の半導体装置。

【請求項3】

前記第３絶縁膜は、前記第１部分の下面、前記第２部分の内側面及び前記第３部分の内側面に設けられている請求項２記載の半導体装置。

【請求項4】

前記第３絶縁膜は、前記第３電極と前記第１半導体領域の間及び前記第３電極と前記第２半導体領域の間にさらに設けられている請求項３記載の半導体装置。

【請求項5】

前記第３絶縁膜の膜厚は５０ｎｍ以下である請求項４記載の半導体装置。

【請求項6】

前記第３電極と前記第３絶縁膜の間に設けられた、酸化シリコンを含む第４絶縁膜をさらに備える請求項１乃至請求項５いずれか一項記載の半導体装置。

【請求項7】

前記第３絶縁膜の膜厚は１０ｎｍ以上である請求項１乃至請求項６いずれか一項記載の半導体装置。

【請求項8】

前記ポリシリコンは導電型不純物を１×１０^１９ａｔｏｍｓ／ｃｍ^３以上１×１０^２１ａｔｏｍｓ／ｃｍ^３以下含む請求項１乃至請求項７いずれか一項記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施形態は、半導体装置に関する。

【背景技術】

【0002】

ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）などの半導体装置は、電力変換等の用途に用いられる。このような半導体装置については、オン抵抗の低いことが好ましい。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特許第５７９９０４６号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明が解決しようとする課題は、オン抵抗の低い半導体装置を提供することである。

【課題を解決するための手段】

【0005】

実施形態の半導体装置は、第１電極と、第１電極の上に設けられた第１導電型の第１半導体層と、第１半導体層の上に設けられた、第１導電型の第２半導体層と、第２半導体層の上に設けられた、第２導電型の第１半導体領域と、第２半導体層の上に設けられた、第２導電型の第２半導体領域と、第１半導体領域と第２半導体領域の間において、第１半導体領域及び第２半導体領域の上から第２半導体層に到達するトレンチ内に設けられ、酸化シリコンを含む第１絶縁膜と、トレンチ内に、酸化シリコンを含む第１絶縁膜を介して第２半導体層に対向して設けられた、ポリシリコンを含む第２電極と、第２電極の上に、酸化シリコンを含む第２絶縁膜を介して第１半導体領域及び第２半導体領域に対向して設けられた第３電極と、第２電極と第３電極の間に設けられ、窒化シリコンを含む第３絶縁膜と、第１半導体領域の上に設けられた、第１導電型の第３半導体領域と、第２半導体領域の上に設けられた、第１導電型の第４半導体領域と、第３電極の上に設けられた層間絶縁膜と、層間絶縁膜の上に設けられ、第３半導体領域及び第４半導体領域と電気的に接続された第４電極と、を備える。

【図面の簡単な説明】

【0006】

【図1】第１実施形態の半導体装置の模式断面図である。

【図2】第１実施形態の他の態様の半導体装置の模式断面図である。

【図3】第１実施形態の半導体装置の製造工程を示す模式断面図である。

【図4】第１実施形態の半導体装置の製造工程を示す模式断面図である。

【図5】第１実施形態の半導体装置の製造工程を示す模式断面図である。

【図6】第１実施形態の半導体装置の作用効果を説明する模式断面図である。

【図7】第２実施形態の半導体装置の模式断面図である。

【図8】第２実施形態の他の態様の半導体装置の模式断面図である。

【図9】第３実施形態の半導体装置の模式断面図である。

【図10】第３実施形態の他の態様の半導体装置の模式断面図である。

【発明を実施するための形態】

【0007】

以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する。

【0008】

本明細書中、部品等の位置関係を示すために、図面の上方向を「上」、図面の下方向を「下」と記述する。本明細書中、「上」、「下」の概念は、必ずしも重力の向きとの関係を示す用語ではない。

【0009】

以下、第１導電型がｎ型、第２導電型がｐ型である場合を例に説明する。

【0010】

以下の説明において、ｎ^＋、ｎ、ｎ⁻および、ｐ^＋、ｐ、ｐ⁻の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ^＋はｎよりもｎ型の不純物濃度が相対的に高く、ｎ⁻はｎよりもｎ型の不純物濃度が相対的に低いことを示す。また、ｐ^＋はｐよりもｐ型の不純物濃度が相対的に高く、ｐ⁻はｐよりもｐ型の不純物濃度が相対的に低いことを示す。なお、ｎ^＋型、ｎ⁻型を単にｎ型、ｐ^＋型、ｐ⁻型を単にｐ型と記載する場合もある。

【0011】

（第１実施形態）
本実施形態の半導体装置は、第１電極と、第１電極の上に設けられた第１導電型の第１半導体層と、第１半導体層の上に設けられた、第１導電型の第２半導体層と、第２半導体層の上に設けられた、第２導電型の第１半導体領域と、第２半導体層の上に設けられた、第２導電型の第２半導体領域と、第１半導体領域と第２半導体領域の間において、第１半導体領域及び第２半導体領域の上から第２半導体層に到達するトレンチ内に設けられ、酸化シリコンを含む第１絶縁膜と、トレンチ内に、酸化シリコンを含む第１絶縁膜を介して第２半導体層に対向して設けられた、ポリシリコンを含む第２電極と、第２電極の上に、酸化シリコンを含む第２絶縁膜を介して第１半導体領域及び第２半導体領域に対向して設けられた第３電極と、第２電極と第３電極の間に設けられ、窒化シリコンを含む第３絶縁膜と、第１半導体領域の上に設けられた、第１導電型の第３半導体領域と、第２半導体領域の上に設けられた、第１導電型の第４半導体領域と、第３電極の上に設けられた層間絶縁膜と、層間絶縁膜の上に設けられ、第３半導体領域及び第４半導体領域と電気的に接続された第４電極と、を備える。

【0012】

図１は、本実施形態の半導体装置１００の模式断面図である。半導体装置１００は、例えば、縦型のＭＯＳＦＥＴである。

【0013】

半導体装置１００は、ドレイン層１０と、ドリフト層１２と、ベース領域１４と、ソース領域１６と、コンタクト領域１８と、第１トレンチ２０と、第２絶縁膜２１と、第１絶縁膜２２と、第１フィールドプレート電極２４と、第３絶縁膜２６と、第１ゲート電極２８と、第２トレンチ４０と、第６絶縁膜４１と、第５絶縁膜４２と、第２フィールドプレート電極４４と、第７絶縁膜４６と、第２ゲート電極４８と、ドレイン電極６０と、ソース電極６６と、層間絶縁膜７０と、を備える。

【0014】

なお、ドレイン層１０は、第１半導体層の一例である。ドリフト層１２は、第２半導体層の一例である。ベース領域１４としてのベース領域１４ａは、第１半導体領域の一例である。ベース領域１４としてのベース領域１４ｂは、第２半導体領域の一例である。ソース領域１６としてのソース領域１６ａは、第３半導体領域の一例である。ソース領域１６としてのソース領域１６ｂは、第４半導体領域の一例である。第１トレンチ２０は、トレンチの一例である。ドレイン電極６０は、第１電極の一例である。第１フィールドプレート電極２４は、フィールドプレート電極又は第２電極の一例である。第１ゲート電極２８は、ゲート電極又は第３電極の一例である。ソース電極６６は、第４電極の一例である。

【0015】

ドレイン層１０は、ＭＯＳＦＥＴのドレインとして機能する層である。ドレイン層１０は、例えば、ｎ^＋型の半導体材料を含む。

【0016】

ドレイン電極６０は、ドレイン層１０の下に設けられ、ドレイン層１０と電気的に接続されている。ドレイン電極６０は、ＭＯＳＦＥＴのドレイン電極として機能する電極である。

【0017】

ドリフト層１２は、ドレイン層１０の上に設けられている。ドリフト層１２は、ＭＯＳＦＥＴのドリフト層として機能する層である。ドリフト層１２は、例えば、ｎ⁻型の半導体材料を含む。

【0018】

ここで、Ｘ方向と、Ｘ方向に対して垂直に交差するＹ方向と、Ｘ方向及びＹ方向に垂直に交差するＺ方向を定義する。ドレイン層１０及びドリフト層１２は、Ｘ方向及びＹ方向に平行なＸＹ平面に平行に設けられた層である。Ｚ方向は、ドレイン層１０及びドリフト層１２が積層された方向である。

【0019】

ベース領域１４は、ドリフト層１２の上に設けられている。ベース領域１４は、ＭＯＳＦＥＴのベースとして機能する。ベース領域１４は、第１ゲート電極２８又は第２ゲート電極４８に電圧が印加された場合にチャネルを形成し、ソース領域１６とドレイン層１０の間にキャリアが流れることを可能とする領域である。ベース領域１４は、例えば、ｐ型の半導体材料を含む。半導体装置１００は、ベース領域１４としての、ベース領域１４ａ、１４ｂ及び１４ｃを有する。

【0020】

ソース領域１６は、ベース領域１４の上に設けられている。ソース領域１６は、ＭＯＳＦＥＴのソースとして機能する領域である。第１ゲート電極２８又は第２ゲート電極４８に適切な電圧が印加された場合に、ソース領域１６とドレイン層１０の間にキャリアが流れる。ソース領域１６は、例えば、ｎ^＋型の半導体材料を含む。半導体装置１００は、ソース領域１６としての、ソース領域１６ａ、１６ｂ、１６ｃ及び１６ｄを有する。

【0021】

コンタクト領域１８は、ベース領域１４の上に設けられ、ベース領域１４及びソース領域１６と電気的に接続されている。コンタクト領域１８は、ベース領域１４及びソース領域１６とソース電極６６の電気的接触を向上させるために設けられている。コンタクト領域１８は、例えば、ｐ^＋型の半導体材料を含む。なお、図１にはベース領域１４ｂの上にコンタクト領域１８が設けられているが、ベース領域１４ａ及びベース領域１４ｃの上にさらにコンタクト領域１８が設けられていてもかまわない。

【0022】

第１トレンチ２０は、ソース領域１６の上からドリフト層１２に到達するように設けられている。

【0023】

第１絶縁膜２２は、第１トレンチ２０内に設けられている。例えば、第１絶縁膜２２は、第１フィールドプレート電極２４を覆うように設けられている。また、例えば、第１絶縁膜２２は、第１フィールドプレート電極２４と第１ゲート電極２８の間に設けられている。しかし、第１絶縁膜２２の形態は、これに限定されるものではない。第１絶縁膜２２はＳｉＯｘ（酸化シリコン）を含むが、これに限定されるものではない。例えば、第１絶縁膜２２は、熱酸化法又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。

【0024】

第２絶縁膜２１は、第１トレンチ２０内の、第１絶縁膜２２の上に設けられている。第２絶縁膜２１としての第２絶縁膜２１ａは、ベース領域１４ａと第１ゲート電極２８の間及び層間絶縁膜７０ａとソース領域１６ａの間に設けられている。第２絶縁膜２１としての第２絶縁膜２１ｂは、ベース領域１４ｂと第１ゲート電極２８の間及び層間絶縁膜７０ａとソース領域１６ｂの間に設けられている。第２絶縁膜２１はＳｉＯｘ（酸化シリコン）を含むが、これに限定されるものではない。例えば、第２絶縁膜２１は、熱酸化法又はＣＶＤにより形成される。なお、第２絶縁膜２１は第１絶縁膜２２と同じ工程で同時に形成されていても良いし、別の工程で形成されていてもかまわない。

【0025】

第１フィールドプレート電極２４は、第１トレンチ２０内において、ドリフト層１２に第１絶縁膜２２を介して対向して設けられている。例えば、第１フィールドプレート電極２４は、ドリフト層１２と並んで設けられている。第１フィールドプレート電極２４は、例えば、トレンチ深さ方向のドリフト層中の電界分布をフラットに近付け、耐圧を増加させるために設けられている。第１フィールドプレート電極２４は、例えば、図１の奥行き方向に設けられた、図示されていない部分において、上方に延びた部分を有する。そして、第１フィールドプレート電極２４は、かかる上方に延びた部分を用いて、ソース電極６６と電気的に接続されている。なお、第１フィールドプレート電極２４とソース電極６６の接続のされ方は、これに限定されるものではない。

【0026】

第１ゲート電極２８は、ベース領域１４ａとベース領域１４ｂの間で、第１フィールドプレート電極２４の上に、それぞれ第２絶縁膜２１を介して設けられている。第１ゲート電極２８は、ＭＯＳＦＥＴのゲートとして機能する電極である。

【0027】

第３絶縁膜２６は、第１フィールドプレート電極２４と第１ゲート電極２８の間に設けられている。第３絶縁膜２６はＳｉＮｘ（窒化シリコン）を含むが、これに限定されるものではない。第３絶縁膜２６の膜厚は１０ｎｍ以上であることが好ましい。第３絶縁膜２６は、例えばＬＰＣＶＤ法により形成されることが好ましいが、これに限定されるものではない。

【0028】

第２トレンチ４０は、ソース領域１６の上からドリフト層１２に到達するように設けられている。

【0029】

第５絶縁膜４２は、第２トレンチ４０内に設けられている。例えば、第５絶縁膜４２は、第２フィールドプレート電極４４を覆うように設けられている。また、例えば、第５絶縁膜４２は、第２フィールドプレート電極４４と第２ゲート電極４８の間に設けられている。しかし、第５絶縁膜４２の形態は、これに限定されるものではない。第５絶縁膜４２はＳｉＯｘ（酸化シリコン）を含むが、これに限定されるものではない。例えば、第５絶縁膜４２は、熱酸化法又はＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）により形成される。

【0030】

第６絶縁膜４１は、第２トレンチ４０内の、第５絶縁膜４２の上に設けられている。第６絶縁膜４１としての第６絶縁膜４１ａは、ベース領域１４ｂと第２ゲート電極４８の間及び層間絶縁膜７０ｂとソース領域１６ｃの間に設けられている。第６絶縁膜４１としての第６絶縁膜４１ｂは、ベース領域１４ｃと第２ゲート電極４８の間及び層間絶縁膜７０ｂとソース領域１６ｄの間に設けられている。第６絶縁膜４１はＳｉＯｘ（酸化シリコン）を含むが、これに限定されるものではない。例えば、第６絶縁膜４１は、熱酸化法又はＣＶＤにより形成される。なお、第６絶縁膜４１は第５絶縁膜４２と同じ工程で同時に形成されていても良いし、別の工程で形成されていてもかまわない。

【0031】

第２フィールドプレート電極４４は、第２トレンチ４０内において、ドリフト層１２に第５絶縁膜４２を介して対向して設けられている。例えば、第２フィールドプレート電極４４は、ドリフト層１２と並んで設けられている。第２フィールドプレート電極４４は、例えば、トレンチ深さ方向のドリフト層中の電界分布をフラットに近付け、耐圧を増加させるために設けられている。第２フィールドプレート電極４４は、例えば、図１の奥行き方向に設けられた、図示されていない部分において、上方に延びた部分を有する。そして、第２フィールドプレート電極４４は、かかる上方に延びた部分を用いて、ソース電極６６と電気的に接続されている。なお、第２フィールドプレート電極４４とソース電極６６の接続のされ方は、これに限定されるものではない。

【0032】

第２ゲート電極４８は、ベース領域１４ｂとベース領域１４ｃの間で、第２フィールドプレート電極４４の上に、それぞれ第６絶縁膜４１を介して設けられている。第２ゲート電極４８は、ＭＯＳＦＥＴのゲートとして機能する電極である。

【0033】

第７絶縁膜４６は、第２フィールドプレート電極４４と第２ゲート電極４８の間に設けられている。第７絶縁膜４６はＳｉＮｘ（窒化シリコン）を含むが、これに限定されるものではない。第７絶縁膜４６の膜厚は１０ｎｍ以上であることが好ましい。

【0034】

層間絶縁膜７０としての層間絶縁膜７０ａは、ソース領域１６ａ、ソース領域１６ｂ、第１ゲート電極２８及び第２絶縁膜２１の上に設けられている。層間絶縁膜７０としての層間絶縁膜７０ｂは、ソース領域１６ｃ、ソース領域１６ｄ、第２ゲート電極４８及び第６絶縁膜４１の上に設けられている。層間絶縁膜７０は例えばＳｉＯｘを含むが、これに限定されるものではない。

【0035】

ドレイン層１０、ドリフト層１２、ベース領域１４及びソース領域１６に用いられる半導体材料は、例えばシリコン（Ｓｉ）である。しかし、ドレイン層１０、ドリフト層１２、ベース領域１４及びソース領域１６に用いられる半導体材料は、例えば炭化シリコン（ＳｉＣ）、窒化ガリウム（ＧａＮ）又はヒ化ガリウム（ＧａＡｓ）等の他の半導体材料であってもかまわない。

【0036】

半導体材料としてＳｉが用いられる場合、ｎ型不純物としては例えばヒ素（Ａｓ）、リン（Ｐ）又はアンチモン（Ｓｂ）を、またｐ型不純物としては例えばＢ（ホウ素）を、それぞれ用いることができる。

【0037】

第１フィールドプレート電極２４及び第２フィールドプレート電極４４は、例えば導電型不純物を含むポリシリコン等の導電材料を含む。

【0038】

第１ゲート電極２８及び第２ゲート電極４８は、例えば導電型不純物を含むポリシリコン等の導電材料を含む。ドレイン電極６０及びソース電極６６は、例えば金属等の導電材料を含む。

【0039】

第１フィールドプレート電極２４及び第２フィールドプレート電極４４が、導電型不純物を含む場合、かかる導電型不純物を１×１０^１９ａｔｏｍｓ／ｃｍ^３以上１×１０^２２ａｔｏｍｓ／ｃｍ^３以下含むことが好ましい。

【0040】

図２は、本実施形態の他の態様の半導体装置１１０の模式断面図である。半導体装置１１０においては、第１ゲート電極２８と第３絶縁膜２６の間に、例えばＳｉＯｘを含む第４絶縁膜３０が設けられている。また、第２ゲート電極４８と第７絶縁膜４６の間に、例えばＳｉＯｘを含む第８絶縁膜５０が設けられている。かかる第４絶縁膜３０及び第８絶縁膜５０は、例えば、第３絶縁膜２６及び第７絶縁膜４６の上面を酸化することにより形成することができる。しかし、第４絶縁膜３０及び第８絶縁膜５０の製造方法は、これに限定されるものではない。

【0041】

図３乃至図５は、本実施形態の半導体装置１００の製造工程を示す模式断面図である。

【0042】

まず、ドレイン層１０の上に、ドリフト層１２を形成する。例えば、ドレイン層１０をＳｉ基板である半導体基板とし、ドレイン層１０の上にエピタキシャル成長によりドリフト層１２を形成する。しかし、ドレイン層１０及びドリフト層１２の製造工程は、上記に限定されるものではない。次に、例えばフォトリソグラフィ及びＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｔｃｈｉｎｇ）を用いて、ドリフト層１２に到達する第１トレンチ２０及び第２トレンチ４０を形成する。次に、例えば熱酸化法又はＣＶＤにより、ドリフト層１２の上、第１トレンチ２０内及び第２トレンチ４０内に、例えばＳｉＯｘを含む絶縁膜８０を形成する。次に、絶縁膜８０の上に、例えばＣＶＤを用いて、例えば導電型不純物を含むポリシリコンを含む、導電材料９０を形成する（図３）。ここで、かかる導電型不純物の濃度は１×１０^１９ａｔｏｍｓ／ｃｍ^３以上１×１０^２２ａｔｏｍｓ／ｃｍ^３以下であることが好ましい。

【0043】

次に、例えばエッチバックにより、導電材料９０の一部を除去して、第１トレンチ２０内に第１フィールドプレート電極２４を形成する。また、第２トレンチ内に第２フィールドプレート電極４４を形成する（図４）。

【0044】

次に、例えばウェットエッチングを用いて、第１フィールドプレート電極２４の側面の上部及び上面、第２フィールドプレート電極４４の側面の上部及び上面、第１フィールドプレート電極２４の上の第１トレンチ２０の側壁、第２フィールドプレート電極４４の上の第２トレンチ４０の側壁、並びにドリフト層１２の表面が露出するように、絶縁膜８０の一部を除去する。次に、絶縁膜８０の上面、第１フィールドプレート電極２４の側面の上部及び上面、第２フィールドプレート電極４４の側面の上部及び上面、第１フィールドプレート電極２４の上の第１トレンチ２０の側壁、第２フィールドプレート電極４４の上の第２トレンチ４０の側壁、並びにドリフト層１２の表面に、例えば熱酸化法によりＳｉＯｘを含む絶縁膜８３を形成する。次に、例えばＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ ＣＶＤ）を用いて、絶縁膜８３の上に、ＳｉＮｘを含む絶縁膜９２を形成する（図５）。

【0045】

次に、絶縁膜９２の一部を、ＲＩＥ、ウェットエッチング又はＣＤＥ（Ｃｈｅｍｉｃａｌ Ｄｒｙ Ｅｔｃｈｉｎｇ）を用いてエッチバックする。これにより、第３絶縁膜２６及び第７絶縁膜４６が形成される。なお、上記と同様にして、図２に示した半導体装置１１０における第４絶縁膜３０及び第８絶縁膜５０が形成可能である。また、第１フィールドプレート電極２４の上の、第１トレンチ２０の側壁に残った絶縁膜８３の一部は、第２絶縁膜２１となる。また、第２フィールドプレート電極４４の上の、第２トレンチ４０の側壁に残った絶縁膜８３の一部は、第６絶縁膜４１となる。

【0046】

次に、例えばＣＶＤにより、導電型不純物を含むポリシリコンや金属等の導電材料を含む、第１ゲート電極２８及び第２ゲート電極４８を形成する。ここで、図１に示した半導体装置１００では、第３絶縁膜２６上に第１ゲート電極２８を形成し、第７絶縁膜４６上に第２ゲート電極４８を形成する。また、図２に示した半導体装置１１０では、第３絶縁膜２６及び第４絶縁膜３０上に第１ゲート電極２８を形成し、第７絶縁膜４６及び第８絶縁膜５０上に第２ゲート電極４８を形成する。次に、第１ゲート電極２８上及び第２ゲート電極４８の上に層間絶縁膜７０である、層間絶縁膜７０ａ及び層間絶縁膜７０ｂを形成する。次に、層間絶縁膜７０の一部、絶縁膜の一部、及び絶縁膜８３の一部を、例えばエッチングにより除去し、ソース領域１６及びコンタクト領域１８とコンタクトをとるための開口を形成する。

【0047】

次に、ドリフト層１２の上にベース領域１４、ソース領域１６及びコンタクト領域１８を、例えばイオン注入法により形成する。次に、ドレイン層１０の下にドレイン電極６０を形成する。

【0048】

次に、例えば上述の製造工程により製造された、製造途中の半導体装置に対して、ベース領域１４、ソース領域１６及びコンタクト領域１８における不純物活性化のための熱処理を行う。次に、例えば上述の不純物活性化のための熱処理を行った、製造途中の半導体装置に対して、さらに、例えば１０００℃程度に温度を上昇させる熱処理を行う。その後熱処理を止めて、かかる製造途中の半導体装置の温度を下げる。ここで、出来るだけ急激に、製造途中の半導体装置の温度を下げることが好ましい。例えばＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）に用いられる炉を使用し、熱処理のために製造途中の半導体装置の温度をかかる炉内で１０００℃程度に上昇させることが好ましい。そして、その後かかる製造途中の半導体装置を、ＲＴＡに用いられる炉の外に搬出し、６００℃程度にまで、例えば１分程度の時間で急冷することが好ましい。以上により、本実施形態の半導体装置１００を得る。

【0049】

次に、本実施形態の作用効果を記載する。

【0050】

図６は、本実施形態の半導体装置１００の作用効果を説明する模式断面図である。

【0051】

半導体装置１００のようなＭＯＳＦＥＴにおいては、オン抵抗を低減することが好ましい。ここで、例えばキャリアが電子である場合、ＭＯＳＦＥＴのチャネルを、キャリアが移動する方向に対して平行に、引っ張り方向の応力を与えることが考えられる。かかる応力により、キャリアの移動度が増加するために、オン抵抗を低減することが可能になる。

【0052】

かかる応力を付与する方法として、第１絶縁膜２２又は第５絶縁膜４２が有する圧縮応力を用いる方法が考えられる。すなわち、第１絶縁膜２２を例にとって説明すると、第１絶縁膜２２がＺ方向に圧縮される際に、第１絶縁膜２２がＸ方向又はＹ方向に、言い換えると第１トレンチ２０の外側に向かって膨脹する応力を利用して、上述の引っ張り方向の応力を与えようとするものである。このためには、例えば熱酸化法で形成する場合、第１絶縁膜２２の形成温度の低温化や、第１絶縁膜２２中のＯＨ基含有量の削減が好ましい。しかしこの結果、第１絶縁膜２２の形状が意図せずに変化してしまうという問題があった。また、第１絶縁膜２２に用いられるＳｉの酸化速度が低下するために半導体装置の生産性が低下してしまうという問題があった。

【0053】

一方、導電型不純物活性化のために行われる熱処理により、第１フィールドプレート電極２４が膨脹することを利用して、チャネル方向に引っ張り方向の応力を与えることが考えられる。具体的には、かかる熱処理の後に急冷を行うことにより、第１フィールドプレート電極２４がＸ方向又はＹ方向に平行な方向に、言い換えると第１トレンチ２０の外側に向かって膨脹する応力を残存させて、チャネル方向に引っ張り方向の応力を与えようとするものである。

【0054】

そこで本実施形態の半導体装置１００は、第１フィールドプレート電極２４と第１ゲート電極２８の間に設けられ、窒化シリコンを含む第３絶縁膜２６を備えている。窒化シリコンの体積弾性率は大きい。また、窒化シリコンは機械構造的に安定している。そのため、窒化シリコンを含む第３絶縁膜２６を設けることにより、第１フィールドプレート電極２４は、図６の紙面において上の方向にはあまり膨脹せず、Ｘ方向又はＹ方向に平行な方向に、言い換えると第１トレンチ２０の外側に向かって、より膨脹する。その結果、チャネル方向に、より大きな引っ張り方向の応力が印加される。これにより、オン抵抗の低減された半導体装置の提供が可能となる。

【0055】

上述の通り、第１フィールドプレート電極２４が第１トレンチ２０の外側に向かって膨脹する応力を残存させるためには、第１フィールドプレート電極２４を熱処理の後に急冷することが、第１フィールドプレート電極２４が膨脹した状態を維持できるため、好ましい。また、第１フィールドプレート電極２４に含まれるポリシリコンは、導電型不純物を１×１０^１９ａｔｏｍｓ／ｃｍ^３以上１×１０^２２ａｔｏｍｓ／ｃｍ^３以下含むことが、上記の膨脹する応力を大きくするために好ましい。

【0056】

第３絶縁膜２６の膜厚は１０ｎｍ以上であることが好ましい。１０ｎｍ未満である場合には第３絶縁膜２６の膜厚が薄すぎるため、第１フィールドプレート電極２４が上の方向に膨脹することにより発生する応力を十分に抑制できないためである。

【0057】

第３絶縁膜２６は、ＬＰＣＶＤ法により形成されることが好ましい。ＬＰＣＶＤ法の場合、例えば７００℃以上８００℃以下の比較的高温で、第３絶縁膜２６は形成される。この場合には、第３絶縁膜２６中の水素濃度が比較的低くなる。これに対して、プラズマＣＶＤ法により形成される場合には、例えば３００℃以上４００℃以下の比較的低温で、第３絶縁膜２６は形成される。この場合には、第３絶縁膜２６中の水素濃度が比較的高くなる。このようにして含有された第３絶縁膜２６中の水素は、例えば形成温度より高い温度において行われる不純物活性化のための熱処理や、半導体装置１００の信頼性試験における熱処理において、第３絶縁膜２６の外に抜けることがある。この場合に、半導体装置１００の閾値が変動してしまうという問題がある。また、プラズマＣＶＤ法に形成される膜よりもＬＰＣＶＤ法により形成される膜の方が、被覆性（カバレッジ）に優れている。そのため、第３絶縁膜２６は、ＬＰＣＶＤ法により形成されることが好ましい。

【0058】

第１ゲート電極２８と第３絶縁膜２６の間にＳｉＯｘを含む第４絶縁膜３０を設けることにより、第１ゲート電極２８中のポリシリコンと第３絶縁膜２６中のＳｉＮｘの間においてキャリアがトラップされる準位の形成が抑制される。

【0059】

本実施形態の半導体装置によれば、オン抵抗の低い半導体装置の提供が可能になる。

【0060】

（第２実施形態）
本実施形態の半導体装置は、ゲート電極は、第１部分と、第１部分の下において、フィールドプレート電極と第１半導体領域の間に設けられ、第１部分と電気的に接続された第２部分と、第１部分の下において、フィールドプレート電極と第２半導体領域の間に設けられ、第１部分と電気的に接続された第３部分と、を備える点で、第１実施形態の半導体装置と異なっている。また、第３絶縁膜は、第１部分の下面、第２部分の内側面及び第３部分の内側面に設けられている点で、第１実施形態の半導体装置と異なっている。ここで、第１実施形態の半導体装置と重複する点は省略する。

【0061】

図７は、本実施形態の半導体装置１１０の模式断面図である。

【0062】

第１ゲート電極２８は、第１部分２８ａと、第２部分２８ｂと、第３部分２８ｃと、を有している。第１部分２８ａは、第１フィールドプレート電極２４と層間絶縁膜７０ａの間に設けられている。第２部分２８ｂは、第１部分２８ａの下において、第１フィールドプレート電極２４とベース領域１４ａの間に設けられている。また、第２部分２８ｂは、第１部分２８ａと電気的に接続されている。第３部分２８ｃは、第１部分２８ａの下において、第１フィールドプレート電極２４とベース領域１４ｂの間に設けられている。また、第３部分２８ｃは、第１部分２８ａと電気的に接続されている。

【0063】

例えば、第１ゲート電極２８は、第１部分２８ａと、第２部分２８ｂと、第３部分２８ｃと、で下向きコの字（ｉｎｖｅｒｔｅｄ ｕ−ｓｈａｐｅｄ）の形状を有していることが、特に耐圧が高いデバイスの場合には好ましい。

【0064】

第３絶縁膜２６は、第１部分の下面２８ａ_１に接する第３絶縁膜２６ａと、第２部分の内側面２８ｂ_１に接する第３絶縁膜２６ｂと、第３部分の内側面２８ｃ_１に接する第３絶縁膜２６ｃと、を有する。

【0065】

同様に、第２ゲート電極４８は、第４部分４８ａと、第５部分４８ｂと、第６部分４８ｃと、を有している。第４部分４８ａは、第２フィールドプレート電極４４と層間絶縁膜７０ｂの間に設けられている。第５部分４８ｂは、第４部分４８ａの下において、第２フィールドプレート電極４４とベース領域１４ｂの間に設けられている。また、第５部分４８ｂは、第４部分４８ａと電気的に接続されている。第６部分４８ｃは、第４部分４８ａの下において、第２フィールドプレート電極４４とベース領域１４ｃの間に設けられている。また、第６部分４８ｃは、第４部分４８ａと電気的に接続されている。

【0066】

例えば、第２ゲート電極４８は、第４部分４８ａと、第５部分４８ｂと、第６部分４８ｃと、で下向きコの字（ｉｎｖｅｒｔｅｄ ｕ−ｓｈａｐｅｄ）の形状を有していることが、特に耐圧が高いデバイスの場合には好ましい。

【0067】

第７絶縁膜４６は、第４部分の下面４８ａ_１、第５部分の内側面４８ｂ_１及び第６部分の内側面４８ｃ_１に接して設けられている。

【0068】

比較的耐圧が高い半導体装置においては、第１トレンチ２０及び第２トレンチ４０の開口寸法が大きくなるため、トレンチの埋込に必要な第１ゲート電極２８及び第２ゲート電極４８の膜厚が非常に厚くなる。そのため、ゲート電極を形成するための装置の負荷が大きくなる。これに対して、本実施形態のような、下向きコの字（ｉｎｖｅｒｔｅｄ ｕ−ｓｈａｐｅｄ）の形状の第１ゲート電極２８及び第２ゲート電極４８の場合は、第２部分２８ｂ、第３部分２８ｃ、第５部分４８ｂ及び第６部分４８ｃも基にして第１ゲート電極２８及び第２ゲート電極４８が形成される。そのため、ゲート電極の膜厚を薄くして形成することも可能となり、有利である。

【0069】

図８は、本実施形態の他の態様の半導体装置１２０の模式断面図である。第４絶縁膜３０ａは、第１部分の下面２８ａ_１と第３絶縁膜２６ａの間に設けられている。第４絶縁膜３０ｂは、第２部分の内側面２８ｂ_１と第３絶縁膜２６ｂの間に設けられている。第４絶縁膜３０ｃは、第３部分の内側面２８ｃ_１と第３絶縁膜２６ｃの間に設けられている。第８絶縁膜５０ａは、第４部分の下面４８ａ_１と第７絶縁膜４６ａの間に設けられている。第８絶縁膜５０ｂは、第５部分の内側面４８ｂ_１と第７絶縁膜４６ｂの間に設けられている。第８絶縁膜５０ｃは、第６部分の内側面４８ｃ_１と第７絶縁膜４６ｃの間に設けられている。このように第４絶縁膜３０及び第８絶縁膜５０を設けることにより、ポリシリコンとＳｉＮｘの間においてキャリアがトラップされる準位の形成が抑制される。

【0070】

本実施形態の半導体装置によっても、オン抵抗の低い半導体装置の提供が可能になる。

【0071】

（第３実施形態）
本実施形態の半導体装置は、第３絶縁膜は、ゲート電極の外側面にさらに設けられている点で、第１実施形態及び第２実施形態の半導体装置と異なっている。ここで、第１実施形態及び第２実施形態と重複する内容の記載は省略する。

【0072】

図９は、本実施形態の半導体装置１３０の模式断面図である。第３絶縁膜２６ｄは、第２部分の下面２８ｂ_２に接して設けられている。第３絶縁膜２６ｅは、第１ゲート電極の外側面２８ｂ_３に接して設けられている。第３絶縁膜２６ｆは、第３部分の下面２８ｃ_２に接して設けられている。第３絶縁膜２６ｇは、第１ゲート電極の外側面２８ｃ_３に接して設けられている。第７絶縁膜４６ｄは、第５部分の下面４８ｂ_２に接して設けられている。第７絶縁膜４６ｅは、第２ゲート電極４８の外側面４８ｂ_３に接して設けられている。第７絶縁膜４６ｆは、第６部分の下面４８ｃ_２に接して設けられている。第７絶縁膜４６ｇは、第２ゲート電極４８の外側面４８ｃ_３に接して設けられている。

【0073】

図１０は、本実施形態の他の態様の半導体装置１４０の模式断面図である。第４絶縁膜３０ｄは、第３絶縁膜２６ｄと第２部分の下面２８ｂ_２の間に設けられている。第４絶縁膜３０ｅは、第３絶縁膜２６ｅと第１ゲート電極の外側面２８ｂ_３の間に設けられている。第４絶縁膜３０ｆは、第３絶縁膜２６ｆと第３部分の下面２８ｃ_２の間に設けられている。第４絶縁膜３０ｇは、第３絶縁膜２６ｇと第１ゲート電極の外側面２８ｃ_３の間に設けられている。第８絶縁膜５０ｄは、第７絶縁膜４６ｄと第５部分の下面４８ｂ_２の間に設けられている。第８絶縁膜５０ｅは、第７絶縁膜４６ｅと第２ゲート電極の外側面４８ｂ_３の間に設けられている。第８絶縁膜５０ｆは、第７絶縁膜４６ｆと第６部分の下面４８ｃ_２の間に設けられている。第８絶縁膜５０ｇは、第７絶縁膜４６ｇと第２ゲート電極の外側面４８ｃ_３の間に設けられている。このように第４絶縁膜３０及び第８絶縁膜５０を設けることにより、ポリシリコンとＳｉＮｘの間においてキャリアがトラップされる準位の形成が抑制される。

【0074】

本実施形態の半導体装置１３０及び半導体装置１４０における第３絶縁膜２６及び第７絶縁膜４６の膜厚は、５０ｎｍ以下であることが好ましい。膜厚が５０ｎｍより厚くなると、ＭＯＳＦＥＴのチャネル近傍のゲート絶縁膜の膜厚が厚くなることに相当するため、ＭＯＳＦＥＴの閾値電圧が高くなりすぎるためである。

【0075】

本実施形態の半導体装置によっても、オン抵抗の低い半導体装置の提供が可能になる。

【0076】

本発明のいくつかの実施形態及び実施例を説明したが、これらの実施形態及び実施例は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことが出来る。これら実施形態やその変形は、発明の範囲や要旨に含まれると共に、特許請求の範囲に記載された発明とその均等の範囲に含まれる。

【符号の説明】

【0077】

１０ ドレイン層（第１半導体層）
１２ ドリフト層（第２半導体層）
１４ａ ベース領域（第１半導体領域）
１４ｂ ベース領域（第２半導体領域）
１６ａ ソース領域（第３半導体領域）
１６ｂ ソース領域（第４半導体領域）
１８ コンタクト領域
２０ 第１トレンチ（トレンチ）
２１ 第２絶縁膜
２２ 第１絶縁膜
２４ 第１フィールドプレート電極（フィールドプレート電極、第２電極）
２６ 第３絶縁膜
２８ 第１ゲート電極（ゲート電極、第３電極）
２８ａ 第１部分
２８ａ_１ 第１部分の下面
２８ｂ 第２部分
２８ｂ_１ 第２部分の内側面
２８ｂ_３ 第１ゲート電極の外側面
２８ｃ 第３部分
２８ｃ_１ 第３部分の内側面
２８ｃ_３ 第１ゲート電極の外側面
３０ 第４絶縁膜
４０ 第２トレンチ
４１ 第６絶縁膜
４２ 第５絶縁膜
４４ 第２フィールドプレート電極
４６ 第７絶縁膜
４８ 第２ゲート電極
５０ 第８絶縁膜
６０ ドレイン電極（第１電極）
６６ ソース電極（第４電極）
７０ 層間絶縁膜
１００ 半導体装置
１１０ 半導体装置
１２０ 半導体装置
１３０ 半導体装置
１４０ 半導体装置

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】