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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】公開特許公報(A)
(11)【公開番号】特開2021-150543(P2021-150543A)
(43)【公開日】2021年9月27日
(54)【発明の名称】半導体装置の製造方法
(51)【国際特許分類】
H01L 21/336 20060101AFI20210830BHJP
H01L 29/78 20060101ALI20210830BHJP
H01L 21/265 20060101ALI20210830BHJP
H01L 29/12 20060101ALI20210830BHJP
H01L 29/06 20060101ALI20210830BHJP
【ＦＩ】
H01L29/78 658A
H01L21/265 Z
H01L29/78 652T
H01L29/78 652P
H01L29/06 301G
H01L29/06 301V
H01L29/78 652D
H01L29/78 652M
H01L29/78 658F
【審査請求】未請求
【請求項の数】9
【出願形態】ＯＬ
【全頁数】23
(21)【出願番号】特願2020-50274(P2020-50274)
(22)【出願日】2020年3月19日
(71)【出願人】
【識別番号】000003078
【氏名又は名称】株式会社東芝
(71)【出願人】
【識別番号】317011920
【氏名又は名称】東芝デバイス＆ストレージ株式会社
(74)【代理人】
【識別番号】100119035
【弁理士】
【氏名又は名称】池上 徹真
(74)【代理人】
【識別番号】100141036
【弁理士】
【氏名又は名称】須藤 章
(74)【代理人】
【識別番号】100178984
【弁理士】
【氏名又は名称】高下 雅弘
(72)【発明者】
【氏名】永田 真統
(57)【要約】
【課題】炭化珪素基板のアライメントやエッジ検出を容易にする半導体装置の製造方法を提供する。【解決手段】実施形態の半導体装置の製造方法は、表面と、表面と対向する裏面と、表面と裏面との間の側面とを有する炭化珪素基板の、表面、裏面、及び、側面に接するように第１のシリコン膜を形成し、表面に形成された第１のシリコン膜を除去し、表面からイオン注入法を用いて不純物を炭化珪素基板に注入し、不純物を注入した後に、裏面に形成された第１のシリコン膜を除去し、裏面に形成された第１のシリコン膜を除去した後に、不純物を活性化する熱処理を行う。
【選択図】図４
【特許請求の範囲】
【請求項1】
表面と、前記表面と対向する裏面と、前記表面と前記裏面との間の側面とを有する炭化珪素基板の、前記表面、前記裏面、及び、前記側面に接するように第１のシリコン膜を形成し、
前記表面に形成された前記第１のシリコン膜を除去し、
前記表面からイオン注入法を用いて不純物を前記炭化珪素基板に注入し、
前記不純物を注入した後に、前記裏面に形成された前記第１のシリコン膜を除去し、
前記裏面に形成された前記第１のシリコン膜を除去した後に、前記不純物を活性化する熱処理を行う半導体装置の製造方法。
前記表面に形成された前記第１のシリコン膜を除去し、
前記表面からイオン注入法を用いて不純物を前記炭化珪素基板に注入し、
前記不純物を注入した後に、前記裏面に形成された前記第１のシリコン膜を除去し、
前記裏面に形成された前記第１のシリコン膜を除去した後に、前記不純物を活性化する熱処理を行う半導体装置の製造方法。
【請求項2】
表面と、前記表面と対向する裏面と、前記表面と前記裏面との間の側面とを有し、前記表面、前記裏面、及び、前記側面に接するように第１のシリコン膜が形成された炭化珪素基板を準備し、
前記表面に形成された前記第１のシリコン膜を除去し、
前記表面からイオン注入法を用いて不純物を前記炭化珪素基板に注入し、
前記不純物を注入した後に、前記裏面に形成された前記第１のシリコン膜を除去し、
前記裏面に形成された前記第１のシリコン膜を除去した後に、前記不純物を活性化する熱処理を行う半導体装置の製造方法。
前記表面に形成された前記第１のシリコン膜を除去し、
前記表面からイオン注入法を用いて不純物を前記炭化珪素基板に注入し、
前記不純物を注入した後に、前記裏面に形成された前記第１のシリコン膜を除去し、
前記裏面に形成された前記第１のシリコン膜を除去した後に、前記不純物を活性化する熱処理を行う半導体装置の製造方法。
【請求項3】
前記熱処理の温度は１５００℃以上である請求項1又は請求項２記載の半導体装置の製造方法。
【請求項4】
前記熱処理の後に、前記裏面に第２のシリコン膜を形成する請求項１ないし請求項３いずれか一項記載の半導体装置の製造方法。
【請求項5】
前記第２のシリコン膜を除去した後に、前記表面に金属膜を形成する請求項４記載の半導体装置の製造方法。
【請求項6】
前記表面に形成された前記第１のシリコン膜を除去する際に、前記側面に形成された前記第１のシリコン膜を残存させる請求項１ないし請求項５いずれか一項記載の半導体装置の製造方法。
【請求項7】
前記裏面に形成された前記第１のシリコン膜のうち、前記炭化珪素基板の中央部の前記第１のシリコン膜を除去する請求項１ないし請求項６いずれか一項記載の半導体装置の製造方法。
【請求項8】
前記第１のシリコン膜は、非晶質又は多結晶質である請求項１ないし請求項７いずれか一項記載の半導体装置の製造方法。
【請求項9】
前記第１のシリコン膜の膜厚は、５００ｎｍ以上２μｍ以下である請求項１ないし請求項８いずれか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明の実施形態は、半導体装置の製造方法に関する。
【背景技術】
【0002】
次世代の半導体デバイス用の材料として炭化珪素が期待されている。炭化珪素はシリコンと比較して、バンドギャップが３倍、破壊電界強度が約１０倍、熱伝導率が約３倍と優れた物性を有する。この特性を活用すれば、例えば、高耐圧、低損失かつ高温動作可能なＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）を実現することができる。
【0003】
半導体デバイスの製造工程において、半導体製造装置内での半導体基板のアライメントや半導体基板のエッジ検出に光学センサが用いられる。不透明基板であるシリコン基板用の光学センサを、透明基板である炭化珪素基板に用いると、基板の光学特性の違いからアライメントやエッジ検出が困難となる。このため、シリコン基板と炭化珪素基板とを同一の半導体製造装置で処理することは困難である。
【先行技術文献】
【特許文献】
【0004】
【特許文献1】特許第４９７５９７４号公報
【発明の概要】
【発明が解決しようとする課題】
【0005】
本発明が解決しようとする課題は、炭化珪素基板のアライメントやエッジ検出を容易にする半導体装置の製造方法を提供することにある。
【課題を解決するための手段】
【0006】
実施形態の半導体装置の製造方法は、表面と、前記表面と対向する裏面と、前記表面と前記裏面との間の側面とを有する炭化珪素基板の、前記表面、前記裏面、及び、前記側面に接するように第１のシリコン膜を形成し、前記表面に形成された前記第１のシリコン膜を除去し、前記表面からイオン注入法を用いて不純物を前記炭化珪素基板に注入し、前記不純物を注入した後に、前記裏面に形成された前記第１のシリコン膜を除去し、前記裏面に形成された前記第１のシリコン膜を除去した後に、前記不純物を活性化する熱処理を行う。
【図面の簡単な説明】
【0007】
【図1】第１の実施形態の半導体装置の製造方法により製造される半導体装置の模式断面図。
【図2】第１の実施形態の半導体装置の製造方法を示す模式図。
【図3】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図4】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図5】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図6】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図7】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図8】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図9】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図10】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図11】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図12】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図13】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図14】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図15】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図16】第１の実施形態の半導体装置の製造方法を示す模式断面図。
【図17】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図18】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図19】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図20】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図21】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図22】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図23】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図24】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図25】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図26】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図27】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図28】第２の実施形態の半導体装置の製造方法を示す模式断面図。
【図29】第３の実施形態の半導体装置の製造方法を示す模式断面図。
【図30】第４の実施形態の半導体装置の製造方法を示す模式図。
【発明を実施するための形態】
【0008】
以下、図面を参照しつつ本発明の実施形態を説明する。なお、以下の説明では、同一又は類似の部材等には同一の符号を付し、一度説明した部材等については適宜その説明を省略する場合がある。
【0009】
また、以下の説明において、ｎ＋、ｎ、ｎ−及び、ｐ＋、ｐ、ｐ−の表記は、各導電型における不純物濃度の相対的な高低を表す。すなわちｎ＋はｎよりもｎ型不純物濃度が相対的に高く、ｎ−はｎよりもｎ型不純物濃度が相対的に低いことを示す。また、ｐ＋はｐよりもｐ型不純物濃度が相対的に高く、ｐ−はｐよりもｐ型不純物濃度が相対的に低いことを示す。なお、ｎ＋型、ｎ−型を単にｎ型、ｐ＋型、ｐ−型を単にｐ型と記載する場合もある。
【0010】
不純物濃度は、例えば、ＳＩＭＳ（Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定することが可能である。また、不純物濃度の相対的な高低は、例えば、ＳＣＭ（Ｓｃａｎｎｉｎｇ Ｃａｐａｃｉｔａｎｃｅ Ｍｉｃｒｏｓｃｏｐｙ）で求められるキャリア濃度の高低から判断することも可能である。また、不純物領域の深さ、厚さなどの距離は、例えば、ＳＩＭＳで求めることが可能である。また。不純物領域の深さ、厚さ、幅、間隔などの距離は、例えば、ＳＣＭ像とＳＩＭＳの測定結果を用いて求めることが可能である。また、絶縁層の形状などは、例えば、ＳＥＭ（Ｓｃａｎｎｉｎｇ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）、又は、ＴＥＭ（Ｔｒａｎｓｍｉｓｓｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）により判断することが可能である。
【0011】
（第１の実施形態）第１の実施形態の半導体装置の製造方法は、表面と、表面と対向する裏面と、表面と裏面との間の側面とを有する炭化珪素基板の、表面、裏面、及び、側面に接するように第１のシリコン膜を形成し、表面に形成された第１のシリコン膜を除去する。また、表面に形成された第１のシリコン膜を除去した後に、表面からイオン注入法を用いて不純物を炭化珪素基板に注入し、不純物を注入した後に、裏面に形成された第１のシリコン膜を除去し、裏面に形成された第１のシリコン膜を除去した後に、不純物を活性化する熱処理を行う。また、上記熱処理の後に、裏面に第２のシリコン膜を形成する。
【0012】
図１は、第１の実施形態の半導体装置の製造方法により製造される半導体装置の模式断面図である。
【0013】
第１の実施形態の半導体装置の製造方法により製造される半導体装置は、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ１００である。ＭＯＳＦＥＴ１００は、ボディ領域とソース領域をイオン注入で形成する、Ｄｏｕｂｌｅ Ｉｍｐｌａｎｔａｔｉｏｎ ＭＯＳＦＥＴ（ＤＩＭＯＳＦＥＴ）である。ＭＯＳＦＥＴ１００は、電子をキャリアとする縦型のｎチャネル型のＭＯＳＦＥＴである。
【0014】
ＭＯＳＦＥＴ１００は、炭化珪素基板１０、ソース電極１２、ドレイン電極１４、ゲート絶縁層１６、ゲート電極１８、層間絶縁層２０、周辺絶縁層２１を備える。
【0015】
炭化珪素基板１０の中には、ｎ＋型のドレイン領域２２、ｎ−型のドリフト領域２４、ｐ型のボディ領域２６、ｎ＋型のソース領域２８、ｐ＋型のコンタクト領域３０、ｐ−型のリサーフ領域３２を備える。
【0016】
炭化珪素基板１０は、ソース電極１２とドレイン電極１４との間に設けられる。炭化珪素基板１０は、表面Ｓ１（ｆｒｏｎｔ ｓｕｒｆａｃｅ）と裏面Ｓ２（ｂａｃｋ ｓｕｒｆａｃｅ）とを有する。炭化珪素基板１０は、単結晶のＳｉＣである。炭化珪素基板１０は、例えば、４Ｈ−ＳｉＣである。
【0017】
ｎ＋型のドレイン領域２２は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【0018】
ｎ−型のドリフト領域２４は、ドレイン領域２２と表面Ｓ１との間に設けられる。ｎ−型のドリフト領域２４は、ドレイン領域２２の上に設けられる。
【0019】
ドリフト領域２４は、例えば、窒素（Ｎ）をｎ型不純物として含む。ドリフト領域２４のｎ型不純物濃度は、ドレイン領域２２のｎ型不純物濃度よりも低い。ドリフト領域２４のｎ型不純物濃度は、例えば、４×１０１４ｃｍ−３以上１×１０１７ｃｍ−３以下である。ドリフト領域２４の厚さは、例えば、４μｍ以上１５０μｍ以下である。
【0020】
ｐ型のボディ領域２６は、ドリフト領域２４と表面Ｓ１との間に設けられる。ボディ領域２６は、ＭＯＳＦＥＴ１００のチャネル領域として機能する。
【0021】
ボディ領域２６は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。ボディ領域２６のｐ型不純物濃度は、例えば、１×１０１７ｃｍ−３以上５×１０１８ｃｍ−３以下である。ボディ領域の深さは、例えば、０．３μｍ以上０．８μｍ以下である。
【0022】
ボディ領域２６は、ソース電極１２の電位に固定される。
【0023】
ｎ＋型のソース領域２８は、ボディ領域２６と表面Ｓ１との間に設けられる。ソース領域２８は、例えば、リン（Ｐ）をｎ型不純物として含む。ソース領域２８のｎ型不純物濃度は、ドリフト領域２４のｎ型不純物濃度よりも高い。
【0024】
ソース領域２８のｎ型不純物濃度は、例えば、５×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。ソース領域２８の深さは、ボディ領域２６の深さよりも浅く、例えば、０．１μｍ以上０．３μｍ以下である。
【0025】
ソース領域２８は、ソース電極１２に電気的に接続される。ソース領域２８は、ソース電極１２の電位に固定される。
【0026】
ｐ＋型のコンタクト領域３０は、ボディ領域２６と表面Ｓ１との間に設けられる。コンタクト領域３０のｐ型不純物濃度は、ボディ領域２６のｐ型不純物濃度よりも高い。
【0027】
コンタクト領域３０は、例えば、アルミニウム（Ａｌ）をｐ型不純物として含む。コンタクト領域３０のｐ型不純物濃度は、例えば、５×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。
【0028】
コンタクト領域３０の深さは、例えば、０．３μｍ以上０．６μｍ以下である。
【0029】
コンタクト領域３０は、ソース電極１２に電気的に接続される。コンタクト領域３０は、ソース電極１２の電位に固定される。
【0030】
ｐ−型のリサーフ領域３２は、ドリフト領域２４と表面Ｓ１との間に設けられる。リサーフ領域３２は、ボディ領域２６の外周に設けられる。リサーフ領域３２は、ＭＯＳＦＥＴ１００のオフ時に、終端部での横方向の電界を緩和し、ＭＯＳＦＥＴ１００の絶縁破壊耐圧を向上させる機能を有する。
【0031】
ゲート電極１８は、炭化珪素基板１０の表面Ｓ１の側に設けられる。ゲート電極１８は、導電層である。ゲート電極は、例えば、ｐ型不純物又はｎ型不純物を含む多結晶質シリコンである。
【0032】
ゲート絶縁層１６は、ゲート電極１８と、ボディ領域２６との間に設けられる。ゲート絶縁層１６は、例えば、酸化シリコンである。
【0033】
ボディ領域２６の、ゲート電極１８と対向する領域がＭＯＳＦＥＴ１００のチャネル領域として機能する。
【0034】
ソース電極１２は、炭化珪素基板１０の表面Ｓ１の側に設けられる。ソース電極１２は、例えば、バリアメタル層とメインメタル層との積層構造を有する。ソース電極１２は、金属を含む。
【0035】
バリアメタル層は、例えば、チタン（Ｔｉ）を含む。バリアメタル層は、例えば、チタン又は窒化チタンである。バリアメタル層は、例えば、チタン及び窒化チタンである。
【0036】
メインメタル層は、例えば、アルミニウム（Ａｌ）を含む。メインメタル層は、例えば、アルミニウム又はアルミニウム合金である。
【0037】
ソース電極１２と炭化珪素基板１０の間には、例えば、図示しないシリサイド層が設けられる。
【0038】
ドレイン電極１４は、炭化珪素基板１０の裏面Ｓ２の側に設けられる。ドレイン電極１４は、ドレイン領域２２に接する。
【0039】
ドレイン電極１４は、例えば、金属又は金属半導体化合物である。ドレイン電極１４は、例えば、ニッケルシリサイド、チタン（Ｔｉ）、ニッケル（Ｎｉ）、銀（Ａｇ）、及び、金（Ａｕ）から成る群から選ばれる少なくとも一つの材料を含む。
【0040】
層間絶縁層２０は、ソース電極１２とゲート電極１８との間に設けられる。層間絶縁層２０は、例えば、酸化シリコンである。
【0041】
周辺絶縁層２１は、ソース電極１２と炭化珪素基板１０との間に設けられる。周辺絶縁層２１は、ソース電極１２とリサーフ領域３２との間に設けられる。周辺絶縁層２１は、例えば、酸化シリコンである。
【0042】
次に、第１の実施形態の半導体装置の製造方法について説明する。図２は、第１の実施形態の半導体装置の製造方法を示す模式図である。図２は平面図及び断面図である。図３、図４、図５、図６、図７、図８、図９、図１０、図１１、図１２、図１３、図１４、図１５、図１６は、第１の実施形態の半導体装置の製造方法を示す模式断面図である。
【0043】
最初に、炭化珪素基板１０を準備する。図２（ａ）は炭化珪素基板１０の平面図、図２（ｂ）は炭化珪素基板１０の断面図である。図２（ａ）は炭化珪素基板１０の表面側の図である。図２（ｂ）は、図２（ａ）のＡＡ’断面である。
【0044】
炭化珪素基板１０は、例えば、オリエンテーションフラットＯＦを有する炭化珪素ウェハである。炭化珪素基板１０は、表面（図２（ｂ）中“Ｓ１”）、裏面（図２（ｂ）中“Ｓ２”）、及び側面（図２（ｂ）中“Ｓ３”）を備える。裏面Ｓ２は、表面Ｓ１と対向する。側面Ｓ３は、表面Ｓ１と裏面Ｓ２との間に位置する。炭化珪素基板１０の厚さは、例えば、５００μｍ以上８００μｍ以下である。
【0045】
次に、炭化珪素基板１０の表面Ｓ１、裏面Ｓ２、側面Ｓ３に接するように、シリコン膜４０が形成された基板を準備する。炭化珪素基板１０の表面Ｓ１、裏面Ｓ２、側面Ｓ３に接するように、シリコン膜４０を形成する（図３）。形成されたシリコン膜４０は、炭化珪素基板１０に直接に接する。シリコン膜４０は、第１のシリコン膜の一例である。
【0046】
なお、シリコン膜４０が炭化珪素基板１０に直接に接するとは、シリコン膜４０を形成する前に、炭化珪素基板１０の上に他の膜を形成する工程を積極的に設けていないことを意味する。例えば、炭化珪素基板１０の上に形成された自然酸化膜が、炭化珪素基板１０とシリコン膜４０との間に介在する場合は、シリコン膜４０が炭化珪素基板１０に直接に接しているとみなす。
【0047】
シリコン膜４０は、例えば、減圧化学気相成長法（ＬＰＣＶＤ法）により形成される。シリコン膜４０は、非晶質又は多結晶質である。シリコン膜４０の膜厚は、例えば、５００ｎｍ以上２μｍ以下である。
【0048】
次に、炭化珪素基板１０の表面Ｓ１に形成されたシリコン膜４０を除去する（図４）。シリコン膜４０は、例えば、等方性のドライエッチングで除去する。
【0049】
図５は、図４の一部の拡大図である。炭化珪素基板１０は、ｎ＋型のドレイン領域２２とｎ−型のドリフト領域２４を有する。ドレイン領域２２のｎ型不純物濃度は、例えば、１×１０１８ｃｍ−３以上１×１０２１ｃｍ−３以下である。ドリフト領域２４は、例えば、ドレイン領域２２の上にエピタキシャル成長法により形成される。ドリフト領域２４のｎ型不純物濃度は、例えば、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下である。
【0050】
次に、炭化珪素基板１０に、ｐ型のボディ領域２６、ｎ＋型のソース領域２８、ｐ＋型のコンタクト領域３０、ｐ−型のリサーフ領域３２を形成する。ボディ領域２６、ソース領域２８、コンタクト領域３０、リサーフ領域３２は、炭化珪素基板１０の表面Ｓ１から不純物を、炭化珪素基板１０にイオン注入法を用いて注入することにより形成される。不純物は、例えば、図示しないパターニングされたフォトレジスト層をマスクに所定の領域に注入される（図６）。不純物は、導電性不純物である。導電性不純物は、ｐ型不純物又はｎ型不純物である。
【0051】
次に、炭化珪素基板１０の裏面Ｓ２に形成されたシリコン膜４０を除去する（図７）。シリコン膜４０は、例えば、等方性のドライエッチングで除去する。
【0052】
次に、炭化珪素基板１０の表面Ｓ１に炭素膜４２を形成する（図８）。炭素膜４２は、例えば、塗布したレジストの炭化、又はスパッタ法により形成される。炭素膜４２は、次に行われる熱処理の際に、炭化珪素基板１０の炭素が雰囲気中に外方拡散し、炭化珪素基板１０の表面が荒れることを抑制する。炭素膜４２はいわゆるキャップ膜である。
【0053】
次に、炭化珪素基板１０に注入されたｐ型不純物及びｎ型不純物を活性化する熱処理を行う。熱処理は、例えば、不活性ガス雰囲気中で行う。熱処理は、例えば、アルゴンガス雰囲気中で行う。熱処理の温度は、例えば、１５００℃以上２０００℃以下である。熱処理は、いわゆる活性化アニールである。
【0054】
次に、炭化珪素基板１０の表面Ｓ１の炭素膜４２を除去する。炭素膜４２は、例えば、酸素プラズマを用いるアッシングにより除去される。
【0055】
次に、炭化珪素基板１０の表面Ｓ１に、第１の絶縁膜４４を形成する（図９）。第１の絶縁膜４４は、例えば、ＬＰＣＶＤ法により形成される。第１の絶縁膜４４は、例えば、酸化シリコン膜である。
【0056】
次に、第１の絶縁膜４４をパターニングして、周辺絶縁層２１を形成する（図１０）。第１の絶縁膜４４のパターニングは、例えば、フォトリソグラフィ法及びドライエッチング法を用いて行われる。
【0057】
次に、炭化珪素基板１０の表面Ｓ１及び周辺絶縁層２１の上に第２の絶縁膜４６を形成する。第２の絶縁膜４６は、例えば、ＬＰＣＶＤ法により形成される。第２の絶縁膜４６は、例えば、酸化シリコン膜である。第２の絶縁膜４６の一部は、最終的にゲート絶縁層１６となる。
【0058】
次に、炭化珪素基板１０の表面Ｓ１、裏面Ｓ２、及び側面Ｓ３の上にシリコン膜４８を形成する（図１１）。シリコン膜４８は、第２の絶縁膜４６の上に形成される。シリコン膜４８は、第２のシリコン膜の一例である。
【0059】
シリコン膜４８は、例えば、ＬＰＣＶＤ法により形成される。第２の絶縁膜４６の上のシリコン膜４８は、非晶質又は多結晶質である。シリコン膜４８は、例えば、ｎ型不純物又はｐ型不純物を含む。シリコン膜４８の一部は、最終的にゲート電極１８となる。
【0060】
次に、炭化珪素基板１０の表面Ｓ１のシリコン膜４８、及び、第２の絶縁膜４６をパターニングする（図１２）。シリコン膜４８、及び、第２の絶縁膜４６のパターニングは、例えば、フォトリソグラフィ法及びドライエッチング法を用いて行われる。パターニングされたシリコン膜４８は、ゲート電極１８となる。パターニングされた第２の絶縁膜４６は、ゲート絶縁層１６となる。
【0061】
次に、ゲート電極１８の上に、層間絶縁層２０を形成する（図１３）。層間絶縁層２０の形成は、例えば、ＬＰＣＶＤ法、フォトリソグラフィ法及びドライエッチング法を用いて行われる。層間絶縁層２０は、例えば、酸化シリコンである。
【0062】
次に、炭化珪素基板１０の表面Ｓ１に、金属膜５０を形成する（図１４）。金属膜５０は、例えば、スパッタ法により形成される。金属膜５０は、例えば、窒化チタン膜とアルミニウム膜との積層膜である。
【0063】
次に、金属膜５０をパターニングして、ソース電極１２を形成する（図１５）。金属膜５０のパターニングは、例えば、フォトリソグラフィ法及びドライエッチング法を用いて行われる。
【0064】
次に、炭化珪素基板１０の裏面研削（ｂａｃｋ ｇｒｉｎｄｉｎｇ）を行う（図１６）。炭化珪素基板１０を裏面Ｓ２側から研削し、炭化珪素基板１０の厚さを薄くする。炭化珪素基板１０の裏面Ｓ２の上のシリコン膜４８も同時に研削され、除去される。炭化珪素基板１０の厚さが、例えば、５μｍ以上２００μｍ以下になるように研削する。
【0065】
次に、炭化珪素基板１０の裏面Ｓ２に、ドレイン電極１４を形成する。ドレイン電極１４は、例えば、例えば、スパッタ法により形成される。ドレイン電極１４は、例えば、金属又は金属半導体化合物である。
【0066】
上記製造方法により、図１に示すＭＯＳＦＥＴ１００が製造される。
【0067】
次に、第１の実施形態のＭＯＳＦＥＴ１００の作用及び効果について説明する。
【0068】
半導体デバイスの製造工程において、半導体製造装置内での半導体基板のアライメントや半導体基板のエッジ検出に光学センサが用いられる。半導体製造装置は、例えば、フォトリソグラフィ用の露光装置、エッチング装置、膜堆積装置、熱処理装置、基板洗浄装置、寸法測定装置、欠陥検査装置等である。
【0069】
例えば、不透明基板であるシリコン基板用の光学センサを、透明基板である炭化珪素基板に用いると、基板の光学特性の違いからアライメントやエッジ検出が困難となる。このため、シリコン基板と炭化珪素基板とを同一の半導体製造装置で処理することは困難である。
【0070】
炭化珪素基板を処理するためには、半導体製造装置の光学センサを炭化珪素基板用の光学センサに変更する必要がある。
【0071】
第１の実施形態の半導体装置の製造方法は、ＭＯＳＦＥＴ１００を製造する際に、最初に炭化珪素基板１０の裏面Ｓ２にシリコン膜４０を形成する。裏面Ｓ２に不透明なシリコン膜４０を設けることで、その後の製造工程で、シリコン基板用の光学センサによるアライメントやエッジ検出が可能となる。よって、炭化珪素基板１０のアライメントやエッジ検出が容易となる。
【0072】
その結果、シリコン基板と炭化珪素基板１０とを同一の半導体製造装置で処理することが可能になる。したがって、例えば、同一の製造ラインで、シリコンデバイスと炭化珪素デバイスの両方を製造することが容易になる。
【0073】
また、裏面Ｓ２に不透明なシリコン膜４０を設けることで、例えば、炭化珪素基板１０の裏面Ｓ２にレーザマーカ等で刻印された裏面ナンバリング等も光学的に読みやすくなる。
【0074】
シリコン膜４０の膜厚は、５００ｎｍ以上２μｍ以下であることが好ましい。シリコン膜４０の膜厚が５００ｎｍ以上あることで、光学センサによるアライメントやエッジ検出の精度が向上する。また、シリコン膜４０の膜厚が２μｍ以下であることにより、炭化珪素基板１０の応力による変形が抑制できる。
【0075】
第１の実施形態の半導体装置の製造方法では、裏面Ｓ２のシリコン膜４０は、炭化珪素基板１０にイオン注入されたｐ型不純物及びｎ型不純物を活性化する熱処理の前に除去される。炭化珪素基板１０では、シリコン基板の場合と比べ、不純物の活性化の熱処理に高い温度が要求される。例えば、１５００℃以上の温度が活性化のために必要となる。シリコン膜４０と熱処理の前に除去することで、シリコン膜４０が軟化又は融解して、炭化珪素基板１０の処理が不可能になることを防止する。
【0076】
また、第１の実施形態の半導体装置の製造方法では、不純物の活性化の熱処理後に、新たに裏面Ｓ２にシリコン膜４８を形成する。したがって、シリコン膜４８を形成した後の製造工程で、シリコン基板用の光学センサによるアライメントやエッジ検出が可能となる。シリコン膜４８は、炭化珪素基板１０の表面Ｓ１にゲート電極１８を形成するためのシリコン膜である。
【0077】
炭化珪素基板１０には、炭化珪素基板１０を貫通するマイクロパイプが存在する場合がある。マイクロパイプは、中空の欠陥である。マイクロパイプが存在すると、例えば、マイクロパイプの中にフォトレジストが入り込むことで、炭化珪素基板１０の処理が不可能になる場合がある。マイクロパイプの中に入り込んだ、フォトレジストが汚染源となったり、ダストの発生源となったりするためである。
【0078】
第１の実施形態の半導体装置の製造方法では、炭化珪素基板１０の、表面Ｓ１、裏面Ｓ２、及び、側面Ｓ３に接するようにシリコン膜４０を形成する。このため、仮に炭化珪素基板１０にマイクロパイプが存在しても、シリコン膜４０で埋め込むことが可能となる。マイクロパイプをシリコン膜４０で埋め込むことにより、マイクロパイプの中にフォトレジストが入り込むことはなくなり、炭化珪素基板１０の処理を続行することが可能となる。
【0079】
第１の実施形態の半導体装置の製造方法では、炭化珪素基板１０の裏面Ｓ２のシリコン膜４８は、炭化珪素基板１０の裏面研削の際に除去される。したがって、裏面Ｓ２のシリコン膜４８を除去するための工程の追加は不要である。
【0080】
以上、第１の実施形態の半導体装置の製造方法によれば、裏面にシリコン膜を設けることで、炭化珪素基板のアライメントやエッジ検出を容易にすることが可能となる。
【0081】
（第２の実施形態）第２の実施形態の半導体装置の製造方法は、第２のシリコン膜を除去した後に、表面に金属膜を形成する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１の実施形態の半導体装置の製造方法と重複する内容については、一部記述を省略する場合がある。
【0082】
第２の実施形態の半導体装置の製造方法により製造される半導体装置は、第１の実施形態の製造方法と同様、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ１００である。
【0084】
炭化珪素基板１０に注入された不純物を活性化する熱処理の後、炭化珪素基板１０の表面Ｓ１の炭素膜４２を除去するまでは、第１の実施形態の半導体装置の製造方法と同様である（図１７）。
【0085】
次に、炭化珪素基板１０の表面Ｓ１、裏面Ｓ２、側面Ｓ３に接するように、シリコン膜５２を形成する（図１８）。シリコン膜５２は、第２のシリコン膜の一例である。
【0086】
シリコン膜５２は、例えば、減圧化学気相成長法（ＬＰＣＶＤ法）により形成される。シリコン膜５２は、非晶質又は多結晶質である。シリコン膜５２の膜厚は、例えば、５００ｎｍ以上２μｍ以下である。
【0087】
次に、炭化珪素基板１０の表面Ｓ１に形成されたシリコン膜５２を除去する（図１９）。シリコン膜５２は、例えば、等方性のドライエッチングで除去する。
【0088】
次に、炭化珪素基板１０の表面Ｓ１に、第１の絶縁膜４４を形成する（図２０）。第１の絶縁膜４４は、例えば、ＬＰＣＶＤ法により形成される。第１の絶縁膜４４は、例えば、酸化シリコン膜である。
【0089】
次に、第１の絶縁膜４４をパターニングして、周辺絶縁層２１を形成する（図２１）。第１の絶縁膜４４のパターニングは、例えば、フォトリソグラフィ法及びドライエッチング法を用いて行われる。
【0090】
次に、炭化珪素基板１０の表面Ｓ１及び周辺絶縁層２１の上に第２の絶縁膜４６を形成する。第２の絶縁膜４６は、例えば、ＬＰＣＶＤ法により形成される。第２の絶縁膜４６は、例えば、酸化シリコン膜である。第２の絶縁膜４６の一部は、最終的にゲート絶縁層１６となる。
【0091】
次に、炭化珪素基板１０の表面Ｓ１、裏面Ｓ２、及び側面Ｓ３の上にシリコン膜４８を形成する（図２２）。シリコン膜４８は、第２の絶縁膜４６の上に形成される。シリコン膜４８は、裏面Ｓ２のシリコン膜５２の上に形成される。
【0092】
シリコン膜４８は、例えば、ＬＰＣＶＤ法により形成される。第２の絶縁膜４６の上のシリコン膜４８は、非晶質又は多結晶質である。シリコン膜４８は、例えば、ｎ型不純物又はｐ型不純物を含む。シリコン膜４８の一部は、最終的にゲート電極１８となる。
【0093】
次に、炭化珪素基板１０の表面Ｓ１のシリコン膜４８、及び、第２の絶縁膜４６をパターニングする（図２３）。シリコン膜４８、及び、第２の絶縁膜４６のパターニングは、例えば、フォトリソグラフィ法及びドライエッチング法を用いて行われる。パターニングされたシリコン膜４８は、ゲート電極１８となる。パターニングされた第２の絶縁膜４６は、ゲート絶縁層１６となる。
【0094】
次に、ゲート電極１８の上に、層間絶縁層２０を形成する（図２４）。層間絶縁層２０の形成は、例えば、ＬＰＣＶＤ法、フォトリソグラフィ法及びドライエッチング法を用いて行われる。層間絶縁層２０は、例えば、酸化シリコンである。
【0095】
次に、炭化珪素基板１０の裏面Ｓ２に形成されたシリコン膜５２及びシリコン膜４８を除去する（図２５）。シリコン膜５２及びシリコン膜４８は、例えば、等方性のドライエッチングで除去する。
【0096】
次に、炭化珪素基板１０の表面Ｓ１に、金属膜５０を形成する（図２６）。金属膜５０は、例えば、スパッタ法により形成される。金属膜５０は、例えば、窒化チタン膜とアルミニウム膜との積層膜である。
【0097】
次に、金属膜５０をパターニングして、ソース電極１２を形成する（図２７）。金属膜５０のパターニングは、例えば、フォトリソグラフィ法及びドライエッチング法を用いて行われる。
【0098】
次に、炭化珪素基板１０の裏面研削（ｂａｃｋ ｇｒｉｎｄｉｎｇ）を行う（図２８）。炭化珪素基板１０を裏面Ｓ２側から研削し、炭化珪素基板１０の厚さを薄くする。
【0099】
次に、炭化珪素基板１０の裏面Ｓ２に、ドレイン電極１４を形成する。ドレイン電極１４は、例えば、例えば、スパッタ法により形成される。ドレイン電極１４は、例えば、金属又は金属半導体化合物である。
【0100】
上記製造方法により、図１に示すＭＯＳＦＥＴ１００が製造される。
【0101】
第２の実施形態の半導体装置の製造方法では、不純物の活性化の熱処理の直後に、新たに裏面Ｓ２にシリコン膜５２を形成する。シリコン膜５２は、第１の絶縁膜４４を形成する前に形成される。すなわち、シリコン膜５２は、周辺絶縁層２１を形成する前に形成される。シリコン膜５２は、第２の絶縁膜４６及びシリコン膜４８を形成する前に形成される。すなわち、シリコン膜５２は、ゲート絶縁層１６及びゲート電極１８を形成する前に形成される。
【0102】
不純物の活性化の熱処理の直後に、新たに裏面Ｓ２にシリコン膜５２を形成することで、熱処理の後の製造工程で、シリコン基板用の光学センサによるアライメントやエッジ検出が可能となる。
【0103】
第２の実施形態の半導体装置の製造方法では、炭化珪素基板１０の裏面Ｓ２からシリコン膜５２及びシリコン膜４８を除去した後に、炭化珪素基板１０の表面Ｓ１にソース電極１２用の金属膜５０を形成する。金属膜５０は不透明である。このため、金属膜５０を形成した後は、裏面Ｓ２にシリコン膜が存在しない場合でも、シリコン基板用の光学センサによるアライメントやエッジ検出が可能となる。
【0104】
そして、金属膜５０を形成する前にシリコン膜５２及びシリコン膜４８を除去することで、炭化珪素基板１０の応力による変形が抑制できる。炭化珪素基板１０の応力による変形を抑制することで、例えば、フォトリソグラフィによるパターン形成の精度が向上する。したがって、ＭＯＳＦＥＴ１００の加工精度が向上する。
【0105】
なお、金属膜５０を形成した後、金属膜５０のパターニング前に、シリコン膜５２及びシリコン膜４８を除去する構成とすることも可能である。
【0106】
以上、第２の実施形態の半導体装置の製造方法によれば、第１の実施形態と同様、裏面にシリコン膜を設けることで、炭化珪素基板のアライメントやエッジ検出を容易にすることが可能となる。また、第１の実施形態よりも多くの工程で、炭化珪素基板のアライメントやエッジ検出を容易にすることが可能となる。また、製造される半導体装置の加工精度が向上する。
【0107】
（第３の実施形態）第３の実施形態の半導体装置の製造方法は、炭化珪素基板の表面に形成された第１のシリコン膜を除去する際に側面に形成された第１のシリコン膜を残存させる点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１又は第２の実施形態の半導体装置の製造方法と重複する内容については、一部記述を省略する場合がある。
【0108】
第３の実施形態の半導体装置の製造方法により製造される半導体装置は、第１の実施形態の製造方法と同様、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ１００である。
【0109】
図２９は、第３の実施形態の半導体装置の製造方法を示す模式断面図である。
【0110】
炭化珪素基板１０の表面Ｓ１、裏面Ｓ２、側面Ｓ３に接するように、シリコン膜４０を形成するまでは、第１の実施形態の半導体装置の製造方法と同様である。
【0111】
次に、炭化珪素基板１０の表面Ｓ１に形成されたシリコン膜４０を除去する。この際、炭化珪素基板１０の側面Ｓ３に形成されたシリコン膜４０を残存させる（図２９）。
【0112】
シリコン膜４０は、例えば、化学機械研磨法（ＣＭＰ法）で除去する。ＣＭＰ法を用いることで、側面Ｓ３に形成されたシリコン膜４０を残存させることが容易となる。
【0113】
なお、ＣＭＰ法に変えて、例えば、炭化珪素基板１０の側面Ｓ３に保護膜を形成した後に、等方性のドライエッチングで、表面Ｓ１に形成されたシリコン膜４０を除去することも可能である。
【0114】
炭化珪素基板１０の表面Ｓ１に形成されたシリコン膜４０を除去した後の製造方法は、第１の実施形態又は第２の実施形態の製造方法と同様である。
【0115】
基板のアライメントやエッジ検出の際に、基板の裏面ではなく、基板の側面に光を照射してアライメントやエッジ検出を行う側面検知方式の光学センサがある。第３の実施形態の半導体装置の製造方法では、炭化珪素基板１０の側面Ｓ３に不透明なシリコン膜４０が存在する。したがって、第３の実施形態の半導体装置の製造方法では、側面検知方式の光学センサを備えた半導体製造装置を、ＭＯＳＦＥＴ１００の製造に用いることが可能となる。
【0116】
以上、第３の実施形態の半導体装置の製造方法によれば、第１及び第２の実施形態と同様、裏面にシリコン膜を設けることで、炭化珪素基板のアライメントやエッジ検出を容易にすることが可能となる。また、側面検知方式の光学センサを備えた半導体製造装置を、半導体装置の製造に用いることが可能となる。
【0117】
（第４の実施形態）第４の実施形態の半導体装置の製造方法は、第１のシリコン膜を形成した後に、炭化珪素基板の裏面に形成された第１のシリコン膜のうち、炭化珪素基板の中央部の第１のシリコン膜を除去する点で、第１の実施形態の半導体装置の製造方法と異なる。以下、第１又は第２の実施形態の半導体装置の製造方法と重複する内容については、一部記述を省略する場合がある。
【0118】
第４の実施形態の半導体装置の製造方法により製造される半導体装置は、第１の実施形態の製造方法と同様、炭化珪素を用いたプレーナゲート型の縦型のＭＯＳＦＥＴ１００である。
【0120】
炭化珪素基板１０の表面Ｓ１に形成されたシリコン膜４０を除去するまでは、第１の実施形態の半導体装置の製造方法と同様である。
【0121】
次に、炭化珪素基板１０の裏面Ｓ２に形成されたシリコン膜４０のうち、炭化珪素基板１０の中央部のシリコン膜４０を除去する。裏面Ｓ２に形成されたシリコン膜４０のうち、炭化珪素基板１０の周辺部のシリコン膜４０は残存させる。
【0122】
中央部のシリコン膜４０の選択的な除去は、例えば、炭化珪素基板１０の周辺部に保護膜を形成した後に、等方性のドライエッチングで、中央部のシリコン膜４０を除去することで行う。
【0124】
図３０に示すように、炭化珪素基板１０の裏面Ｓ２では、炭化珪素基板１０の中央部のシリコン膜４０が除去され、炭化珪素基板１０の周辺部のみにシリコン膜４０が残る。
【0125】
炭化珪素基板１０の裏面Ｓ２の中央部のシリコン膜４０を除去した後の製造方法は、裏面Ｓ２の中央部のシリコン膜４０が存在しない以外は、第１の実施形態又は第２の実施形態の製造方法と同様である。
【0126】
第４の実施形態の半導体装置の製造方法では、裏面Ｓ２の中央部のシリコン膜４０を除去することで、炭化珪素基板１０の応力による変形が抑制できる。したがって、ＭＯＳＦＥＴ１００の加工精度が向上する。
【0127】
以上、第４の実施形態の半導体装置の製造方法によれば、第１の実施形態と同様、裏面にシリコン膜を設けることで、炭化珪素基板のアライメントやエッジ検出を容易にすることが可能となる。また、製造される半導体装置の加工精度が向上する。
【0128】
第１ないし第４の実施形態では、製造される半導体装置として、プレーナゲート型の縦型のＭＯＳＦＥＴを例に説明したが、半導体装置はプレーナゲート型の縦型のＭＯＳＦＥＴに限定されるものではない。例えば、製造される半導体装置はトレンチゲート型のＭＯＳＦＥＴ、ショットキーバリアダイオード、ＰｉＮダイオード、ダイオードを内蔵するＭＯＳＦＥＴなど、炭化珪素基板を用いたあらゆる半導体装置とすることができる。
【0129】
第１ないし第４の実施形態では、炭化珪素基板１０の裏面Ｓ２にシリコン膜が露出している場合を例に説明したが、裏面Ｓ２のシリコン膜の上に、例えば、窒化シリコン膜等の絶縁膜を設けることも可能である。
【0130】
第１ないし第４の実施形態では、ＳｉＣの結晶構造として４Ｈ−ＳｉＣの場合を例に説明したが、本発明は６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ等、その他の結晶構造のＳｉＣを用いたデバイスに適用することも可能である。
【0131】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。例えば、一実施形態の構成要素を他の実施形態の構成要素と置き換え又は変更してもよい。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【0132】
１０ 炭化珪素基板４０ シリコン膜（第１のシリコン膜）
４８ シリコン膜（第２のシリコン膜）
５０ 金属膜
５２ シリコン膜（第２のシリコン膜）
１００ ＭＯＳＦＥＴ（半導体装置）
Ｓ１ 表面
Ｓ２ 裏面
Ｓ３ 側面