【図1】一実施形態による処理システムのブロック図である。

【図2A】本願で説明される実施形態によって提供されるコンピューティング・システム及びグラフィックス・プロセッサを示す。

【図2B】本願で説明される実施形態によって提供されるコンピューティング・システム及びグラフィックス・プロセッサを示す。

【図2C】本願で説明される実施形態によって提供されるコンピューティング・システム及びグラフィックス・プロセッサを示す。

【図2D】本願で説明される実施形態によって提供されるコンピューティング・システム及びグラフィックス・プロセッサを示す。

【図3A】本願で説明される実施形態によって提供される追加的なグラフィックス・プロセッサ及び計算アクセラレータ・アーキテクチャのブロック図を示す。

【図3B】本願で説明される実施形態によって提供される追加的なグラフィックス・プロセッサ及び計算アクセラレータ・アーキテクチャのブロック図を示す。

【図3C】本願で説明される実施形態によって提供される追加的なグラフィックス・プロセッサ及び計算アクセラレータ・アーキテクチャのブロック図を示す。

【図4】幾つかの実施形態によるグラフィックス・プロセッサのグラフィックス処理エンジン４１０のブロック図である。

【図5A】本願で説明される実施形態によるグラフィックス・プロセッサ・コアで使用される処理要素のアレイを含むスレッド実行ロジックを示す。

【図5B】本願で説明される実施形態によるグラフィックス・プロセッサ・コアで使用される処理要素のアレイを含むスレッド実行ロジックを示す。

【図6】一実施形態による追加的な実行ユニットを示す。

【図7】幾つかの実施形態によるグラフィックス・プロセッサ命令フォーマットを示すブロック図である。

【図8】他の実施形態によるグラフィックス・プロセッサのブロック図である。

【図9A】幾つかの実施形態によるグラフィックス・プロセッサのコマンド・フォーマット及びコマンド・シーケンスを示す。

【図9B】幾つかの実施形態によるグラフィックス・プロセッサのコマンド・フォーマット及びコマンド・シーケンスを示す。

【図10】幾つかの実施形態によるデータ処理システムのための例示的なグラフィックス・ソフトウェア・アーキテクチャを示す。

【図11A】実施形態によるＩＰコア開発システムを示すブロック図である。

【図11B】本願で説明される幾つかの実施形態による集積回路パッケージ・アセンブリの側断面図を示す。

【図11C】基板に接続されたハードウェア論理チップレットの複数のユニットを含むパッケージ・アセンブリを示す。

【図11D】実施形態による交換可能なチップレットを含むパッケージ・アセンブリを示す。

【図12】実施形態により１つ以上のＩＰコアを使用して製造されることが可能なチップ集積回路における例示的なシステムを示すブロック図である。

【図13A】本願で説明される実施形態によるＳｏＣ内で使用するための例示的なグラフィックス・プロセッサを示すブロック図である。

【図13B】本願で説明される実施形態によるＳｏＣ内で使用するための例示的なグラフィックス・プロセッサを示すブロック図である。

【図14】実施形態によるデータ処理システムのブロック図である。

【図15】実施形態による命令パイプラインによって実行される行列演算を示す。

【図16】パイプライン方式で組織化された乗算器／加算器回路のシストリック・アレイを示す。

【図17A】８つのシストリック・ステージの等価アレイを計算するために４深層シストリック・アレイを使用することを示す。

【図17B】８つのシストリック・ステージの等価アレイを計算するために４深層シストリック・アレイを使用することを示す。

【図18A】シストリック・アーキテクチャの時間ダイアグラムを示す。

【図18B】シストリック・アーキテクチャの時間ダイアグラムを示す。

【図19】各経路が４ステージの深さを有する２経路行列乗算アクセラレータを示す。

【図20】各経路が２ステージの深さを有する４経路行列乗算アクセラレータを示す。

【図21】フィードバック入力を有するシストリック・アレイを利用するスケーラブル・スパース行列乗算アクセラレータを示す。

【図22】スパース・データを含むＳｒｃ２入力を示す。

【図23】各ステージでフィードバック入力及び出力を有するシストリック・アレイを使用するスケーラブル・スパース行列乗算アクセラレータを示す。

【図24】本願で説明されるスケーラブル・スパース行列乗算アクセラレータで動作を実行する方法を示す。

【図25】スパースＳｒｃ２入力行列を用いて行列乗算演算を実行する方法を示す。

【図26】実施形態によるグラフィックス・プロセッサを含むコンピューティング・デバイスのブロック図である。