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特開 2021-184491出願番号 特願 2021-133052
高電圧隔離のためのデュアルディープトレンチ
出願人 テキサス インスツルメンツ インコーポレイテッド（識別番号 507107291）
2026年 特許公開件数ランキング 375位 65件（※）
2026年 特許取得件数ランキング 472位 42件（※）
公報発行日 2021年12月2
公報URL https://ipforce.jp/patent-jp-A-2021-184491 ログイン済みの方はこのURLへ
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※ 共同出願を含む
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要約特許出願時に添付された[要約書]
【課題】低電圧トランジスタを高電圧動作から保護するために隔離方式を採用する半導体デバイスを提供する。【解決手段】低電圧トランジスタを高電圧動作から保護するために隔離方式を採用する半導体デバイス１００Ａは、基板１０２、埋め込み層１０６、トランジスタウェル領域１０１、第１のトレンチ１１４及び第２のトレンチ１７４を含む。基板は、頂部表面１０２ａ及び底部表面を有する。埋め込み層は、基板内に位置する。トランジスタウェル領域は、埋め込み層より上に位置する。第１のトレンチは、埋め込み層を貫通するように頂部表面から延在し、第１のトレンチ深さ（ＴＤ１）を有する。第２のトレンチは、埋め込み層を貫通するように頂部表面から延在し、第１のトレンチとトランジスタウェル領域との間に置かれ、第１のトレンチ深さ（ＴＤ１）より浅い第２のトレンチ深さ（ＴＤ２）を有する。
【選択図】図１Ｄ
発明が解決しようとする課題[発明の詳細な説明]から抜粋
課題を解決するための手段[発明の詳細な説明]から抜粋
この発明についての権利主張の範囲[特許請求の範囲]
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この特許公報に記載されている図面[図面の簡単な説明]から抜粋
【図1A】例示の実施形態の或る態様に従った半導体デバイスの上面図を示す。
【図1B】例示の実施形態の或る態様に従った半導体デバイスの断面図を示す。
【図1C】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの上面図を示す。
【図1D】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示す。
【図2A】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2B】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2C】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2D】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2E】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2F】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
【図2G】例示の実施形態の或る態様に従ったデュアルトレンチ構成を備える半導体デバイスの断面図を示して製造プロセスを示す。
選択図 図1D出願人が指定した本件の代表的な図
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