【図1】実施の形態１にかかる半導体装置の構造を示す断面図である。

【図2】実施の形態１にかかる半導体装置の等価回路図である。

【図3】実施の形態１にかかる半導体装置のバッテリー逆接続時の出力特性を示すグラフである。

【図4】実施の形態１にかかる半導体装置の第１の製造方法による製造途中の状態を示す断面図である（その１）。

【図5】実施の形態１にかかる半導体装置の第１の製造方法による製造途中の状態を示す断面図である（その２）。

【図6】実施の形態１にかかる半導体装置の第１の製造方法による製造途中の状態を示す断面図である（その３）。

【図7】実施の形態１にかかる半導体装置の第１の製造方法による製造途中の状態を示す断面図である（その４）。

【図8】実施の形態１にかかる半導体装置の第１の製造方法による製造途中の状態を示す断面図である（その５）。

【図9】実施の形態１にかかる半導体装置の第１の製造方法による製造途中の状態を示す断面図である（その６）。

【図10】実施の形態１にかかる半導体装置の第１の製造方法による製造途中の状態を示す断面図である（その７）。

【図11】実施の形態１にかかる半導体装置の第１の製造方法による製造途中の状態を示す断面図である（その８）。

【図12】実施の形態１にかかる半導体装置の第２の製造方法による製造途中の状態を示す断面図である（その１）。

【図13】実施の形態１にかかる半導体装置の第２の製造方法による製造途中の状態を示す断面図である（その２）。

【図14】実施の形態１にかかる半導体装置の第２の製造方法による製造途中の状態を示す断面図である（その３）。

【図15】実施の形態１にかかる半導体装置の第２の製造方法による製造途中の状態を示す断面図である（その４）。

【図16】実施の形態１にかかる半導体装置の第２の製造方法による製造途中の状態を示す断面図である（その５）。

【図17】実施の形態１にかかる半導体装置の第３の製造方法による製造途中の状態を示す断面図である（その１）。

【図18】実施の形態１にかかる半導体装置の第３の製造方法による製造途中の状態を示す断面図である（その２）。

【図19】実施の形態１にかかる半導体装置の第３の製造方法による製造途中の状態を示す断面図である（その３）。

【図20】実施の形態１にかかる半導体装置の第３の製造方法による製造途中の状態を示す断面図である（その４）。

【図21】実施の形態１にかかる半導体装置の第４の製造方法による製造途中の状態を示す断面図である（その１）。

【図22】実施の形態１にかかる半導体装置の第４の製造方法による製造途中の状態を示す断面図である（その２）。

【図23】実施の形態１にかかる半導体装置の第４の製造方法による製造途中の状態を示す断面図である（その３）。

【図24】実施の形態１にかかる半導体装置の第４の製造方法による製造途中の状態を示す断面図である（その４）。

【図25】実施の形態１にかかる半導体装置の第４の製造方法による製造途中の状態を示す断面図である（その５）。

【図26】実施の形態１にかかる半導体装置の第４の製造方法による製造途中の状態を示す断面図である（その６）。

【図27】実施の形態２にかかる半導体装置の構造を示す断面図である。

【図28】実施の形態２にかかる半導体装置の等価回路図である。

【図29】実施の形態２にかかる半導体装置の出力特性を示すグラフである。

【図30】実施の形態３にかかる半導体装置の構造を示す断面図である。

【図31】実施の形態４にかかる半導体装置の構造を示す断面図である。

【図32】実施の形態４にかかる半導体装置の構造を示す平面図である。

【図33】エンハンスメント型ＭＯＳＦＥＴと接合型ＦＥＴの活性領域面積の組み合わせ条件による全活性領域面積とＲｏｎ、アバランシェ耐量との相関を示すグラフである。

【図34】従来の半導体装置の逆接続防止回路の第１例である。

【図35】従来の半導体装置の逆接続防止回路の第２例である。