特開 2021-190894 ゲートドライバ装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2021-190894(P2021-190894A)

(43)【公開日】2021年12月13日

(54)【発明の名称】ゲートドライバ装置

(51)【国際特許分類】

   H03K 17/0812 20060101AFI20211115BHJP

   H03K 17/00 20060101ALI20211115BHJP

   H02M 1/00 20070101ALI20211115BHJP

   H02M 1/08 20060101ALI20211115BHJP

   H03K 17/08 20060101ALN20211115BHJP

   H03K 17/567 20060101ALN20211115BHJP

【ＦＩ】

   H03K17/0812

   H03K17/00 B

   H02M1/00 E

   H02M1/08 A

   H03K17/08 Z

   H03K17/567

【審査請求】未請求

【請求項の数】10

【出願形態】ＯＬ

【全頁数】31

(21)【出願番号】特願2020-95583(P2020-95583)

(22)【出願日】2020年6月1日

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110001933

【氏名又は名称】特許業務法人 佐野特許事務所

(72)【発明者】

【氏名】有村 昌彦

(72)【発明者】

【氏名】奥井 英樹

(72)【発明者】

【氏名】丹羽 功

【テーマコード（参考）】

5H740

5J055

【Ｆターム（参考）】

5H740BA11

5H740BB01

5H740BB10

5H740BC01

5H740BC02

5H740HH05

5H740JA01

5H740JB01

5H740KK03

5H740MM01

5H740MM12

5J055AX32

5J055AX36

5J055AX53

5J055BX16

5J055DX09

5J055DX65

5J055EX07

5J055EX29

5J055EY01

5J055EY21

5J055EZ11

5J055EZ34

5J055FX05

5J055FX12

5J055FX40

5J055GX01

5J055GX02

5J055GX04

5J055GX09

(57)【要約】

【課題】出力トランジスタがオンとされる時間の異常に関して有益な対応を行う。
【解決手段】ゲートドライバ（１００Ａ）は、制御装置（２００）からの入力制御信号（Ｓ_ＣＮＴ１）に基づいて出力トランジスタ（ＴＲ）のゲート信号（Ｖｇ）を生成する。ゲート信号レベルがハイレベル、ローレベルであるとき、出力トランジスタは、夫々、オン、オフとなる。異常判定部（１２６）は、ゲート信号レベルが継続してハイレベルに維持される時間を対象時間として計測し、対象時間を判定時間と比較することで対象時間に関わる異常の有無を判定する。対象時間が上限判定時間よりも長い場合など、異常が有ると判定された場合には、制御装置の制御に依らず出力トランジスタを強制オフする。
【選択図】図８

【特許請求の範囲】

【請求項1】

出力トランジスタのゲートを駆動するゲートドライバ装置において、
オン対応レベル又はオフ対応レベルの信号レベルを持つ制御信号の入力を受けるべき制御入力端子と、
前記制御入力端子に接続され、前記制御入力端子に加わる入力制御信号に基づいて、前記出力トランジスタのゲート信号レベルを前記出力トランジスタをオン状態とするためのオン制御レベル又は前記出力トランジスタをオフ状態とするためのオフ制御レベルに制御する主回路と、
判定時間を指定する判定時間指定部と、
前記出力トランジスタのゲート信号レベルが継続して前記オン制御レベルに維持される時間又は前記入力制御信号が継続して前記オン対応レベルに維持される時間を対象時間として計測し、前記判定時間と前記対象時間との比較結果に基づき、前記対象時間に関わる異常の有無を判定する異常判定部と、を備え、
前記主回路は、
前記異常が有ると判定されていない場合において、前記入力制御信号が前記オン対応レベル、前記オフ対応レベルを有するとき、前記出力トランジスタのゲート信号レベルを、夫々、前記オン制御レベル、前記オフ制御レベルに制御し、
前記異常が有ると判定された場合、前記入力制御信号に依らず前記出力トランジスタのゲート信号レベルを前記オフ制御レベルに制御する
ことを特徴とするゲートドライバ装置。

【請求項2】

前記判定時間は上限判定時間を含み、
前記異常判定部は、前記対象時間が前記上限判定時間を超えるとき前記異常が有ると判定する
ことを特徴とする請求項１に記載のゲートドライバ装置。

【請求項3】

前記判定時間は下限判定時間を含み、
前記異常判定部は、前記対象時間が前記下限判定時間未満であるとき前記異常が有ると判定する
ことを特徴とする請求項１に記載のゲートドライバ装置。

【請求項4】

前記異常判定部は、前記出力トランジスタのゲート信号に基づき、前記出力トランジスタのゲート信号レベルが継続して前記オン制御レベルに維持される時間を前記対象時間として計測する
ことを特徴とする請求項１〜３の何れかに記載のゲートドライバ装置。

【請求項5】

前記異常判定部は、前記入力制御信号に基づき、前記入力制御信号が継続して前記オン対応レベルに維持される時間を前記対象時間として計測する
ことを特徴とする請求項１〜３の何れかに記載のゲートドライバ装置。

【請求項6】

前記異常が有ると判定された場合、当該ゲートドライバ装置に接続された外部装置に対し所定の異常通知を行う異常通知部を更に備えた
ことを特徴とする請求項１〜５の何れかに記載のゲートドライバ装置。

【請求項7】

当該ゲートドライバ装置の外部から前記判定時間を設定するための判定時間設定用インターフェースを更に備えた
ことを特徴とする請求項１〜６の何れかに記載のゲートドライバ装置。

【請求項8】

当該ゲートドライバ装置の外部から所定機能の有効又は無効を設定するための有効／無効設定用インターフェースを更に備え、
前記所定機能の有効又は無効を選択可能に前記主回路が構成され、
前記所定機能は、前記異常が有ると判定された場合において前記入力制御信号に依らず前記出力トランジスタのゲート信号レベルを前記オフ制御レベルに制御する機能である
ことを特徴とする請求項１〜７の何れかに記載のゲートドライバ装置。

【請求項9】

前記主回路は、互いに絶縁された第１回路及び第２回路を有し、
前記第１回路は、前記制御入力端子に接続され、前記入力制御信号に応じた信号を絶縁形式で前記第２回路に伝達し、
前記第２回路は、前記第１回路から伝達された信号に基づき、前記出力トランジスタのゲートに接続される出力端子を通じ前記出力トランジスタのゲートとの間で電流を入出力することにより、前記出力トランジスタのゲート信号レベルを前記オン制御レベル又は前記オフ制御レベルに制御する
ことを特徴とする請求項１〜８の何れかに記載のゲートドライバ装置。

【請求項10】

出力トランジスタのゲートを駆動するゲートドライバ装置において、
オン対応レベル又はオフ対応レベルの信号レベルを持つ制御信号の入力を受けるべき制御入力端子と、
前記制御入力端子に接続され、前記制御入力端子に加わる入力制御信号に基づいて、前記出力トランジスタのゲート信号レベルを前記出力トランジスタをオン状態とするためのオン制御レベル又は前記出力トランジスタをオフ状態とするためのオフ制御レベルに制御する主回路と、
判定時間を指定する判定時間指定部と、
前記出力トランジスタのゲート信号レベルが継続して前記オン制御レベルに維持される時間又は前記入力制御信号が継続して前記オン対応レベルに維持される時間を対象時間として計測し、前記判定時間と前記対象時間との比較結果に基づき、前記対象時間に関わる異常の有無を判定する異常判定部と、
前記異常が有ると判定された場合、当該ゲートドライバ装置に接続された外部装置に対して所定の異常通知を行う異常通知部と、を備える
ことを特徴とするゲートドライバ装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ゲートドライバ装置に関する。

【背景技術】

【0002】

図２５にゲートドライバ装置９１０を含むシステムの構成を示す。ゲートドライバ装置９１０は、制御装置９２０から入力される制御信号を受け、入力制御信号に基づき出力トランジスタ９３０のゲートを駆動することで出力トランジスタ９３０をオン、オフする。出力トランジスタ９３０に対し負荷（モータ等；不図示）を直列接続しておけば、出力トランジスタ９３０がオンであるときに出力トランジスタ９３０を通じて負荷に電流が供給される。制御装置９２０が一次側回路に設けられ、一次側回路から絶縁された二次側回路内に出力トランジスタ９３０が設けられる場合には、ゲートドライバ９１０への入力制御信号がゲートドライバ９１０内において絶縁形式で二次側回路側に伝達され、伝達された制御信号に基づき出力トランジスタ９３０のゲートが駆動される。

【0003】

例えば、ゲートドライバ９１０への入力制御信号がハイレベルであればゲートドライバ９１０によりゲート信号がハイレベルとされることで出力トランジスタ９３０がオンとされ、ゲートドライバ９１０への入力制御信号がローレベルであればゲートドライバ９１０によりゲート信号がローレベルとされることで出力トランジスタ９３０がオフとされる。制御信号を交互にローレベル及びハイレベルの信号レベルをとるパルス信号とすることで出力トランジスタ９３０をパルス駆動することができる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２０１６−０５８９５６号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

この際、何らかの故障により、出力トランジスタ９１０のゲート信号が、制御装置９２０にて意図される信号から、かけ離れたものとなることがある。例えば、出力トランジスタ９１０のゲート信号のパルス幅が、何らかの故障により、制御装置９２０の出力制御信号のパルス幅よりも異常に大きくなったり小さくなったりする可能性もある。

【0006】

このような異常の発生に対して有益な対応を行うことができれば好ましく、そのための技術の開発が期待される。

【0007】

本発明は、出力トランジスタがオンとされる時間の異常に関して有益な対応を行いうるゲートドライバ装置を提供することを目的とする。

【課題を解決するための手段】

【0008】

本発明に係るゲートドライバ装置は、出力トランジスタのゲートを駆動するゲートドライバ装置において、オン対応レベル又はオフ対応レベルの信号レベルを持つ制御信号の入力を受けるべき制御入力端子と、前記制御入力端子に接続され、前記制御入力端子に加わる入力制御信号に基づいて、前記出力トランジスタのゲート信号レベルを前記出力トランジスタをオン状態とするためのオン制御レベル又は前記出力トランジスタをオフ状態とするためのオフ制御レベルに制御する主回路と、判定時間を指定する判定時間指定部と、前記出力トランジスタのゲート信号レベルが継続して前記オン制御レベルに維持される時間又は前記入力制御信号が継続して前記オン対応レベルに維持される時間を対象時間として計測し、前記判定時間と前記対象時間との比較結果に基づき、前記対象時間に関わる異常の有無を判定する異常判定部と、を備え、前記主回路は、前記異常が有ると判定されていない場合において、前記入力制御信号が前記オン対応レベル、前記オフ対応レベルを有するとき、前記出力トランジスタのゲート信号レベルを、夫々、前記オン制御レベル、前記オフ制御レベルに制御し、前記異常が有ると判定された場合、前記入力制御信号に依らず前記出力トランジスタのゲート信号レベルを前記オフ制御レベルに制御する構成（第１の構成）である。

【0009】

上記第１の構成に係るゲートドライバ装置において、前記判定時間は上限判定時間を含み、前記異常判定部は、前記対象時間が前記上限判定時間を超えるとき前記異常が有ると判定する構成（第２の構成）であっても良い。

【0010】

上記第１の構成に係るゲートドライバ装置において、前記判定時間は下限判定時間を含み、前記異常判定部は、前記対象時間が前記下限判定時間未満であるとき前記異常が有ると判定する構成（第３の構成）であっても良い。

【0011】

上記第１〜第３の構成の何れかに係るゲートドライバ装置において、前記異常判定部は、前記出力トランジスタのゲート信号に基づき、前記出力トランジスタのゲート信号レベルが継続して前記オン制御レベルに維持される時間を前記対象時間として計測する構成（第４の構成）であっても良い。

【0012】

上記第１〜第３の構成の何れかに係るゲートドライバ装置において、前記異常判定部は、前記入力制御信号に基づき、前記入力制御信号が継続して前記オン対応レベルに維持される時間を前記対象時間として計測する構成（第５の構成）であっても良い。

【0013】

上記第１〜第５の構成の何れかに係るゲートドライバ装置において、前記異常が有ると判定された場合、当該ゲートドライバ装置に接続された外部装置に対し所定の異常通知を行う異常通知部を更に備えた構成（第６の構成）であっても良い。

【0014】

上記第１〜第６の構成の何れかに係るゲートドライバ装置において、当該ゲートドライバ装置の外部から前記判定時間を設定するための判定時間設定用インターフェースを更に備えた構成（第７の構成）であっても良い。

【0015】

上記第１〜第７の構成の何れかに係るゲートドライバ装置において、当該ゲートドライバ装置の外部から所定機能の有効又は無効を設定するための有効／無効設定用インターフェースを更に備え、前記所定機能の有効又は無効を選択可能に前記主回路が構成され、
前記所定機能は、前記異常が有ると判定された場合において前記入力制御信号に依らず前記出力トランジスタのゲート信号レベルを前記オフ制御レベルに制御する機能である構成（第８の構成）であっても良い。

【0016】

上記第１〜第８の構成の何れかに係るゲートドライバ装置において、前記主回路は、互いに絶縁された第１回路及び第２回路を有し、前記第１回路は、前記制御入力端子に接続され、前記入力制御信号に応じた信号を絶縁形式で前記第２回路に伝達し、前記第２回路は、前記第１回路から伝達された信号に基づき、前記出力トランジスタのゲートに接続される出力端子を通じ前記出力トランジスタのゲートとの間で電流を入出力することにより、前記出力トランジスタのゲート信号レベルを前記オン制御レベル又は前記オフ制御レベルに制御する構成（第９の構成）であっても良い。

【0017】

本発明に係る他のゲートドライバ装置は、出力トランジスタのゲートを駆動するゲートドライバ装置において、オン対応レベル又はオフ対応レベルの信号レベルを持つ制御信号の入力を受けるべき制御入力端子と、前記制御入力端子に接続され、前記制御入力端子に加わる入力制御信号に基づいて、前記出力トランジスタのゲート信号レベルを前記出力トランジスタをオン状態とするためのオン制御レベル又は前記出力トランジスタをオフ状態とするためのオフ制御レベルに制御する主回路と、判定時間を指定する判定時間指定部と、前記出力トランジスタのゲート信号レベルが継続して前記オン制御レベルに維持される時間又は前記入力制御信号が継続して前記オン対応レベルに維持される時間を対象時間として計測し、前記判定時間と前記対象時間との比較結果に基づき、前記対象時間に関わる異常の有無を判定する異常判定部と、前記異常が有ると判定された場合、当該ゲートドライバ装置に接続された外部装置に対して所定の異常通知を行う異常通知部と、を備える構成（第１０の構成）である。

【発明の効果】

【0018】

本発明によれば、出力トランジスタがオンとされる時間の異常に関して有益な対応を行いうるゲートドライバ装置を提供することが可能となる。

【図面の簡単な説明】

【0019】

【図1】本発明の実施形態に係る負荷駆動システムの概略全体構成図である。

【図2】本発明の実施形態に係るゲートドライバの外観斜視図である。

【図3】本発明の実施形態に係り、出力トランジスタと負荷との関係例を示す図である。

【図4】本発明の実施形態に係り、ゲートドライバ内における制御信号の伝達に関わる構成を簡易的に示す図である。

【図5】本発明の実施形態に係り、複数の信号の関係を示すタイミングチャートである。

【図6】本発明の実施形態に係り、ドライバの変形構成図である。

【図7】本発明の実施形態に係り、出力トランジスタの変形構成図である。

【図8】本発明の実施形態に属する実施例（ＥＸ＿Ａ１）に係り、負荷駆動システムの概略全体構成図である。

【図9】本発明の実施形態に属する実施例（ＥＸ＿Ａ１）に係り、計測される対象時間の説明図である。

【図10】本発明の実施形態に属する実施例（ＥＸ＿Ａ１）に係り、異常判定部の内部構成図である。

【図11】本発明の実施形態に属する実施例（ＥＸ＿Ａ１）に係り、異常判定部の動作に注目したタイミングチャートである。

【図12】本発明の実施形態に属する実施例（ＥＸ＿Ａ１）に係り、回路構成の変形図である。

【図13】本発明の実施形態に属する実施例（ＥＸ＿Ａ２）に係り、異常判定部の内部構成図である。

【図14】本発明の実施形態に属する実施例（ＥＸ＿Ａ２）に係り、異常判定部の動作に注目したタイミングチャートである。

【図15】本発明の実施形態に属する実施例（ＥＸ＿Ｂ１）に係り、負荷駆動システムの概略全体構成図である。

【図16】本発明の実施形態に属する実施例（ＥＸ＿Ｂ１）に係り、計測される対象時間の説明図である。

【図17】本発明の実施形態に属する実施例（ＥＸ＿Ｂ１）に係り、異常判定部の内部構成図である。

【図18】本発明の実施形態に属する実施例（ＥＸ＿Ｂ１）に係り、異常判定部の動作に注目したタイミングチャートである。

【図19】本発明の実施形態に属する実施例（ＥＸ＿Ｂ１）に係り、回路構成の変形図である。

【図20】本発明の実施形態に属する実施例（ＥＸ＿Ｂ２）に係り、異常判定部の内部構成図である。

【図21】本発明の実施形態に属する実施例（ＥＸ＿Ｂ２）に係り、異常判定部の動作に注目したタイミングチャートである。

【図22】本発明の実施形態に属する実施例（ＥＸ＿Ｃ１）に係り、異常通知に関わる構成図である。

【図23】本発明の実施形態に属する実施例（ＥＸ＿Ｃ２）に係り、設定用インターフェースに関わる構成図である。

【図24】本発明の実施形態に属する実施例（ＥＸ＿Ｃ３）に係り、負荷駆動システムの概略全体構成図である。

【図25】ゲートドライバを含む参考システムの構成図である。

【発明を実施するための形態】

【0020】

以下、本発明の実施形態の例を、図面を参照して具体的に説明する。参照される各図において、同一の部分には同一の符号を付し、同一の部分に関する重複する説明を原則として省略する。尚、本明細書では、記述の簡略化上、情報、信号、物理量、素子又は部位等を参照する記号又は符号を記すことによって、該記号又は符号に対応する情報、信号、物理量、素子又は部位等の名称を省略又は略記することがある。例えば、後述の“１１１”によって参照される第１信号処理回路は（図１参照）、第１信号処理回路１１１と表記されることもあるし、信号処理回路１１１、処理回路１１１又は回路１１１と略記されることもあり得るが、それらは全て同じものを指す。

【0021】

まず、本発明の実施形態の記述にて用いられる幾つかの用語について説明を設ける。レベルとは電位のレベルを指し、任意の信号又は電圧についてハイレベルはローレベルよりも高い電位を有する。任意の信号又は電圧について、信号又は電圧がハイレベルにあるとは信号又は電圧のレベルがハイレベルにあることを意味し、信号又は電圧がローレベルにあるとは信号又は電圧のレベルがローレベルにあることを意味する。信号についてのレベルは信号レベルと表現されることがあり、電圧についてのレベルは電圧レベルと表現されることがある。任意の信号又は電圧において、ローレベルからハイレベルへの切り替わりをアップエッジと称し、ローレベルからハイレベルへの切り替わりのタイミングをアップエッジタイミングと称する。同様に、任意の信号又は電圧において、ハイレベルからローレベルへの切り替わりをダウンエッジと称し、ハイレベルからローレベルへの切り替わりのタイミングをダウンエッジタイミングと称する。

【0022】

ＭＯＳＦＥＴを含むＦＥＴ（電界効果トランジスタ）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのドレイン及びソース間が導通している状態を指し、オフ状態とは、当該トランジスタのドレイン及びソース間が非導通となっている状態（遮断状態）を指す。ＦＥＴに分類されないトランジスタについても同様である。従って、ＩＧＢＴ（Insulated Gate Bipolar Transistor）として構成された任意のトランジスタについて、オン状態とは、当該トランジスタのコレクタ及びエミッタ間が導通している状態を指し、オフ状態とは、当該トランジスタのコレクタ及びエミッタ間が非導通となっている状態（遮断状態）を指す。以下、任意のトランジスタについて、オン状態、オフ状態を、単に、オン、オフと表現することもある。尚、ＭＯＳＦＥＴは、特に記述無き限り、エンハンスメント型のＭＯＳＦＥＴであると解される。ＭＯＳＦＥＴは“metal-oxide-semiconductor field-effect transistor”の略称である。

【0023】

ハイレベル又はローレベルの信号レベルをとる任意の信号について、当該信号のレベルがハイレベルとなる区間をハイレベル区間と称し、当該信号のレベルがローレベルとなる区間をローレベル区間と称する。ハイレベル又はローレベルの電圧レベルをとる任意の電圧についても同様である。

【0024】

図１に、本発明の実施形態に係る負荷駆動システムＳＹＳの概略全体構成を示す。負荷駆動システムＳＹＳは、本発明に係るゲートドライバ装置の例であるゲートドライバ１００と、ゲートドライバ１００の外部に設けられた制御装置２００及び出力トランジスタＴＲと、を備える。出力トランジスタＴＲはゲートを有する電圧制御型のトランジスタであり、ゲートドライバ１００により出力トランジスタＴＲのゲートが駆動される。ゲートドライバ１００には、異常検出に関わる特徴的な構成が設けられているが、その特徴的な構成の明示は図１では省略されている。特徴的な構成については、他の図面を参照しつつ、後述される。

【0025】

図２はゲートドライバ１００の外観斜視図である。ゲートドライバ１００は、半導体集積回路を、樹脂にて構成された筐体（パッケージ）内に封入することで形成された電子部品（半導体装置）である。ゲートドライバ１００の筐体に複数の外部端子が露出して設けられている。図１の構成例において、ゲートドライバ１００に設けられる上記複数の外部端子には、電源端子Ｐ_ＶＣＣ１及びＰ_ＶＣＣ２と、グランド端子Ｐ_ＧＮＤ１及びＰ_ＧＮＤ２と、制御入力端子Ｐ_ＣＮＴと、フィードバック端子Ｐ_ＦＢと、出力端子Ｐ_ＯＵＴＨ及びＰ_ＯＵＴＬと、モニタ端子Ｐ_ＭＮＴと、が含まれる。これら以外の端子も上記複数の外部端子に含まれうる。尚、図２に示されるゲートドライバ１００の外部端子の数及びゲートドライバ１００の外観は例示に過ぎない。

【0026】

負荷駆動システムＳＹＳを構成する回路は一次側回路と二次側回路とに大別される。負荷駆動システムＳＹＳにおいて、一次側回路と二次側回路は互いに絶縁されている（詳細には直流において絶縁されている）。二次側回路には一次側回路と比べて高い電位の電圧が加わりうる。この際、一次側回路、二次側回路は、夫々、低電圧側回路、高電圧側回路として機能する。但し、本発明において、一次側回路及び二次側回路間における電位の高低関係は任意である。

【0027】

ゲートドライバ１００は、一次側回路に設けられた一次側チップ１１０と、二次側回路に設けられた二次側チップ１２０と、トランスチップ１３０とを備え、チップ１１０、１２０及び１３０が単一の筐体（パッケージ）内に封入及び封止される。トランスチップ１３０は、一次側回路及び二次側回路間の絶縁を保ちつつ、一次側回路及び二次側回路に亘って設けられる。トランスチップ１３０は複数のパルストランスから成るパルストランス部１３１を備える。

【0028】

一次側回路におけるグランドは“ＧＮＤ１”にて参照される。制御装置２００は一次側チップ１１０と共に一次側回路に設けられる。制御装置２００及び一次側チップ１１０内の各回路はグランドＧＮＤ１の電位を基準に動作し、制御装置２００の内部信号及び入出力信号並びに一次側チップ１１０内の各回路の内部信号及び入出力信号は、グランドＧＮＤ１の電位を基準とした信号レベルを有する。グランド端子Ｐ_ＧＮＤ１はグランドＧＮＤ１に接続される。電源端子Ｐ_ＶＣＣ１にはグランドＧＮＤ１から見て所定電圧値だけ高い電位を有する電源電圧ＶＣＣ１が加わる。一次側チップ１１０内の各回路は電源電圧ＶＣＣ１に基づいて動作する。

【0029】

二次側回路におけるグランドは“ＧＮＤ２”にて参照される。出力トランジスタＴＲは二次側チップ１２０と共に二次側回路に設けられる。二次側チップ１２０内の各回路はグランドＧＮＤ２の電位を基準に動作し、二次側チップ１２０内の各回路の内部信号及び入出力信号は、グランドＧＮＤ２の電位を基準とした信号レベルを有する。グランド端子Ｐ_ＧＮＤ２はグランドＧＮＤ２に接続される。電源端子Ｐ_ＶＣＣ２にはグランドＧＮＤ２から見て所定電圧値だけ高い電位を有する電源電圧ＶＣＣ２が加わる。二次側チップ１２０内の各回路は電源電圧ＶＣＣ２に基づいて動作する。

【0030】

一次側チップ１１０には第１信号処理回路１１１が設けられ、二次側チップ１２０には第２信号処理回路１２１及びドライバ１２２が設けられる。制御装置２００は一次側回路に設けられた制御信号配線ＷＲ_ＣＮＴを介して制御入力端子Ｐ_ＣＮＴに接続され、制御信号配線ＷＲ_ＣＮＴを通じて制御入力端子Ｐ_ＣＮＴに制御信号Ｓ_ＣＮＴ０を供給する。制御入力端子Ｐ_ＣＮＴに加わる制御信号を特に記号Ｓ_ＣＮＴ１で表す。負荷駆動システムＳＹＳ内に一切の故障及び異常が無い状態（以下、正常状態と称する）において、制御信号Ｓ_ＣＮＴ１は制御信号Ｓ_ＣＮＴ０と一致する（但し、信号伝搬時の歪みを無視）。

【0031】

第１信号処理回路１１１は制御入力端子Ｐ_ＣＮＴに接続され、制御信号Ｓ_ＣＮＴ１は第１信号処理回路１１１に供給される。第１信号処理回路１１１はパルストランス部１３１を通じ制御信号Ｓ_ＣＮＴ１を絶縁形式で第２信号処理回路１２１に伝達する。第２信号処理回路１２１及びドライバ１２２は、第１信号処理回路１１１から伝達された信号に基づき、出力トランジスタＴＲのゲートに接続される出力端子（図１の構成例では、ゲート抵抗部Ｒｇを介して出力トランジスタＴＲのゲートに接続される出力端子Ｐ_ＯＵＴＨ及びＰ_ＯＵＴＬ）を通じて、出力トランジスタＴＲのゲートを駆動する。上記出力端子（図１の構成例では出力端子Ｐ_ＯＵＴＨ及びＰ_ＯＵＴＬ）を通じ、ドライバ１２２が出力トランジスタＴＲのゲートとの間で電流を入力又は出力することにより出力トランジスタＴＲのゲートが駆動され、ゲートの駆動によって出力トランジスタＴＲの状態がオン状態又はオフ状態に制御される。

【0032】

図１の構成例において、ドライバ１２２は、Ｐチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ１２２Ｈ及びＮチャネル型のＭＯＳＦＥＴとして構成されたトランジスタ１２２Ｌから成る。トランジスタ１２２Ｈのソースには電源電圧ＶＣＣ２が印加され、トランジスタ１２２Ｈのドレインは出力端子Ｐ_ＯＵＴＨに接続される。トランジスタ１２２Ｌのドレインは出力端子Ｐ_ＯＵＴＬに接続され、トランジスタ１２２ＬのソースはグランドＧＮＤ２に接続される。図１の負荷駆動システムＳＹＳにおいて、出力端子Ｐ_ＯＵＴＨ及びＰ_ＯＵＴＬと出力トランジスタＴＲのゲートとの間にはゲート抵抗部Ｒｇが設けられる。ゲート抵抗部Ｒｇは抵抗Ｒｇ０、Ｒｇ１及びＲｇ２から成る。抵抗Ｒｇ０の一端は出力トランジスタＴＲのゲートに接続される。抵抗Ｒｇ０の他端と抵抗Ｒｇ１及びＲｇ２の各一端は互いに接続され、抵抗Ｒｇ１、Ｒｇ２の他端は、夫々、出力端子Ｐ_ＯＵＴＨ、Ｐ_ＯＵＴＬに接続される。また、ゲートドライバ１００の外部において出力トランジスタＴＲのゲートは適宜抵抗を介しモニタ端子Ｐ_ＭＮＴに接続され、ゲートドライバ１００の内部においてモニタ端子Ｐ_ＭＮＴは第２信号処理回路１２１に接続される。

【0033】

図１の構成例において、出力トランジスタＴＲはＮチャネル型のＩＧＢＴ（Insulated Gate Bipolar Transistor）として構成され、出力トランジスタＴＲのエミッタはグランドＧＮＤ２に接続される。出力トランジスタＴＲのコレクタは、出力トランジスタＴＲを通じて電流が供給されるべき負荷に接続され、出力トランジスタＴＲがオン状態であるとき出力トランジスタＴＲのコレクタ電流が上記負荷に供給される。出力トランジスタＴＲがオフ状態であるとき出力トランジスタＴＲにコレクタ電流は流れない。

【0034】

例えば、負荷はモータ（直流モータ）であって良く、この場合、図３に示す如く、モータＭＴの電機子巻線の一端に出力トランジスタＴＲのコレクタが接続され、電機子巻線の他端には二次側回路における正の直流電圧が印加される。電機子巻線に対して並列に還流ダイオードが接続される。図３の構成において、出力トランジスタＴＲがオン状態であるとき、出力トランジスタＴＲのコレクタ電流が電機子巻線に流れる。図３の構成は例に過ぎず、発光素子などが負荷であっても良い。

【0035】

出力トランジスタＴＲのゲートに加わる信号をゲート信号と称し、記号“Ｖｇ”で表す。また、出力トランジスタＴＲのゲート信号Ｖｇが有するレベルをゲート信号レベルと称することがある。第２信号処理回路１２１において出力トランジスタＴＲのゲート信号レネルが検出され、ゲート信号レベルの検出結果を示す信号がパルストランス部１３１を通じ絶縁形式で第１信号処理回路１１１に伝達される。第１信号処理回路１１１は、ゲート信号レベルの検出結果を示す信号を、フィードバック端子Ｐ_ＦＢを介しフィードバック信号Ｓ_ＦＢとして制御装置２００に送信する。

【0036】

図４に、ゲートドライバ１００内における、制御信号Ｓ_ＣＮＴ１の伝達に関わる構成を簡易的に示す。パルス送信回路１１１ａは第１信号処理回路１１１に設けられ、パルス受信回路１２１ａは第２信号処理回路１２１に設けられる。パルストランス１３１ａ＿ｕｐ及び１３１ａ＿ｄｏｗｎは、パルストランス部１３１に設けられる。パルス送信回路１１１ａは、制御信号Ｓ_ＣＮＴ１に基づいてパルストランス１３１ａ＿ｕｐ又は１３１ａ＿ｄｏｗｎの一次側巻線にパルス状の電流を供給することでパルストランス１３１ａ＿ｕｐ又は１３１ａ＿ｄｏｗｎの二次側巻線にパルス状の電圧を発生させる。パルス受信回路１２１ａは、パルストランス１３１ａ＿ｕｐ又は１３１ａ＿ｄｏｗｎの二次側巻線に生じたパルス状の電圧に基づき、制御信号Ｓ_ＣＮＴ１を再現した信号である制御信号Ｓ_ＣＮＴ２を生成する。

【0037】

特に図示しないが、ゲート信号レベルの検出結果を示す信号も、図４の構成に類似した構成にて第２信号処理回路１２１から第１信号処理回路１１１に伝達され、これによってフィードバック信号Ｓ_ＦＢが生成される。勿論、フィードバック信号Ｓ_ＦＢの生成にあたっては、回路１２１がパルスの送信側となり且つ回路１１１がパルスの受信側となる。

【0038】

図５に、制御信号Ｓ_ＣＮＴ１、制御信号Ｓ_ＣＮＴ２、ゲート信号Ｖｇ及びフィードバック信号Ｓ_ＦＢ間の関係を示す。上述したように、正常状態において制御信号Ｓ_ＣＮＴ１は制御信号Ｓ_ＣＮＴ０と等しい。

【0039】

制御信号Ｓ_ＣＮＴ０及びＳ_ＣＮＴ１並びにフィードバック信号Ｓ_ＦＢの夫々は、グランドＧＮＤ１を基準とするデジタル信号（二値化信号）であり、ローレベル又はハイレベルの信号レベルを有する。制御信号Ｓ_ＣＮＴ０及びＳ_ＣＮＴ１並びにフィードバック信号Ｓ_ＦＢの夫々において、ローレベルとは所定の一次側閾電圧（例えば電源電圧ＶＣＣ１の半分）よりも低い電圧のレベルを指し、ハイレベルとは一次側閾電圧よりも高い電圧のレベルを指す。ここにおける一次側閾電圧は、グランドＧＮＤ１よりも高く且つ電源電圧ＶＣＣ１よりも低い所定電圧値を有する。

【0040】

制御信号Ｓ_ＣＮＴ２は、グランドＧＮＤ２を基準とするデジタル信号（二値化信号）であり、ローレベル又はハイレベルの信号レベルを有する。制御信号Ｓ_ＣＮＴ２において、ローレベルとは所定の二次側閾電圧（例えば電源電圧ＶＣＣ２の半分）よりも低い電圧のレベルを指し、ハイレベルとは二次側閾電圧よりも高い電圧のレベルを指す。ここにおける二次側閾電圧は、グランドＧＮＤ２よりも高く且つ電源電圧ＶＣＣ２よりも低い所定電圧値を有する。

【0041】

ゲート信号Ｖｇはドライバ１２２により電位が制御されるアナログ信号であり、基本的にはローレベル又はハイレベルの信号レベルを有する。ゲート信号Ｖｇのローレベルは実質的にグランドＧＮＤ２のレベルと一致する。ゲート信号Ｖｇのハイレベルは実質的に電源電圧ＶＣＣ２のレベルと一致する。ゲート信号Ｖｇのレベルは、無視できない程度の時間をかけてローレベル及びハイレベル間で遷移するが、図４では、その様子の図示は省略されている。ローレベルのゲート信号Ｖｇは出力トランジスタＴＲのゲート−エミッタ閾値電圧よりも十分に小さな電圧を有し、従ってゲート信号Ｖｇがローレベルを有するとき出力トランジスタＴＲはオフ状態となる。ハイレベルのゲート信号Ｖｇは出力トランジスタＴＲのゲート−エミッタ閾値電圧よりも十分に大きな電圧を有し、従ってゲート信号Ｖｇがハイレベルを有するとき出力トランジスタＴＲはオン状態となる。

【0042】

制御信号Ｓ_ＣＮＴ１及びＳ_ＣＮＴ２間には、図４に示す回路の特性に依存した信号遅延が存在するが、その信号遅延を無視すれば、制御信号Ｓ_ＣＮＴ１がローレベルであるとき制御信号Ｓ_ＣＮＴ２もローレベルとなり、制御信号Ｓ_ＣＮＴ１がハイレベルであるとき制御信号Ｓ_ＣＮＴ２もハイレベルとなる。

【0043】

ドライバ１２２は制御信号Ｓ_ＣＮＴ２に基づきゲート信号Ｖｇを生成する。具体的には、ドライバ１２２は、第２信号処理回路１２１の制御の下、制御信号Ｓ_ＣＮＴ２がローレベルであるときには出力ロー状態となり、制御信号Ｓ_ＣＮＴ２がハイレベルであるときには出力ハイ状態となる（但し、後述の出力強制オフ処理が実行されてないと仮定）。ドライバ１２２の出力ロー状態においてトランジスタ１２２Ｈはオフ且つトランジスタ１２２Ｌはオンであり、このとき、ドライバ回路１２２は、出力トランジスタＴＲのゲートから抵抗Ｒｇ０及びＲｇ２並びにトランジスタ１２２Ｌを介しグランドに向けて電流を引き込むことでゲート信号Ｖｇをローレベルとする。ドライバ１２２の出力ハイ状態においてトランジスタ１２２Ｈはオン且つトランジスタ１２２Ｌはオフであり、このとき、ドライバ回路１２２は、電源電圧ＶＣＣ２の印加端からトランジスタ１２２Ｈ並びに抵抗Ｒｇ１及びＲｇ０を介し出力トランジスタＴＲのゲートに向けて電流を出力することで（正の電荷を供給することで）ゲート信号Ｖｇをハイレベルとする。

【0044】

モニタ端子Ｐ_ＭＮＴに加わるゲート信号Ｖｇは第２信号処理回路１２１内において二値化される。二値化されたゲート信号Ｖｇが回路１２１からパルストランス部１３１を通じ回路１１１へと伝達され、伝達されたゲート信号Ｖｇに基づくフィードバック信号Ｓ_ＦＢが回路１１１にて生成される。ここでは、ゲート信号Ｖｇの論理を反転した信号がフィードバック信号Ｓ_ＦＢとして生成されるものとする。即ち、ゲート信号Ｖｇがローレベルであるときにはフィードバック信号Ｓ_ＦＢはハイレベルとなり、ゲート信号Ｖｇがハイレベルであるときにはフィードバック信号Ｓ_ＦＢはローレベルとなる（但し、それらの信号間の信号遅延を無視）。このような論理反転を行わずにフィードバック信号Ｓ_ＦＢを生成するようにしても良い。

【0045】

図１に示すドライバ１２２の構成並びにドライバ１２２及び出力トランジスタＴＲの接続関係は様々に変更可能である。例えば、図６に示すような構成が採用されても良い。図６の構成例では、ドライバ１２２としてドライバ１２２ａが用いられると共にゲート抵抗部Ｒｇとしてゲート抵抗部Ｒｇａが用いられ、且つ、出力端子Ｐ_ＯＵＴＨ及びＰ_ＯＵＴＬが単一の出力端子Ｐ_ＯＵＴに置換されている。ゲート抵抗部Ｒｇａは抵抗Ｒｇ０のみから成る。ドライバ１２２ａは、トランジスタ１２２Ｈ及び１２２Ｌのハーフブリッジ回路から成る。具体的には、図６の構成例において、トランジスタ１２２Ｈのソースは電源電圧ＶＣＣ２の印加端に接続され、トランジスタ１２２ＬのソースはグランドＧＮＤ２に接続され、トランジスタ１２２Ｈ及び１２２Ｌのドレイン同士が単一の出力端子Ｐ_ＯＵＴに共通接続され、出力端子Ｐ_ＯＵＴが抵抗Ｒｇ０を介して出力トランジスタＴＲのゲートに接続される。

【0046】

図６のドライバ１２２ａは、図１のドライバ１２２と同様に、第２信号処理回路１２１の制御の下、制御信号Ｓ_ＣＮＴ２がローレベルであるときには出力ロー状態となり、制御信号Ｓ_ＣＮＴ２がハイレベルであるときには出力ハイ状態となる（但し、後述の出力強制オフ処理が実行されてないと仮定）。ドライバ１２２ａの出力ロー状態においてトランジスタ１２２Ｈはオフ且つトランジスタ１２２Ｌはオンであり、このとき、ドライバ回路１２２ａは、出力トランジスタＴＲのゲートから抵抗Ｒｇ０及びトランジスタ１２２Ｌを介しグランドに向けて電流を引き込むことでゲート信号Ｖｇをローレベルとする。ドライバ１２２ａの出力ハイ状態においてトランジスタ１２２Ｈはオン且つトランジスタ１２２Ｌはオフであり、このとき、ドライバ回路１２２ａは、電源電圧ＶＣＣ２の印加端からトランジスタ１２２Ｈ及びＲｇ０を介し出力トランジスタＴＲのゲートに向けて電流を出力することで（正の電荷を供給することで）ゲート信号Ｖｇをハイレベルとする。

【0047】

尚、図１の構成では、抵抗Ｒｇ１及びＲｇ２の各抵抗値の設定を通じて、ゲート信号Ｖｇの上昇時のスルーレートと下降時のスルーレートを個別に調整することができるというメリットがある。但し、図１の構成において抵抗Ｒｇ０、Ｒｇ１及びＲｇ２の全部又は一部を省略することも可能であり（即ち、抵抗Ｒｇ０、Ｒｇ１及びＲｇ２の内、全部又は一部の抵抗の抵抗値をゼロにすることも可能であり）、図６の構成において抵抗Ｒｇ０を省略することも可能である（即ち、抵抗Ｒｇ０の抵抗値をゼロにすることも可能である）。

【0048】

何れにせよ、制御信号Ｓ_ＣＮＴ２がローレベルであるときにゲート信号Ｖｇがローレベルとされ且つ制御信号Ｓ_ＣＮＴ２がハイレベルであるときにゲート信号Ｖｇがハイレベルとされるよう（但し、後述の出力強制オフ処理が実行されてないと仮定）、ドライバ１２２が構成され且つドライバ１２２が出力トランジスタＴＲのゲートに接続される限り、それらの構成及び接続関係は任意である。

【0049】

また、出力トランジスタＴＲは図７に示すようなセンスＩＧＢＴであっても良い。センスＩＧＢＴとして構成された出力トランジスタＴＲは、ゲート及びコレクタを備えると共に、主エミッタとセンスエミッタを備える。図７の構成において、主エミッタはグランドＧＮＤ２に直接接続され、センスエミッタはセンス抵抗Ｒ_ＳＮＳを介してグランドＧＮＤ２に接続される。センスＩＧＢＴにおいて、コレクタ電流は主エミッタ及びセンスエミッタに分流される。即ち、コレクタ電流の一部が主エミッタに流れ、コレクタ電流の残部がセンスエミッタに流れる。ここで、コレクタ電流の大半が主エミッタに流れる。即ち、主エミッタに流れる電流の方がセンスエミッタに流れる電流よりも遥かに大きい。更に、センスエミッタに流れる電流は主エミッタに流れる電流に比例し、その比例係数は負荷駆動システムＳＹＳ及びモータドライバ１００にとって既知である。このため、センス抵抗Ｒ_ＳＮＳの電圧降下に基づき、センスＩＧＢＴのコレクタ電流（又は主エミッタに流れる電流）を検出することができ、その検出結果を利用して過電流保護等を行うことができる。

【0050】

尚、特に図示しないが、ゲートドライバ１００はスイッチングコントローラを内蔵していても良い。当該スイッチングコントローラは、一次側回路に加わる直流の一次側入力電圧（例えばバッテリの出力電圧）をスイッチングすることにより、ゲートドライバ１００の外部に設けられるトランス（不図示）と協働して、二次側回路の電源電圧ＶＣＣ２を生成する。この際、一次側チップ１１０内にて一次側入力電圧に基づき電源電圧ＶＣＣ１が生成されて良い。この他、一次側入力電圧、電源電圧ＶＣＣ１及びＶＣＣ２に対する低電圧保護回路や、温度保護回路、出力トランジスタＴＲの過電流保護回路などが、ゲートドライバ１００に設けられていて良い。

【0051】

以下、複数の実施例の中で、負荷駆動システムＳＹＳ又はゲートドライバ１００に関わる特徴的な構成例、応用技術、変形技術等を説明する。本実施形態にて上述した事項は、特に記述無き限り且つ矛盾無き限り、以下の各実施例に適用される。各実施例において、上述の事項と矛盾する事項がある場合には、各実施例での記載が優先されて良い。また矛盾無き限り、以下に示す複数の実施例の内、任意の実施例に記載した事項を、他の任意の実施例に適用することもできる（即ち複数の実施例の内の任意の２以上の実施例を組み合わせることも可能である）。

【0052】

＜＜実施例ＥＸ＿Ａ１＞＞
実施例ＥＸ＿Ａ１を説明する。制御装置２００は、交互にローレベル及びハイレベルの信号レベルをとる制御信号Ｓ_ＣＮＴ０を出力することで、出力トランジスタＴＲをパルス駆動することができる。この際、何らかの故障により、出力トランジスタＴＲのゲート信号Ｖｇが過剰に長くハイレベルで維持されると、負荷（例えば図３のモータＭＴ）に供給される電流が過大となり、負荷自体又は負荷に接続される部品（出力トランジスタＴＲを含む）の劣化、破損等を招きうる。

【0053】

図１に示す如く、制御装置２００に対しフィードバック信号Ｓ_ＦＢが与えられる構成であれば、制御装置２００においてフィードバック信号Ｓ_ＦＢに基づきゲート信号Ｖｇの異常を検出することが可能であり、制御装置２００にて異常を検出後、制御信号Ｓ_ＣＮＴ０をローレベルに固定するといった処置も可能である。しかしながら、その処置では、ゲート信号Ｖｇの異常発生から出力トランジスタＴＲが実際にオフとされるまでに相応の時間がかかる（即ち、即時の対応が困難である）。また、制御信号配線ＷＲ_ＣＮＴの断線及び天絡（電源電圧ラインへの短絡）により制御入力端子Ｐ_ＣＮＴに加わる制御信号Ｓ_ＣＮＴ１がハイレベルに固定されるような故障モードでは、制御装置２００による制御自体が不能となる。制御信号配線ＷＲ_ＣＮＴの完全なる断線には至らなくても、制御信号配線ＷＲ_ＣＮＴの半壊などにより、制御装置２００からゲートトライバ１００への制御信号Ｓ_ＣＮＴ０の伝達が不安定となると、負荷（例えば図３のモータＭＴ）を正常に制御できない。

【0054】

これらを考慮し、実施例ＥＸ＿Ａ１に係るゲートドライバ１００には異常対応部が設けられる。図８には、実施例ＥＸ＿Ａ１に係るゲートドライバ１００であるゲートドライバ１００Ａが、その周辺回路と共に示されている。ゲートドライバ１００Ａでは異常対応部が二次側チップ１２０に設けられ、当該異常対応部は判定時間指定部１２５及び異常判定部１２６を備える。

【0055】

判定時間指定部１２５は、異常判定部１２６にて参照される判定時間ｔ_ＴＨ２を指定する。判定時間ｔ_ＴＨ２を示す判定時間情報は異常判定部１２６に提供される。判定時間情報を格納した記憶部（レジスタ又は不揮発性メモリ）にて判定時間指定部１２５が構成されていて良い。実施例ＥＸ＿Ａ１において、判定時間指定部１２５により指定される判定時間ｔ_ＴＨ２は上限判定時間ｔ_{ＴＨ２＿Ｈ}であるとする或いは上限判定時間ｔ_{ＴＨ２＿Ｈ}を含むものとする（図１１参照）。上限判定時間ｔ_{ＴＨ２＿Ｈ}は、予め不変に定められた固定時間であっても良いし、後述されるよう可変時間であっても良い。制御装置２００がパルス幅変調された制御信号Ｓ_ＣＮＴ０を出力する際、上限判定時間ｔ_{ＴＨ２＿Ｈ}は、制御信号Ｓ_ＣＮＴ０の周波数の逆数より長くて良い。

【0056】

異常判定部１２６はモニタ端子Ｐ_ＭＮＴに接続され、モニタ端子Ｐ_ＭＮＴを通じてゲート信号Ｖｇを受ける。異常判定部１２６は、ゲート信号Ｖｇに基づき、出力トランジスタＴＲのゲート信号レベルが継続してハイレベルに維持される時間を対象時間として計測する。異常判定部１２６によって計測される対象時間を特に対象時間ｔ_ＴＧ２と称する。図９に示す如く、ゲート信号Ｖｇの信号レベルは交互にローレベル、ハイレベルとなることが期待されるが、ゲート信号Ｖｇの信号レベルがローレベルからハイレベルに切り替わった後、ゲート信号Ｖｇの信号レベルがローレベルとなることなくハイレベルに維持される時間が、対象時間ｔ_ＴＧ２として計測される。対象時間ｔ_ＴＧ２はゲート信号Ｖｇにおけるハイレベルのパルス幅を表している、とも言える。対象時間ｔ_ＴＧ２は、ゲート信号Ｖｇがローレベルからハイレベルに切り替わるたびに計測される。

【0057】

異常判定部１２６は、二次側チップ１２０に設けられたタイマを用いて対象時間ｔ_ＴＧ２を計測して良い。具体的には例えば、二次側回路にて生成されるクロック信号を用いて対象時間ｔ_ＴＧ２を計測して良い。そして、異常判定部１２６は、計測した対象時間ｔ_ＴＧ２を上限判定時間ｔ_{ＴＨ２＿Ｈ}と比較することで、対象時間ｔ_ＴＧ２に関わる異常の有無を判定し、その判定結果を示す判定信号Ｓ_Ｄ２を第２信号処理回路１２１に出力する。

【0058】

図１０に異常判定部１２６の構成例を示す。図１０の異常判定部１２６は、シュミットバッファ１２６ａ、カウンタ１２６ｂ及び比較判定部１２６ｃを備える。図１１は、実施例ＥＸ＿Ａ１に係る異常判定部１２６の動作に注目したタイミングチャートである。

【0059】

シュミットバッファ１２６ａは、モニタ端子Ｐ_ＭＮＴに加わるゲート信号Ｖｇを波形整形することで（二値化することで）デジタルのゲート信号Ｖｇであるゲート信号Ｖｇ’を生成する。ゲート信号Ｖｇ’はハイレベル又はローレベルの信号レベルをとるデジタル信号である。ゲート信号Ｖｇ’のハイレベルは実質的に電源電圧ＶＣＣ２のレベルと一致し、ゲート信号Ｖｇ’のローレベルは実質的にグランドＧＮＤ２のレベルと一致する。シュミットバッファ１２６ａは、ゲート信号Ｖｇのレベルが二次側閾電圧より高ければゲート信号Ｖｇ’をハイレベルとし、そうでなければゲート信号Ｖｇ’をローレベルとする。実際には二次側閾電圧に対してヒステリシス特性が付与される。シュミットバッファ１２６ａでの二次側閾電圧はグランドＧＮＤ２よりも高く且つ電源電圧ＶＣＣ２よりも低い所定電圧値（例えば電源電圧ＶＣＣ２の半分）を有する。

【0060】

尚、シュミットバッファ１２６ａは異常判定部１２６の外部に設けられた回路であると考えても良く、図１２に示す如くモニタ端子Ｐ_ＭＮＴと第２信号処理回路１２１との間に設けられる回路であっても良い。この場合、シュミットバッファ１２６ａから出力されるゲート信号Ｖｇ’がカウンタ１２６ｂ及び第２信号処理回路１２１に対し共通に供給され、ゲート信号Ｖｇ’に基づきフィードバック信号Ｓ_ＦＢの生成が行われて良い。

【0061】

カウンタ１２６ｂには、ゲート信号Ｖｇ’とクロック信号ＣＬＫ２が供給される。クロック信号ＣＬＫ２は所定の第２クロック周波数を有する矩形波信号である。ゲートドライバ１００（ここではゲートドライバ１００Ａ）の外部のクロック発生部（不図示）からゲートドライバ１００に対してクロック信号ＣＬＫ２が供給されても良いし、二次側チップ１２０内でクロック信号ＣＬＫ２が生成されても良い。カウンタ１２６ｂは、クロック信号ＣＬＫ２を用い、ゲート信号Ｖｇ’のハイレベル区間の長さをカウントすることでカウント値Ｃ_ＶＡＬ２を生成する。より具体的には、ゲート信号Ｖｇ’のローレベル区間においてカウント値Ｃ_ＶＡＬ２をゼロとし、ゲート信号Ｖｇ’のハイレベル区間においてクロック信号ＣＬＫ２を用い第２クロック周波数の逆数分の時間が経過するたびに（例えばクロック信号ＣＬＫ２のアップエッジ又はダウンエッジが生じるたびに）カウント値Ｃ_ＶＡＬ２に“１”を加算する。

【0062】

比較判定部１２６ｃには、カウンタ１２６ｂからのカウント値Ｃ_ＶＡＬ２と上限判定時間ｔ_{ＴＨ２＿Ｈ}を示す判定時間情報とが与えられ、比較判定部１２６ｃから判定信号Ｓ_Ｄ２が出力される。

【0063】

ゲート信号Ｖｇ’のハイレベル区間において、カウント値Ｃ_ＶＡＬ２と第２クロック周波数の逆数との積が対象時間ｔ_ＴＧ２に相当する。故に、比較判定部１２６ｃは、カウント値Ｃ_ＶＡＬ２に基づく対象時間ｔ_ＴＧ２を上限判定時間ｔ_{ＴＨ２＿Ｈ}と比較し、上限判定時間ｔ_{ＴＨ２＿Ｈ}を超える対象時間ｔ_ＴＧ２が検出されたとき、対象時間ｔ_ＴＧ２が過剰に長い異常（以下、二次側上限異常と称する）が発生したと判定する。対象時間ｔ_ＴＧ２が上限判定時間ｔ_{ＴＨ２＿Ｈ}と一致した時点で二次側上限異常が発生したと判定するようにしても良い。比較判定部１２６ｃは、二次側上限異常が発生したと判定したとき、自身が管理するフラグＦＬＧ２の値に“１”を設定する。尚、本実施形態において、“異常が発生したと判定される”という表現の代わりに、“異常が有ると判定される”、“異常の発生が検出される”又は“異常が検出される”という表現が用いられることがあるが、それらの表現の意味するところは互いに同じである。

【0064】

判定時間指定部１２５において、上限判定時間ｔ_{ＴＨ２＿Ｈ}はカウント値Ｃ_ＶＡＬ２との対比に適した形態で定められていると良い。即ち例えば、上限判定時間ｔ_{ＴＨ２＿Ｈ}を示す判定時間情報は、上限判定時間ｔ_{ＴＨ２＿Ｈ}を第２クロック周波数の逆数で割って得た商の値Ｃ_ＶＡＬ２＿Ｈ＿ＬＩＭであると良い（図１１参照）。そうすると、カウント値Ｃ_ＶＡＬ２が値Ｃ_ＶＡＬ２＿Ｈ＿ＬＩＭに超えたとき“ｔ_{ＴＨ２＿Ｈ}＜ｔ_ＴＧ２”が検出されることになり、そのとき、二次側上限異常が発生したと判定されてフラグＦＬＧ２に“１”が設定される。制御装置２００が出力又は認識している制御信号Ｓ_ＣＮＴ０のパルス幅（ハイレベルのパルス幅）が上限判定時間ｔ_{ＴＨ２＿Ｈ}より短いにも関わらず、制御信号配線ＷＲ_ＣＮＴの断線及び天絡等により制御信号Ｓ_ＣＮＴ１がハイレベルに固定されたときなどにおいて、二次側上限異常が検出される。

【0065】

フラグＦＬＧ２の初期値はゼロであり、フラグＦＬＧ２の値がゼロであるとき判定信号Ｓ_Ｄ２はローレベルに維持される。従って、ゲートドライバ１００（ここではゲートドライバ１００Ａ）の起動後、正常状態が維持される限り、判定信号Ｓ_Ｄ２はローレベルに維持される（図１１参照）。一旦、フラグＦＬＧ２に“１”が設定されると、所定のリセット条件が成立しない限り、フラグＦＬＧ２の値は“１”に維持され、フラグＦＬＧ２の値が“１”であるときには判定信号Ｓ_Ｄ２はハイレベルに維持される。リセット条件は、例えば、制御装置２００からゲートドライバ１００（ここではゲートドライバ１００Ａ）に対して所定のリセット信号が供給されることで、或いは、ゲートドライバ１００（ここではゲートドライバ１００Ａ）が再起動することで成立する。

【0066】

第２信号処理回路１２１は、異常判定部１２６により異常（実施例ＥＸ＿Ａ１において二次側上限異常）が有ると判定されておらず、従って判定信号Ｓ_Ｄ２がローレベルであるときにおいては、原則通り、制御信号Ｓ_ＣＮＴ１に基づく制御信号Ｓ_ＣＮＴ２に従ってドライバ１２２を制御する。故に、判定信号Ｓ_Ｄ２がローレベルである区間においては、第２信号処理回路１２１及びドライバ１２２により、制御信号Ｓ_ＣＮＴ１がハイレベルであるとき（従って制御信号Ｓ_ＣＮＴ２がハイレベルであるとき）ゲート信号Ｖｇがハイレベルに制御され、制御信号Ｓ_ＣＮＴ１がローレベルであるとき（従って制御信号Ｓ_ＣＮＴ２がローレベルであるとき）ゲート信号Ｖｇがローレベルに制御される。

【0067】

一方、第２信号処理回路１２１は、異常判定部１２６により異常（実施例ＥＸ＿Ａ１において二次側上限異常）が有ると判定され、従って判定信号Ｓ_Ｄ２がハイレベルであるときにおいては、出力強制オフ処理を実行する。出力強制オフ処理は、制御信号Ｓ_ＣＮＴ１に依らず出力トランジスタＴＲのゲート信号レベルをローレベルに維持する（即ち出力トランジスタＴＲをオフ状態にラッチする）処理であり、第２信号処理回路１２１にとっては制御信号Ｓ_ＣＮＴ２に依らず出力トランジスタＴＲのゲート信号レベルをローレベルに維持する処理であるとも言える。従って、制御信号Ｓ_ＣＮＴ１がハイレベルであっても（従って制御信号Ｓ_ＣＮＴ２がハイレベルであっても）、判定信号Ｓ_Ｄ２がローレベルからハイレベルに切り替わると、第２信号処理回路１２１はドライバ１２２の状態を出力ハイ状態から出力ロー状態へと即座に切り替えて出力トランジスタＴＲを強制的にオフとする。

【0068】

本実施例によれば、何らかの故障により、出力トランジスタＴＲのゲート信号レベルがシステムＳＹＳで想定される上限の時間（ｔ_{ＴＨ２＿Ｈ}）を超えてハイレベルに維持されるとき、上記制御装置２００の制御を待たず即座に出力トランジスタＴＲをオフさせることができる。このため、例えば負荷（例えば図３のモータＭＴ）に供給される電流が過大となるといったような不都合の発生を抑制することが可能となり、システムＳＹＳの安全性向上が図られる。

【0069】

＜＜実施例ＥＸ＿Ａ２＞＞
実施例ＥＸ＿Ａ２を説明する。実施例ＥＸ＿Ａ２は実施例ＥＸ＿Ａ１を基礎とする実施例であり、実施例ＥＸ＿Ａ２においてもゲートドライバ１００として図８のゲートドライバ１００Ａが用いられる。実施例ＥＸ＿Ａ１における記載事項は、特に記述無き限り且つ矛盾無き限り、実施例ＥＸ＿Ａ２にも適用されて良い。

【0070】

制御装置２００は、交互にローレベル及びハイレベルの信号レベルをとる制御信号Ｓ_ＣＮＴ０を出力することで、出力トランジスタＴＲをパルス駆動することができる。この際、何らかの故障により、出力トランジスタＴＲのオン時間がシステムＳＹＳで想定されえない程度に短くなる可能性もある。出力トランジスタＴＲのオン時間が過度に短い場合には、出力トランジスタＴＲのオン時間が過度に長い場合よりも安全性に関する懸念は少ないとも言える。しかしながら、出力トランジスタＴＲのオン時間がシステムＳＹＳで想定されえない程度に短くなる状態は、制御装置２００の制御から外れた状態で出力トランジスタＴＲが駆動される状態に相当し、そのような状態での駆動の継続は望ましくないとも言える。

【0071】

これを考慮し、実施例ＥＸ＿Ａ２では、判定時間指定部１２５により指定される判定時間ｔ_ＴＨ２が下限判定時間ｔ_{ＴＨ２＿Ｌ}とされる或いは下限判定時間ｔ_{ＴＨ２＿Ｌ}を含む（図１４参照）。下限判定時間ｔ_{ＴＨ２＿Ｌ}は、予め不変に定められた固定時間であっても良いし、後述されるよう可変時間であっても良い。但し、下限判定時間ｔ_{ＴＨ２＿Ｌ}は実施例ＥＸ＿Ａ１で述べた上限判定時間ｔ_{ＴＨ２＿Ｈ}よりも短い。そして、実施例ＥＸ＿Ａ２に係る異常判定部１２６は、自身が計測した対象時間ｔ_ＴＧ２を下限判定時間ｔ_{ＴＨ２＿Ｌ}と比較することで、対象時間ｔ_ＴＧ２に関わる異常の有無を判定し、その判定結果を示す判定信号Ｓ_Ｄ２を第２信号処理回路１２１に出力する。

【0072】

図１３に示す異常判定部１２６の構成が用いられる場合を考える。図１４は、実施例ＥＸ＿Ａ２に係る異常判定部１２６の動作に注目したタイミングチャートである。図１３に示す構成自体は図１０のそれと同じであり、比較判定部１２６ｃへの入力情報が図１０及び図１３間で異なる。シュミットバッファ１２６ａ及びカウンタ１２６ｂの動作は上述した通りである。比較判定部１２６ｃには、カウンタ１２６ｂからのカウント値Ｃ_ＶＡＬ２と下限判定時間ｔ_{ＴＨ２＿Ｌ}を示す判定時間情報とが与えられ、比較判定部１２６ｃから判定信号Ｓ_Ｄ２が出力される。

【0073】

ゲート信号Ｖｇ’のハイレベル区間において、カウント値Ｃ_ＶＡＬ２と第２クロック周波数の逆数との積が対象時間ｔ_ＴＧ２に相当する。故に、比較判定部１２６ｃは、カウント値Ｃ_ＶＡＬ２に基づく対象時間ｔ_ＴＧ２を下限判定時間ｔ_{ＴＨ２＿Ｌ}と比較し、下限判定時間ｔ_{ＴＨ２＿Ｌ}を下回る対象時間ｔ_ＴＧ２が検出されたとき、対象時間ｔ_ＴＧ２が過剰に短い異常（以下、二次側下限異常と称する）が発生したと判定する。対象時間ｔ_ＴＧ２が下限判定時間ｔ_{ＴＨ２＿Ｌ}と同じであるときも二次側下限異常が発生したと判定するようにしても良い。比較判定部１２６ｃは、二次側下限異常が発生したと判定したとき、自身が管理するフラグＦＬＧ２の値に“１”を設定する。

【0074】

判定時間指定部１２５において、下限判定時間ｔ_{ＴＨ２＿Ｌ}はカウント値Ｃ_ＶＡＬ２との対比に適した形態で定められていると良い。即ち例えば、下限判定時間ｔ_{ＴＨ２＿Ｌ}を示す判定時間情報は、下限判定時間ｔ_{ＴＨ２＿Ｌ}を第２クロック周波数の逆数で割って得た商の値Ｃ_ＶＡＬ２＿Ｌ＿ＬＩＭであると良い。そうすると（図１４参照）、カウント値Ｃ_ＶＡＬ２が値Ｃ_ＶＡＬ２＿Ｌ＿ＬＩＭに達する前にゲート信号Ｖｇ’のダウンエッジに応答してカウント値Ｃ_ＶＡＬ２がゼロとなったとき、“ｔ_{ＴＨ２＿Ｌ}＞ｔ_ＴＧ２”が検出されることになり、そのとき、二次側下限異常が発生したと判定されてフラグＦＬＧ２に“１”が設定される。値Ｃ_ＶＡＬ２＿Ｌ＿ＬＩＭは実施例ＥＸ＿Ａ１で述べた値Ｃ_ＶＡＬ２＿Ｈ＿ＬＩＭ（図１１参照）よりも小さい。制御装置２００が出力又は認識している制御信号Ｓ_ＣＮＴ０のパルス幅（ハイレベルのパルス幅）が下限判定時間ｔ_{ＴＨ２＿Ｌ}より長いにも関わらず、制御信号配線ＷＲ_ＣＮＴの半壊等により二次側下限異常が発生しうる。

【0075】

上述したように、フラグＦＬＧ２の初期値はゼロであり、フラグＦＬＧ２の値がゼロであるとき判定信号Ｓ_Ｄ２はローレベルに維持される。従って、ゲートドライバ１００（ここではゲートドライバ１００Ａ）の起動後、正常状態が維持される限り、判定信号Ｓ_Ｄ２はローレベルに維持される（図１４参照）。一旦、フラグＦＬＧ２に“１”が設定されると、上記リセット条件が成立しない限り、フラグＦＬＧ２の値は“１”に維持され、フラグＦＬＧ２の値が“１”であるときには判定信号Ｓ_Ｄ２はハイレベルに維持される。

【0076】

判定信号Ｓ_Ｄ２のレベルに応じたゲートドライバ１００Ａの各回路の動作（特に第２信号処理回路１２１及びドライバ１２２の動作）は実施例ＥＸ＿Ａ１で述べた通りである。

【0077】

本実施例によれば、制御装置２００の制御から外れた状態で出力トランジスタＴＲが駆動され続けることを抑制することができる。結果、負荷が想定外の動作を行うといったことが防止される。

【0078】

＜＜実施例ＥＸ＿Ａ３＞＞
実施例ＥＸ＿Ａ３を説明する。実施例ＥＸ＿Ａ３では実施例ＥＸ＿Ａ１及びＥＸ＿Ａ２を組み合わせて実施する。即ち、実施例ＥＸ＿Ａ３においては、判定時間指定部１２５により指定される判定時間ｔ_ＴＨ２が上限判定時間ｔ_{ＴＨ２＿Ｈ}及び下限判定時間ｔ_{ＴＨ２＿Ｌ}を含む。そして、異常判定部１２６は、対象時間ｔ_ＴＧ２を上限判定時間ｔ_{ＴＨ２＿Ｈ}及び下限判定時間ｔ_{ＴＨ２＿Ｌ}と比較することで対象時間ｔ_ＴＧ２に関わる異常の有無を判定し、その判定結果を示す判定信号Ｓ_Ｄ２を第２信号処理回路１２１に出力する。この際、比較判定部１２６ｃ（図１０及び図１３参照）は、実施例ＥＸ＿Ａ１で述べた方法を用い、上限判定時間ｔ_{ＴＨ２＿Ｈ}を超える対象時間ｔ_ＴＧ２が検出されたとき二次側上限異常が発生したと判定し、実施例ＥＸ＿Ａ２で述べた方法を用い、下限判定時間ｔ_{ＴＨ２＿Ｌ}を下回る対象時間ｔ_ＴＧ２が検出されたとき二次側下限異常が発生したと判定する。

【0079】

フラグＦＬＧ２の初期値はゼロであり、フラグＦＬＧ２の値がゼロであるとき判定信号Ｓ_Ｄ２はローレベルに維持される。比較判定部１２６ｃは、二次側上限異常及び二次側下限異常の何れかが発生したと判定したとき、自身が管理するフラグＦＬＧ２の値に“１”を設定する。一旦、フラグＦＬＧ２に“１”が設定されると、上記リセット条件が成立しない限り、フラグＦＬＧ２の値は“１”に維持され、フラグＦＬＧ２の値が“１”であるときには判定信号Ｓ_Ｄ２はハイレベルに維持される。判定信号Ｓ_Ｄ２のレベルに応じたゲートドライバ１００Ａの各回路の動作（特に第２信号処理回路１２１及びドライバ１２２の動作）は実施例ＥＸ＿Ａ１で述べた通りである。

【0080】

＜＜実施例ＥＸ＿Ｂ１＞＞
実施例ＥＸ＿Ｂ１を説明する。実施例ＥＸ＿Ｂ１では、上述の二次側上限異常（図１１参照）に対応する異常を一次側回路で検出する。図１５には、実施例ＥＸ＿Ｂ１に係るゲートドライバ１００であるゲートドライバ１００Ｂが、その周辺回路と共に示されている。ゲートドライバ１００Ｂでは異常対応部が一次側チップ１１０に設けられ、当該異常対応部は判定時間指定部１１５及び異常判定部１１６を備える。

【0081】

判定時間指定部１１５は、異常判定部１１６にて参照される判定時間ｔ_ＴＨ１を指定する。判定時間ｔ_ＴＨ１を示す判定時間情報は異常判定部１１６に提供される。判定時間情報を格納した記憶部（レジスタ又は不揮発性メモリ）にて判定時間指定部１１５が構成されていて良い。実施例ＥＸ＿Ｂ１において、判定時間指定部１１５により指定される判定時間ｔ_ＴＨ１は上限判定時間ｔ_{ＴＨ１＿Ｈ}であるとする或いは上限判定時間ｔ_{ＴＨ１＿Ｈ}を含むものとする（図１８参照）。上限判定時間ｔ_{ＴＨ１＿Ｈ}は、予め不変に定められた固定時間であっても良いし、後述されるよう可変時間であっても良い。制御装置２００がパルス幅変調された制御信号Ｓ_ＣＮＴ０を出力する際、上限判定時間ｔ_{ＴＨ１＿Ｈ}は、制御信号Ｓ_ＣＮＴ０の周波数の逆数より長くて良い。

【0082】

異常判定部１１６は制御入力端子Ｐ_ＣＮＴに接続され、制御入力端子Ｐ_ＣＮＴを通じて制御信号Ｓ_ＣＮＴ１を受ける。異常判定部１１６は、制御信号Ｓ_ＣＮＴ１に基づき、制御信号Ｓ_ＣＮＴ１の信号レベルが継続してハイレベルに維持される時間を対象時間として計測する。異常判定部１１６によって計測される対象時間を特に対象時間ｔ_ＴＧ１と称する。図１６に示す如く、制御信号Ｓ_ＣＮＴ１の信号レベルは交互にローレベル、ハイレベルとなることが期待されるが、制御信号Ｓ_ＣＮＴ１の信号レベルがローレベルからハイレベルに切り替わった後、制御信号Ｓ_ＣＮＴ１の信号レベルがローレベルとなることなくハイレベルに維持される時間が、対象時間ｔ_ＴＧ１として計測される。対象時間ｔ_ＴＧ１は制御信号Ｓ_ＣＮＴ１におけるハイレベルのパルス幅を表している、とも言える。対象時間ｔ_ＴＧ１は、制御信号Ｓ_ＣＮＴ１がローレベルからハイレベルに切り替わるたびに計測される。

【0083】

異常判定部１１６は、一次側チップ１１０に設けられたタイマを用いて対象時間ｔ_ＴＧ１を計測して良い。具体的には例えば、一次側回路にて生成されるクロック信号を用いて対象時間ｔ_ＴＧ１を計測して良い。そして、異常判定部１１６は、計測した対象時間ｔ_ＴＧ１を上限判定時間ｔ_{ＴＨ１＿Ｈ}と比較することで、対象時間ｔ_ＴＧ１に関わる異常の有無を判定し、その判定結果を示す判定信号Ｓ_Ｄ１を第１信号処理回路１１１に出力する。

【0084】

図１７に異常判定部１１６の構成例を示す。図１７の異常判定部１１６は、シュミットバッファ１１６ａ、カウンタ１１６ｂ及び比較判定部１１６ｃを備える。図１８は、実施例ＥＸ＿Ｂ１に係る異常判定部１１６の動作に注目したタイミングチャートである。

【0085】

シュミットバッファ１１６ａは、制御入力端子Ｐ_ＣＮＴに加わる制御信号Ｓ_ＣＮＴ１を波形整形することで制御信号Ｓ_ＣＮＴ１’を生成する。シュミットバッファ１１６ａは、制御信号配線ＷＲ_ＣＮＴにおける信号伝搬で生じた歪みを除去するためのバッファであり、当該歪みの存在を無視すれば、制御信号Ｓ_ＣＮＴ１と制御信号Ｓ_ＣＮＴ１’は同じ波形を持つ。

【0086】

尚、シュミットバッファ１１６ａは異常判定部１１６の外部に設けられた回路であると考えても良く、図１９に示す如く制御入力端子Ｐ_ＣＮＴと第１信号処理回路１１１との間に設けられる回路であっても良い。この場合、シュミットバッファ１１６ａから出力される制御信号Ｓ_ＣＮＴ１’がカウンタ１１６ｂ及び第１信号処理回路１１１に対し共通に供給され、第１信号処理回路１１１は、制御入力端子Ｐ_ＣＮＴに加わる制御信号Ｓ_ＣＮＴ１を、制御信号Ｓ_ＣＮＴ１’に基づいて第２信号処理回路１２１に伝達する。

【0087】

カウンタ１１６ｂには、制御信号Ｓ_ＣＮＴ１’とクロック信号ＣＬＫ１が供給される。クロック信号ＣＬＫ１は所定の第１クロック周波数を有する矩形波信号である。ゲートドライバ１００（ここではゲートドライバ１００Ｂ）の外部のクロック発生部（不図示）からゲートドライバ１００に対してクロック信号ＣＬＫ１が供給されても良いし、一次側チップ１１０内でクロック信号ＣＬＫ１が生成されても良い。カウンタ１１６ｂは、クロック信号ＣＬＫ１を用い、制御信号Ｓ_ＣＮＴ１’のハイレベル区間の長さをカウントすることでカウント値Ｃ_ＶＡＬ１を生成する。より具体的には、制御信号Ｓ_ＣＮＴ１’のローレベル区間においてカウント値Ｃ_ＶＡＬ１をゼロとし、制御信号Ｓ_ＣＮＴ１’のハイレベル区間においてクロック信号ＣＬＫ１を用い第１クロック周波数の逆数分の時間が経過するたびに（例えばクロック信号ＣＬＫ１のアップエッジ又はダウンエッジが生じるたびに）カウント値Ｃ_ＶＡＬ１に“１”を加算する。

【0088】

比較判定部１１６ｃには、カウンタ１１６ｂからのカウント値Ｃ_ＶＡＬ１と上限判定時間ｔ_{ＴＨ１＿Ｈ}を示す判定時間情報とが与えられ、比較判定部１１６ｃから判定信号Ｓ_Ｄ１が出力される。

【0089】

制御信号Ｓ_ＣＮＴ１’のハイレベル区間において、カウント値Ｃ_ＶＡＬ１と第１クロック周波数の逆数との積が対象時間ｔ_ＴＧ１に相当する。故に、比較判定部１１６ｃは、カウント値Ｃ_ＶＡＬ１に基づく対象時間ｔ_ＴＧ１を上限判定時間ｔ_{ＴＨ１＿Ｈ}と比較し、上限判定時間ｔ_{ＴＨ１＿Ｈ}を超える対象時間ｔ_ＴＧ１が検出されたとき、対象時間ｔ_ＴＧ１が過剰に長い異常（以下、一次側上限異常と称する）が発生したと判定する。対象時間ｔ_ＴＧ１が上限判定時間ｔ_{ＴＨ１＿Ｈ}と一致した時点で一次側上限異常が発生したと判定するようにしても良い。比較判定部１１６ｃは、一次側上限異常が発生したと判定したとき、自身が管理するフラグＦＬＧ１の値に“１”を設定する。

【0090】

判定時間指定部１１５において、上限判定時間ｔ_{ＴＨ１＿Ｈ}はカウント値Ｃ_ＶＡＬ１との対比に適した形態で定められていると良い。即ち例えば、上限判定時間ｔ_{ＴＨ１＿Ｈ}を示す判定時間情報は、上限判定時間ｔ_{ＴＨ１＿Ｈ}を第１クロック周波数の逆数で割って得た商の値Ｃ_ＶＡＬ１＿Ｈ＿ＬＩＭであると良い（図１８参照）。そうすると、カウント値Ｃ_ＶＡＬ１が値Ｃ_ＶＡＬ１＿Ｈ＿ＬＩＭに超えたとき“ｔ_{ＴＨ１＿Ｈ}＜ｔ_ＴＧ１”が検出されることになり、そのとき、一次側上限異常が発生したと判定されてフラグＦＬＧ１に“１”が設定される。制御装置２００が出力又は認識している制御信号Ｓ_ＣＮＴ０のパルス幅（ハイレベルのパルス幅）が上限判定時間ｔ_{ＴＨ１＿Ｈ}より短いにも関わらず、制御信号配線ＷＲ_ＣＮＴの断線及び天絡等により制御入力端子Ｐ_ＣＮＴに加わる制御信号Ｓ_ＣＮＴ１がハイレベルに固定されたときなどにおいて、一次側上限異常の発生が検出される。

【0091】

フラグＦＬＧ１の初期値はゼロであり、フラグＦＬＧ１の値がゼロであるとき判定信号Ｓ_Ｄ１はローレベルに維持される。従って、ゲートドライバ１００（ここではゲートドライバ１００Ｂ）の起動後、正常状態が維持される限り、判定信号Ｓ_Ｄ１はローレベルに維持される（図１８参照）。一旦、フラグＦＬＧ１に“１”が設定されると、所定のリセット条件が成立しない限り、フラグＦＬＧ１の値は“１”に維持され、フラグＦＬＧ１の値が“１”であるときには判定信号Ｓ_Ｄ１はハイレベルに維持される。リセット条件は、例えば、制御装置２００からゲートドライバ１００（ここではゲートドライバ１００Ｂ）に対して所定のリセット信号が供給されることで、或いは、ゲートドライバ１００（ここではゲートドライバ１００Ｂ）が再起動することで成立する。

【0092】

異常判定部１１６により異常（実施例ＥＸ＿Ｂ１において一次側上限異常）が有ると判定されておらず、従って判定信号Ｓ_Ｄ１がローレベルであるとき、ゲートドライバ１００Ｂにおいて正常状態での動作が実行される。即ち、判定信号Ｓ_Ｄ１がローレベルであるとき、第１信号処理回路１１１は、原則通り、パルストランス部１３１を通じ制御信号Ｓ_ＣＮＴ１を絶縁形式で第２信号処理回路１２１に伝達し、第２信号処理回路１２１及びドライバ１２２は、第１信号処理回路１１１から伝達された信号に基づき出力トランジスタＴＲのゲートを駆動する。故に、判定信号Ｓ_Ｄ１がローレベルである区間においては、第２信号処理回路１２１及びドライバ１２２により、制御信号Ｓ_ＣＮＴ１がハイレベルであるとき（従って制御信号Ｓ_ＣＮＴ２がハイレベルであるとき）ゲート信号Ｖｇがハイレベルに制御され、制御信号Ｓ_ＣＮＴ１がローレベルであるとき（従って制御信号Ｓ_ＣＮＴ２がローレベルであるとき）ゲート信号Ｖｇがローレベルに制御される。

【0093】

一方、異常判定部１１６により異常（実施例ＥＸ＿Ｂ１において一次側上限異常）が有ると判定され、従って判定信号Ｓ_Ｄ１がハイレベルであるとき、第１信号処理回路１１１は、パルストランス部１３１及び第２信号処理回路１２１と協働して出力強制オフ処理を実行する。上述したように、出力強制オフ処理は、制御信号Ｓ_ＣＮＴ１に依らず出力トランジスタＴＲのゲート信号レベルをローレベルに維持する（即ち出力トランジスタＴＲをオフ状態にラッチする）処理である。具体的には、判定信号Ｓ_Ｄ１がローレベルからハイレベルに切り替わると、第１信号処理回路１１１は、パルストランス部１３１及び第２信号処理回路１２１と協働して即座に制御信号Ｓ_ＣＮＴ２をローレベルとし、以後、制御信号Ｓ_ＣＮＴ２をローレベルに維持させることで出力トランジスタＴＲをオフ状態に保つ。

【0094】

本実施例によれば、何らかの故障により、出力トランジスタＴＲのゲート信号レベルがシステムＳＹＳで想定される上限の時間（ｔ_{ＴＨ１＿Ｈ}）を超えてハイレベルに維持されるような状況において、上記制御装置２００の制御を待たず即時に力トランジスタＴＲをオフさせることができる。このため、例えば負荷（例えば図３のモータＭＴ）に供給される電流が過大となるといったような不都合の発生を抑制することが可能となり、システムＳＹＳの安全性向上が図られる。

【0095】

＜＜実施例ＥＸ＿Ｂ２＞＞
実施例ＥＸ＿Ｂ２を説明する。実施例ＥＸ＿Ｂ２は実施例ＥＸ＿Ｂ１を基礎とする実施例であり、実施例ＥＸ＿Ｂ２においてもゲートドライバ１００として図１５のゲートドライバ１００Ｂが用いられる。実施例ＥＸ＿Ｂ１における記載事項は、特に記述無き限り且つ矛盾無き限り、実施例ＥＸ＿Ｂ２にも適用されて良い。

【0096】

実施例ＥＸ＿Ｂ２では、上述の二次側下限異常（図１４参照）に対応する異常を一次側回路で検出する。故に、実施例ＥＸ＿Ｂ２では、判定時間指定部１１５により指定される判定時間ｔ_ＴＨ１が下限判定時間ｔ_{ＴＨ１＿Ｌ}とされる或いは下限判定時間ｔ_{ＴＨ１＿Ｌ}を含む（図２１参照）。下限判定時間ｔ_{ＴＨ１＿Ｌ}は、予め不変に定められた固定時間であっても良いし、後述されるよう可変時間であっても良い。但し、下限判定時間ｔ_{ＴＨ１＿Ｌ}は実施例ＥＸ＿Ｂ１で述べた上限判定時間ｔ_{ＴＨ１＿Ｈ}よりも短い。そして、実施例ＥＸ＿Ｂ２に係る異常判定部１１６は、自身が計測した対象時間ｔ_ＴＧ１を下限判定時間ｔ_{ＴＨ１＿Ｌ}と比較することで、対象時間ｔ_ＴＧ１に関わる異常の有無を判定し、その判定結果を示す判定信号Ｓ_Ｄ１を第１信号処理回路１１１に出力する。

【0097】

図２０に示す異常判定部１１６の構成が用いられる場合を考える。図２１は、実施例ＥＸ＿Ｂ２に係る異常判定部１１６の動作に注目したタイミングチャートである。図２０に示す構成自体は図１７のそれと同じであり、比較判定部１１６ｃへの入力情報が図１７及び図２０間で異なる。シュミットバッファ１１６ａ及びカウンタ１１６ｂの動作は上述した通りである。比較判定部１１６ｃには、カウンタ１１６ｂからのカウント値Ｃ_ＶＡＬ１と下限判定時間ｔ_{ＴＨ１＿Ｌ}を示す判定時間情報とが与えられ、比較判定部１１６ｃから判定信号Ｓ_Ｄ１が出力される。

【0098】

制御信号Ｓ_ＣＮＴ１’のハイレベル区間において、カウント値Ｃ_ＶＡＬ１と第１クロック周波数の逆数との積が対象時間ｔ_ＴＧ１に相当する。故に、比較判定部１１６ｃは、カウント値Ｃ_ＶＡＬ１に基づく対象時間ｔ_ＴＧ１を下限判定時間ｔ_{ＴＨ１＿Ｌ}と比較し、下限判定時間ｔ_{ＴＨ１＿Ｌ}を下回る対象時間ｔ_ＴＧ１が検出されたとき、対象時間ｔ_ＴＧ１が過剰に短い異常（以下、一次側下限異常と称する）が発生したと判定する。対象時間ｔ_ＴＧ１が下限判定時間ｔ_{ＴＨ１＿Ｌ}と同じであるときも一次側下限異常が発生したと判定するようにしても良い。比較判定部１１６ｃは、一次側下限異常が発生したと判定したとき、自身が管理するフラグＦＬＧ１の値に“１”を設定する。

【0099】

判定時間指定部１１５において、下限判定時間ｔ_{ＴＨ１＿Ｌ}はカウント値Ｃ_ＶＡＬ１との対比に適した形態で定められていると良い。即ち例えば、下限判定時間ｔ_{ＴＨ１＿Ｌ}を示す判定時間情報は、下限判定時間ｔ_{ＴＨ１＿Ｌ}を第１クロック周波数の逆数で割って得た商の値Ｃ_ＶＡＬ１＿Ｌ＿ＬＩＭであると良い。そうすると（図２１参照）、カウント値Ｃ_ＶＡＬ１が値Ｃ_ＶＡＬ１＿Ｌ＿ＬＩＭに達する前に制御信号Ｓ_ＣＮＴ１’のダウンエッジに応答してカウント値Ｃ_ＶＡＬ１がゼロとなったとき、“ｔ_{ＴＨ１＿Ｌ}＞ｔ_ＴＧ１”が検出されることになり、そのとき、一次側下限異常が発生したと判定されてフラグＦＬＧ１に“１”が設定される。値Ｃ_ＶＡＬ１＿Ｌ＿ＬＩＭは実施例ＥＸ＿Ｂ１で述べた値Ｃ_ＶＡＬ１＿Ｈ＿ＬＩＭ（図１８参照）よりも小さい。制御装置２００が出力又は認識している制御信号Ｓ_ＣＮＴ０のパルス幅（ハイレベルのパルス幅）が下限判定時間ｔ_{ＴＨ１＿Ｌ}より長いにも関わらず、制御信号配線ＷＲ_ＣＮＴの半壊等により一次側下限異常が発生しうる。

【0100】

上述したように、フラグＦＬＧ１の初期値はゼロであり、フラグＦＬＧ１の値がゼロであるとき判定信号Ｓ_Ｄ１はローレベルに維持される。従って、ゲートドライバ１００（ここではゲートドライバ１００Ｂ）の起動後、正常状態が維持される限り、判定信号Ｓ_Ｄ１はローレベルに維持される（図２１参照）。一旦、フラグＦＬＧ１に“１”が設定されると、上記リセット条件が成立しない限り、フラグＦＬＧ１の値は“１”に維持され、フラグＦＬＧ１の値が“１”であるときには判定信号Ｓ_Ｄ１はハイレベルに維持される。

【0101】

判定信号Ｓ_Ｄ１のレベルに応じたゲートドライバ１００Ｂの各回路の動作（特に第１信号処理回路１１１の動作、並びに、その動作に基づく第２信号処理回路１２１及びドライバ１２２の動作）は実施例ＥＸ＿Ｂ１で述べた通りである。

【0102】

本実施例によれば、制御装置２００の制御から外れた状態で出力トランジスタＴＲが駆動され続けることを抑制することができる。結果、負荷が想定外の動作を行うといったことが防止される。

【0103】

＜＜実施例ＥＸ＿Ｂ３＞＞
実施例ＥＸ＿Ｂ３を説明する。実施例ＥＸ＿Ｂ３では実施例ＥＸ＿Ｂ１及びＥＸ＿Ｂ２を組み合わせて実施する。即ち、実施例ＥＸ＿Ｂ３においては、判定時間指定部１１５により指定される判定時間ｔ_ＴＨ１が上限判定時間ｔ_{ＴＨ１＿Ｈ}及び下限判定時間ｔ_{ＴＨ１＿Ｌ}を含む。そして、異常判定部１１６は、対象時間ｔ_ＴＧ１を上限判定時間ｔ_{ＴＨ１＿Ｈ}及び下限判定時間ｔ_{ＴＨ１＿Ｌ}と比較することで対象時間ｔ_ＴＧ１に関わる異常の有無を判定し、その判定結果を示す判定信号Ｓ_Ｄ１を第１信号処理回路１１１に出力する。この際、比較判定部１１６ｃ（図１７及び図２０参照）は、実施例ＥＸ＿Ｂ１で述べた方法を用い、上限判定時間ｔ_{ＴＨ１＿Ｈ}を超える対象時間ｔ_ＴＧ１が検出されたとき一次側上限異常が発生したと判定し、実施例ＥＸ＿Ｂ２で述べた方法を用い、下限判定時間ｔ_{ＴＨ１＿Ｌ}を下回る対象時間ｔ_ＴＧ１が検出されたとき一次側下限異常が発生したと判定する。

【0104】

フラグＦＬＧ１の初期値はゼロであり、フラグＦＬＧ１の値がゼロであるとき判定信号Ｓ_Ｄ１はローレベルに維持される。比較判定部１１６ｃは、一次側上限異常及び一次側下限異常の何れかが発生したと判定したとき、自身が管理するフラグＦＬＧ１の値に“１”を設定する。一旦、フラグＦＬＧ１に“１”が設定されると、上記リセット条件が成立しない限り、フラグＦＬＧ１の値は“１”に維持され、フラグＦＬＧ１の値が“１”であるときには判定信号Ｓ_Ｄ１はハイレベルに維持される。判定信号Ｓ_Ｄ１のレベルに応じたゲートドライバ１００Ｂの各回路の動作（特に第１信号処理回路１１１の動作、並びに、その動作に基づく第２信号処理回路１２１及びドライバ１２２の動作）は実施例ＥＸ＿Ｂ１で述べた通りである。

【0105】

＜＜実施例ＥＸ＿Ｃ１＞＞
実施例ＥＸ＿Ｃ１を説明する。実施例ＥＸ＿Ｃ１並びに後述の実施例ＥＸ＿Ｃ２及びＥＸ＿Ｃ３は、上述の実施例ＥＸ＿Ａ１〜ＥＸ＿Ａ３及びＥＸ＿Ｂ１〜ＥＸ＿Ｂ３の内の任意の実施例と組み合わせて実施される。図２２に示す如く、ゲートドライバ１００には異常通知部１５０が設けられていると良い。図２２において、装置ＡＰ_ＥＸＴは、ゲートドライバ１００の外部に設けられた装置であって、ゲートドライバ１００に接続される外部装置である。

【0106】

異常通知部１５０は、ゲートドライバ１００にて特定の異常が有ると判定されたとき、所定の異常通知を外部装置ＡＰ_ＥＸＴに対して行う。ここで、特定の異常とは、上述の二次側上限異常、二次側下限異常、一次側上限異常及び一次側下限異常の内、任意の何れかの異常を指す。異常通知の形態は任意である。異常通知は、例えば、ゲートドライバ１００に設けられた１以上の外部端子を通じ所定の異常信号を外部装置ＡＰ_ＥＸＴに出力することで実現される。

【0107】

外部装置ＡＰ_ＥＸＴは典型的には制御装置２００と一致するが、一次側回路又は二次側回路に設けられた任意の装置（但しゲートドライバ１００以外）が外部装置ＡＰ_ＥＸＴであっても良い。

【0108】

外部装置ＡＰ_ＥＸＴが一次側回路に設けられる第１ケースにおいて、異常通知部１５０は一次側チップ１１０に配置される。第１ケースにおいて、図８の異常判定部１２６にて二次側上限異常又は二次側下限異常が有ると判定されたときには、その旨がパルストランス部１３１を通じて異常通知部１５０に伝達されることで外部装置ＡＰ_ＥＸＴへの異常通知が実現される。第１ケースにおいて、図１５の異常判定部１１６にて一次側上限異常又は一次側下限異常が有ると判定されたときにあっては、異常通知の実現にあたりパルストランス部１３１の利用は不要である。

【0109】

外部装置ＡＰ_ＥＸＴが二次側回路に設けられる第２ケースにおいて、異常通知部１５０は二次側チップ１２０に配置される。第２ケースにおいて、図１５の異常判定部１１６にて一次側上限異常又は一次側下限異常が有ると判定されたときには、その旨がパルストランス部１３１を通じて異常通知部１５０に伝達されることで外部装置ＡＰ_ＥＸＴへの異常通知が実現される。第２ケースにおいて、図８の異常判定部１２６にて二次側上限異常又は二次側下限異常が有ると判定されたときにあっては、異常通知の実現にあたりパルストランス部１３１の利用は不要である。

【0110】

上述の異常通知部１５０を設けておくことにより、異常発生時に外部装置ＡＰ_ＥＸＴにて必要な措置を講じることが可能となり、これによってシステムＳＹＳの安全性向上が期待される。必要な措置として、例えば、制御信号Ｓ_ＣＮＴ０をローレベルに固定する、ゲートドライバ１００に対する電源電圧ＶＣＣ１及びＶＣＣ２の供給を遮断する、負荷駆動システムＳＹＳ及び外部装置ＡＰ_ＥＸＴが組み込まれた機器（不図示）のユーザに警告通知を行う、ネットワーク網におけるサーバ装置（不図示）に所定信号を送信する、といったことが可能となる。

【0111】

尚、上述の実施例ＥＸ＿Ａ１〜ＥＸ＿Ａ３及びＥＸ＿Ｂ１〜ＥＸ＿Ｂ３においては、所定の出力強制オフ機能が有効とされている。出力強制オフ機能とは、特定の異常が有ると判定された場合において、制御信号Ｓ_ＣＮＴ１に依らず出力トランジスタＴＲのゲート信号レベルをローレベルに制御する機能（即ち、制御信号Ｓ_ＣＮＴ１に依らず出力トランジスタＴＲをオフ状態に維持する機能）を指す。出力強制オフ機能が有効であるとは、上述の出力強制オフ処理の実行が許可されている状態を指し、出力強制オフ機能が無効であるとは、上述の出力強制オフ処理の実行が禁止されている状態を指す、とも言える。特定の異常が有ると判定されたときに異常通知を行う場合にあっては、出力強制オフ機能を無効にしておくこともできる。出力強制オフ機能が無効とされている場合、特定の異常が有ると判定されたとしても判定信号Ｓ_Ｄ２又はＳ_Ｄ１はローレベルに維持され、正常状態と同様に、制御信号Ｓ_ＣＮＴ１に基づく出力トランジスタＴＲのゲートの駆動が行われる。但し、システムＳＹＳの安全性増強のためには出力強制オフ機能を有効にしておくことが好ましい。

【0112】

＜＜実施例ＥＸ＿Ｃ２＞＞
実施例ＥＸ＿Ｃ２を説明する。図２３に示す如く、ゲートドライバ１００の外部から判定時間ｔ_ＴＨを設定するための第１設定用インターフェース１６０（判定時間設定用インターフェース）がゲートドライバ１００に設けられていても良く、これにより判定時間ｔ_ＴＨを可変時間とすることができる。ここで、設定の対象となる判定時間ｔ_ＴＨは、上述の上限判定時間ｔ_{ＴＨ２＿Ｈ}、下限判定時間ｔ_{ＴＨ２＿Ｌ}、上限判定時間ｔ_{ＴＨ１＿Ｈ}及び下限判定時間ｔ_{ＴＨ１＿Ｌ}（図１１、図１４、図１８、図２１参照）の内、任意の１つ、２つ、３つ又は４つの時間を指す。

【0113】

第１設定用インターフェース１６０は第１設定用外部端子１６１を備える。第１設定用外部端子１６１は、ゲートドライバ１００の筐体に設けられた複数の外部端子に含まれる１以上の外部端子から成る。第１設定用外部端子１６１にて受けた第１設定用信号又は第１設定用電圧に基づき判定時間ｔ_ＴＨが設定されて良い。第１設定用信号又は第１設定用電圧は、一次側回路における信号又は電圧であっても良いし、二次側回路における信号又は電圧であっても良い。具体的には例えば、以下の第１又は第２設定方法にて判定時間ｔ_ＴＨが設定されて良い。

【0114】

第１設定方法では、ゲートドライバ１００の外部に設けられた装置（制御装置２００又は外部装置ＡＰ_ＥＸＴであっても良い）から通信により第１設定用信号を第１設定用外部端子１６１にて受ける。この場合、第１設定用信号に基づきインターフェース１６０又は判定時間指定部１２５若しくは１１５にて判定時間ｔ_ＴＨが設定され、判定時間ｔ_ＴＨを示す判定時間情報が判定時間指定部１２５又は１１５を構成する記憶部（レジスタ又は不揮発性メモリ）に格納される。

【0115】

第２設定方法では、第１設定用外部端子１６１がプルアップ又はプルダウン等されることで第１設定用外部端子１６１に対し第１設定用電圧が印加される。この場合、第１設定用電圧に基づきインターフェース１６０又は判定時間指定部１２５若しくは１１５にて判定時間ｔ_ＴＨが設定される。例えば、設定の対象となる判定時間ｔ_ＴＨが上限判定時間ｔ_{ＴＨ２＿Ｈ}である場合において、第１設定用電圧を二次側回路内の単一の外部端子から成る第１設定用外部端子１６１にて受ける場合、第１設定用電圧が所定の二次側閾電圧（例えば電源電圧ＶＣＣ２の半分）より高ければ上限判定時間ｔ_{ＴＨ２＿Ｈ}を所定の第１候補時間に設定し、第１設定用電圧が二次側閾電圧より低ければ上限判定時間ｔ_{ＴＨ２＿Ｈ}を第１候補時間と異なる所定の第２候補時間に設定する。上限判定時間ｔ_{ＴＨ２＿Ｈ}が３つ以上の候補時間の中から選択設定されるようにしても良い。判定時間ｔ_{ＴＨ２＿Ｌ}、ｔ_{ＴＨ１＿Ｈ}及びｔ_{ＴＨ１＿Ｌ}についても同様である。

【0116】

また、図２３に示す如く、ゲートドライバ１００の外部から出力強制オフ機能の有効又は無効を設定するための第２設定用インターフェース１７０（有効／無効設定用インターフェース）がゲートドライバ１００に設けられていても良い。出力強制オフ機能の意義は実施例ＥＸ＿Ｃ１で述べた通りである。信号処理回路１１１及び１２１は出力強制オフ機能の有効又は無効を選択可能に構成されている。

【0117】

第２設定用インターフェース１７０は第２設定用外部端子１７１を備える。第２設定用外部端子１７１は、ゲートドライバ１００の筐体に設けられた複数の外部端子に含まれる１以上の外部端子から成る。第２設定用外部端子１７１にて受けた第２設定用信号又は第２設定用電圧に基づき出力強制オフ機能の有効又は無効が設定されて良い。第２設定用信号又は第２設定用電圧は、一次側回路における信号又は電圧であっても良いし、二次側回路における信号又は電圧であっても良い。具体的には例えば、以下の第３又は第４設定方法にて出力強制オフ機能の有効又は無効が設定されて良い。

【0118】

第３設定方法では、ゲートドライバ１００の外部に設けられた装置（制御装置２００又は外部装置ＡＰ_ＥＸＴであっても良い）から通信により第２設定用信号を第２設定用外部端子１７１にて受ける。この場合、第２設定用信号に基づく設定情報がゲートドライバ内の所定の記憶部（レジスタ又は不揮発性メモリ）に格納され、当該記憶部に格納された設定情報に従って出力強制オフ機能が有効又は無効とされる。

【0119】

第４設定方法では、第２設定用外部端子１７１がプルアップ又はプルダウン等されることで第２設定用外部端子１７１に対し第２設定用電圧が印加される。この場合、第２設定用電圧に基づき出力強制オフ機能の有効又は無効が設定される。例えば、第２設定用電圧を二次側回路内の単一の外部端子から成る第２設定用外部端子１７１にて受ける場合、第２設定用電圧が所定の二次側閾電圧（例えば電源電圧ＶＣＣ２の半分）より高ければ出力強制オフ機能を無効とし、第２設定用電圧が二次側閾電圧より低ければ出力強制オフ機能を有効とする。

【0120】

＜＜実施例ＥＸ＿Ｃ３＞＞
実施例ＥＸ＿Ｃ３を説明する。図２４には、実施例ＥＸ＿Ｃ３に係るゲートドライバ１００であるゲートドライバ１００Ｃが、その周辺回路と共に示されている。図２４に示す如く、異常対応部を二次側チップ１２０及び一次側チップ１１０の双方に設けるようにしても良い。即ち、ゲートドライバ１００Ｃでは、判定時間指定部１２５及び異常判定部１２６から成る二次側異常対応部が二次側チップ１２０に設けられ、且つ、判定時間指定部１１５及び異常判定部１１６から成る一次側異常対応部が一次側チップ１１０に設けられる。判定時間指定部１２５及び異常判定部１２６の動作を含む、二次側チップ１２０内の各回路の動作は実施例ＥＸ＿Ａ１〜ＥＸ＿Ａ３の何れかに示した通りである。判定時間指定部１１５及び異常判定部１１６の動作を含む、一次側チップ１１０内の各回路の動作は実施例ＥＸ＿Ｂ１〜ＥＸ＿Ｂ３の何れかに示した通りである。

【0121】

＜＜実施例ＥＸ＿Ｄ＞＞
実施例ＥＸ＿Ｄ１を説明する。実施例ＥＸ＿Ｄ１に記載の事項は、上述の任意の実施例に適用可能である。

【0122】

本実施形態に係る負荷駆動システムＳＹＳを任意の機器に搭載することができ、例えば車両に搭載することができる。車両として路面上を走行可能な自動車等が想定されるが、車両の種類は任意である。負荷駆動システムＳＹＳが自動車等の車両に搭載される場合、制御装置２００は車両の走行制御を行うＥＣＵ（Electronic Control Unit）を含んでいて良く、出力トランジスタＴＲに接続される負荷は車両を走行させるためのモータであっても良い。車載用途においては安全性が重要視されため、本発明の安全性向上に関わる技術は有望である。特に二次側上限異常又は一次側上限異常の検出時に（図１１又は図１８参照）、制御装置２００からの制御を待たずに出力トランジスタＴＲを強制オフすることにより、車両の暴走等を未然に防ぐことが可能となる。

【0123】

車両を走行させるためのモータは出力トランジスタの直列回路から成るハーフブリッジ回路又は４つの出力トランジスタから成るフルブリッジ回路で駆動されて良い。各々の出トランジスタは対応するゲートドライバ１００にてゲート駆動されて良い。ハイブリッド型の車両などにおけるブレーキ動作では、モータを発電機とした回生電流が１以上の出力トランジスタに流れるが、この際、回生電流が流れるべき１以上の出力トランジスタが上述の上限判定時間ｔ_{ＴＨ２＿Ｈ}及びｔ_{ＴＨ１＿Ｈ}を超えて継続的にオン状態とされることも多い。故に、このようなブレーキ動作時においては上述の出力強制オフ機能を無効にしておくと良い。また、ブレーキ動作時においては、外部装置ＡＰ_ＥＸＴにて（図２２）上述の異常通知を正常な回生対応通知として受け取ることで、出力トランジスタが回生のために正しく制御されていることを認識することができ、フィードバック信号Ｓ_ＦＢと合わせて確認することで安全性を更に高めることが可能となる。

【0124】

出力トランジスタＴＲをＮチャネル型のＦＥＴ（電界効果トランジスタ）にて構成しても良い。この場合、出力トランジスタＴＲをＮチャネル型のＩＧＢＴにて構成することを前提とした上述の各説明において、出力トランジスタＴＲについてのコレクタ、エミッタを、夫々、ドレイン、ソースに読み替えれば良い。また、出力トランジスタＴＲとしてＰチャネル型のＩＧＢＴ又はＦＥＴを用いることも可能であり、この場合、上述の主旨を行わない形で出力トランジスタＴＲの周辺回路に必要な変形が施される。出力トランジスタＴＲとして用いられうるＦＥＴの種類は任意であるが、例えば、ＭＯＳＦＥＴが好適である。ＦＥＴ又はＩＧＢＴとして構成されたトランジスタは、第１電極、第２電極及び制御電極を有する。ＦＥＴにおいて、第１及び第２電極の内の一方がドレインで他方がソースであり且つ制御電極がゲートであり、ゲート−ソース間電圧に応じＦＥＴがオン又はオフする。ＩＧＢＴにおいて、第１及び第２電極の内の一方がコレクタで他方がエミッタであり且つ制御電極がゲートであり、ゲート−エミッタ間電圧に応じＩＧＢＴがオン又はオフする。

【0125】

出力トランジスタＴＲのチャネル型の変更にも関係するが、任意の信号又は電圧に関し、上述の主旨を損なわない形で、それらのハイレベルとローレベルの関係は上述したものの逆とされ得る。

【0126】

＜＜本発明の考察＞＞
上述の実施形態にて具体化された本発明について考察する。

【0127】

本発明の一側面に係るゲートドライバ装置は、 出力トランジスタ（ＴＲ）のゲートを駆動するゲートドライバ装置（１００、１００Ａ、１００Ｂ又は１００Ｃ）であって、出力トランジスタのゲートを駆動するゲートドライバ装置において、オン対応レベル又はオフ対応レベルの信号レベルを持つ制御信号（Ｓ_ＣＮＴ０）の入力を受けるべき制御入力端子（Ｐ_ＣＮＴ）と、前記制御入力端子に接続され、前記制御入力端子に加わる入力制御信号（Ｓ_ＣＮＴ１）に基づいて、前記出力トランジスタのゲート信号レベルを前記出力トランジスタをオン状態とするためのオン制御レベル又は前記出力トランジスタをオフ状態とするためのオフ制御レベルに制御する主回路（１１１、１３１、１２１及び１２２）と、判定時間（ｔ_{ＴＨ２＿Ｈ}、ｔ_{ＴＨ２＿Ｌ}、ｔ_{ＴＨ１＿Ｈ}又はｔ_{ＴＨ１＿Ｌ}）を指定する判定時間指定部（１２５又は１１５）と、前記出力トランジスタのゲート信号レベルが継続して前記オン制御レベルに維持される時間（ｔ_ＴＧ２）又は前記入力制御信号が継続して前記オン対応レベルに維持される時間（ｔ_ＴＧ１）を対象時間として計測し、前記判定時間と前記対象時間との比較結果に基づき、前記対象時間に関わる異常の有無を判定する異常判定部（１２６又は１１６）と、を備える。

【0128】

そして、上記のゲートドライバ装置において、前記主回路は、前記異常が有ると判定されていない場合において、前記入力制御信号が前記オン対応レベル、前記オフ対応レベルを有するとき、前記出力トランジスタのゲート信号レベルを、夫々、前記オン制御レベル、前記オフ制御レベルに制御し、前記異常が有ると判定された場合、前記入力制御信号に依らず前記出力トランジスタのゲート信号レベルを前記オフ制御レベルに制御することを特徴とする。これに加えて又はこれに代えて、前記異常が有ると判定された場合、当該ゲートドライバ装置に接続された外部装置に対して所定の異常通知を行う異常通知部（１５０）をゲートドライバ装置に設けたことを特徴とする。

【0129】

上述の実施形態では、ハイレベルがオン対応レベルに相当し且つローレベルがオフ対応レベルに相当するが、ローレベルがオン対応レベルに相当し且つハイレベルがオフ対応レベルに相当するように変形することも可能である。同様に、上述の実施形態では、ハイレベルがオン制御レベルに相当し且つローレベルがオフ制御レベルに相当するが、ローレベルがオン制御レベルに相当し且つハイレベルがオフ制御レベルに相当するように変形することも可能である（この変形を行う際には、出力トランジスタのチャネル型をＰチャネル型とすれば良い）。

【0130】

主回路は、図１等に示される構成例においては、第１信号処理回路１１１、パルストランス部１３１、第２信号処理回路１２１及びドライバ１２２を含んで構成される。図１等に示される構成例において、主回路は互いに絶縁された２つの回路（一次側回路及び二次側回路）に亘って形成されている。本発明において、これは必須ではないが、互いに絶縁された２つの回路に亘って主回路を形成する場合には、以下のような構成を採用できる。

【0131】

即ち、上記のゲートドライバ装置において、例えば、前記主回路は、互いに絶縁された第１回路（１１１）及び第２回路（１２１及び１２２）を有し、前記第１回路は、前記制御入力端子に接続され、前記入力制御信号に応じた信号を絶縁形式で前記第２回路に伝達し、前記第２回路は、前記第１回路から伝達された信号に基づき、前記出力トランジスタのゲートに接続される出力端子を通じ前記出力トランジスタのゲートとの間で電流を入出力することにより、前記出力トランジスタのゲート信号レベルを前記オン制御レベル又は前記オフ制御レベルに制御すると良い。

【0132】

本発明の実施形態は、特許請求の範囲に示された技術的思想の範囲内において、適宜、種々の変更が可能である。以上の実施形態は、あくまでも、本発明の実施形態の例であって、本発明ないし各構成要件の用語の意義は、以上の実施形態に記載されたものに制限されるものではない。上述の説明文中に示した具体的な数値は、単なる例示であって、当然の如く、それらを様々な数値に変更することができる。

【符号の説明】

【0133】

ＳＹＳ 負荷駆動システム
ＴＲ 出力トランジスタ
１００、１００Ａ、１００Ｂ、１００Ｃ ゲートドライバ
２００ 制御装置
１１０ 一次側チップ
１２０ 二次側チップ
１３０ トランスチップ
１１１ 第１信号処理回路
１２１ 第２信号処理回路
１２２ ドライバ
１３１ パルストランス部
１２５、１１５ 判定時間指定部
１２６、１１６ 異常判定部
１５０ 異常通知部
１６０ 第１設定用インターフェース（判定時間設定用インターフェース）
１７０ 第２設定用インターフェース（有効／無効設定用インターフェース）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】