【図1】処理システムのブロック図である。

【図2A】コンピューティング・システム及びグラフィックス・プロセッサを示す。

【図2B】コンピューティング・システム及びグラフィックス・プロセッサを示す。

【図2C】コンピューティング・システム及びグラフィックス・プロセッサを示す。

【図2D】コンピューティング・システム及びグラフィックス・プロセッサを示す。

【図3A】追加的なグラフィックス・プロセッサ及び計算アクセラレータ・アーキテクチャのブロック図を示す。

【図3B】追加的なグラフィックス・プロセッサ及び計算アクセラレータ・アーキテクチャのブロック図を示す。

【図3C】追加的なグラフィックス・プロセッサ及び計算アクセラレータ・アーキテクチャのブロック図を示す。

【図4】グラフィックス・プロセッサのグラフィックス処理エンジンのブロック図である。

【図5A】グラフィックス・プロセッサ・コアで使用される処理要素のアレイを含むスレッド実行ロジックを示す。

【図5B】グラフィックス・プロセッサ・コアで使用される処理要素のアレイを含むスレッド実行ロジックを示す。

【図6】追加的な実行ユニットを示す。

【図7】グラフィックス・プロセッサ命令フォーマットを示すブロック図である。

【図8】追加的なグラフィックス・アーキテクチャのブロック図である。

【図9A】グラフィックス・プロセッサ・コマンド・フォーマット及びコマンド・シーケンスを示す。

【図9B】グラフィックス・プロセッサ・コマンド・フォーマット及びコマンド・シーケンスを示す。

【図10】データ処理システムのための例示的なグラフィックス・ソフトウェア・アーキテクチャを示す。

【図11A】ＩＰコア開発システムを示すブロック図である。

【図11B】集積回路パッケージ・アセンブリの側断面図を示す。

【図11C】基板（例えば、ベース・ダイ）に接続されたハードウェア論理チップレットの複数のユニットを含むパッケージ・アセンブリを示す。

【図11D】交換可能なチップレットを含むパッケージ・アセンブリを示す。

【図12】チップ集積回路における例示的なシステムを示すブロック図である。

【図13A】ＳｏＣ内で使用するための例示的なグラフィックス・プロセッサを示すブロック図である。

【図13B】ＳｏＣ内で使用するための例示的なグラフィックス・プロセッサを示すブロック図である。

【図14】実施形態による機械学習ソフトウェア・スタックを示す。

【図15A】例示的な深層ニューラル・ネットワークの層を示す。

【図15B】例示的な深層ニューラル・ネットワークの層を示す。

【図16】例示的なリカレント・ニューラル・ネットワークを示す。

【図17】深層ニューラル・ネットワークの訓練及び配備を示す。

【図18】分散学習を示すブロック図である。

【図19】本開示の実装による適応スーパーサンプリングのための深層学習ベースのサンプル選択を促進することが可能なコンピューティング・システム例のブロック図である。

【図20A】本開示の実装によるレンダリングされたシーンの一部であるピクセルのタイル例を示す。

【図20B】本開示の実装によるレンダリングされたシーンの一部であるピクセルのタイル例を示す。

【図21】本開示の実装によるＡＩネットワークの訓練を目的とする複数のタイルのスーパーサンプリングを示すテーブルを示す。

【図22】本開示の実装による、画像タイルの適応スーパーサンプリングのサンプルを選択するための訓練用のモデル例を示す。

【図23】適応スーパーサンプリングの深層学習ベースのサンプル選択のためのモデル訓練方法の実施形態を示すフロー図である。

【図24】適応スーパーサンプリングの深層学習ベースのサンプル選択のためのモデル推論方法の実施形態を示すフロー図である。