特開 2021-197481 ＴＶＳダイオードおよびＴＶＳダイオードの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】公開特許公報(A)

(11)【公開番号】特開2021-197481(P2021-197481A)

(43)【公開日】2021年12月27日

(54)【発明の名称】ＴＶＳダイオードおよびＴＶＳダイオードの製造方法

(51)【国際特許分類】

   H01L 21/329 20060101AFI20211129BHJP

   H01L 29/866 20060101ALI20211129BHJP

   H01L 29/861 20060101ALI20211129BHJP

   H01L 29/868 20060101ALI20211129BHJP

【ＦＩ】

   H01L29/90 S

   H01L29/91 C

【審査請求】未請求

【請求項の数】21

【出願形態】ＯＬ

【全頁数】36

(21)【出願番号】特願2020-103961(P2020-103961)

(22)【出願日】2020年6月16日

(71)【出願人】

【識別番号】000116024

【氏名又は名称】ローム株式会社

(74)【代理人】

【識別番号】110002310

【氏名又は名称】特許業務法人あい特許事務所

(72)【発明者】

【氏名】荒川 貴博

(57)【要約】

【課題】新規な構成のＴＶＳダイオードを提供する。
【解決手段】ＴＶＳダイオード１は、ｎ型半導体層６と、ｎ型半導体層６上に形成されたｐ型半導体層１０と、ｐ型半導体層１０の表層部に形成されたｎ型のダイオード領域４１と、ダイオード領域４１と間隔を空けてｐ型半導体層１０の表面とｎ型半導体層６との間の領域に形成されたｎ型のコンタクト領域３１，３３Ａ．３３Ｂと、ｐ型半導体層１０の表面上に形成された表面絶縁膜５０と、コンタクト領域３１，３３Ａ．３３Ｂに電気的に接続されるように、表面絶縁膜５０上に配置された第１電極６１，２１と、ダイオード領域４１に電気的に接続されるように、表面絶縁膜５０上に配置された第２電極６２，２２とを含む。
【選択図】図４

【特許請求の範囲】

【請求項1】

ｎ型半導体層と、
前記ｎ型半導体層上に形成されたｐ型半導体層と、
前記ｐ型半導体層の表層部に形成されたｎ型のダイオード領域と、
前記ダイオード領域と間隔を空けて前記ｐ型半導体層の表面と前記ｎ型半導体層との間の領域に形成されたｎ型のコンタクト領域と、
前記ｐ型半導体層の表面上に形成された表面絶縁膜と、
前記コンタクト領域に電気的に接続されるように、前記表面絶縁膜上に配置された第１電極と、
前記ダイオード領域に電気的に接続されるように、前記表面絶縁膜上に配置された第２電極とを含む、ＴＶＳダイオード。

【請求項2】

前記ダイオード領域と前記ｐ型半導体層とによって第１ダイオードが形成され、前記ｐ型半導体層と前記ｎ型半導体層とによって、前記ｐ型半導体層を介して前記第１ダイオードに逆直列接続された第２ダイオードが形成されている、請求項１に記載のＴＶＳダイオード。

【請求項3】

前記ｎ型半導体層は、ｎ型半導体基板と、前記ｎ型半導体基板上に形成されたｎ型層からなる、請求項１または２に記載のＴＶＳダイオード。

【請求項4】

前記ｎ型半導体層のｎ型不純物がヒ素またはリンである、請求項３に記載のＴＶＳダイオード。

【請求項5】

前記ｎ型ダイオード領域および前記ｎ型コンタクト領域のｎ型不純物がリンまたはヒ素である、請求項１〜４のいずれか一項に記載のＴＶＳダイオード。

【請求項6】

前記ｎ型ダイオード領域および前記ｎ型コンタクト領域のｎ型不純物濃度が、１．０×１０^１９ｃｍ^−３〜１．０×１０^２１ｃｍ^−３である、請求項５に記載のＴＶＳダイオード。

【請求項7】

前記ｐ型半導体層のｐ型不純物がボロンである、請求項１〜６のいずれか一項に記載のＴＶＳダイオード。

【請求項8】

前記ｐ型半導体層のｐ型不純物濃度が、３．０×１０^１５ｃｍ^−３〜３．０×１０^１７ｃｍ^−３である、請求項７に記載のＴＶＳダイオード。

【請求項9】

ｎ型半導体層と、
前記ｎ型半導体層上に形成されかつ電気的に分離された第１ｐ型領域および第２ｐ型領域を有するｐ型半導体層と、
前記第１ｐ型領域の表層部に形成されたｎ型の第１方向用ダイオード領域と、
前記第２ｐ型領域の表層部に形成されたｎ型の第２方向用ダイオード領域と、
前記第１方向用ダイオード領域から間隔を空けて前記第１ｐ型領域の表面と前記ｎ型半導体層との間の領域に形成されたｎ型のコンタクト領域と、
前記ｐ型半導体層の表面上に形成された表面絶縁膜と、
前記コンタクト領域および前記第２ｐ型領域に電気的に接続されるように、前記表面絶縁膜上に配置された第１電極と、
前記第１方向用ダイオード領域および前記第２方向用ダイオード領域に電気的に接続されるように、前記表面絶縁膜上に配置された第２電極とを含む、ＴＶＳダイオード。

【請求項10】

前記第１方向用ダイオード領域と前記第１ｐ型領域とによって第１ダイオードが形成され、前記第１ｐ型領域と前記ｎ型半導体層とによって、前記第１ｐ型領域を介して前記第１ダイオードに逆直列接続された第２ダイオードが形成され、
前記第１ダイオードと前記第２ダイオードとによって第１方向用ダイオードが形成され、
前記第２方向用ダイオード領域と前記第２ｐ型領域とによって第２方向用ダイオードが形成されている、請求項９に記載のＴＶＳダイオード。

【請求項11】

前記第１ｐ型領域および前記第２ｐ型領域は、ｎ型の領域分離層によって電気的に分離されており、
前記コンタクト領域が、前記領域分離層の少なくとも一部によって形成されている、請求項９または１０に記載のＴＶＳダイオード。

【請求項12】

前記ｎ型半導体層は、ｎ型半導体基板と、前記ｎ型半導体基板上に形成されたｎ型層とからなる、請求項９〜１１のいずれか一項に記載のＴＶＳダイオード。

【請求項13】

前記ｎ型半導体基板のｎ型不純物がヒ素またはリンである、請求項１２に記載のＴＶＳダイオード。

【請求項14】

前記第１ダイオード領域、前記第２ダイオード領域および前記コンタクト領域のｎ型不純物がリンまたはヒ素である、請求項９〜１３のいずれか一項に記載のＴＶＳダイオード。

【請求項15】

前記第１ダイオード領域、前記第２ダイオード領域および前記コンタクト領域のｎ型不純物濃度が、１．０×１０^１９ｃｍ^−３〜１．０×１０^２１ｃｍ^−３である、請求項１４に記載のＴＶＳダイオード。

【請求項16】

前記ｐ型半導体層のｐ型不純物がボロンである、請求項９〜１５のいずれか一項に記載のＴＶＳダイオード。

【請求項17】

前記ｐ型半導体層のｐ型不純物濃度が、３．０×１０^１５ｃｍ^−３〜３．０×１０^１７ｃｍ^−３である、請求項１６に記載のＴＶＳダイオード。

【請求項18】

ｎ型半導体層とその上に形成されたｐ型半導体層とを有する基体を作成する工程と、
前記ｐ型半導体層の表面および前記ｎ型ｎ型半導体層の間の領域に、ｎ型のコンタクト領域を形成する工程と、
前記コンタクト領域と間隔を空けて、前記ｐ型半導体層の表層部に、ｎ型のダイオード領域を形成する工程と、
前記基体の表面上に表面絶縁膜を形成する工程と、
前記表面絶縁膜に、前記コンタクト領域の少なくとも一部を露出させる第１コンタクト孔および前記ダイオード領域の少なくとも一部を露出させる第２コンタクト孔を形成する工程と、
前記表面絶縁膜上に電極膜を形成する電極膜形成工程と、
前記電極膜を選択的にエッチングすることによって、前記第１コンタクト孔を介して前記コンタクト領域に電気的に接続される第１電極膜と、前記第２コンタクト孔を介して前記ダイオード領域に電気的に接続される第２電極膜とを形成する工程とを含む、ＴＶＳダイオードの製造方法。

【請求項19】

前記ダイオード領域と前記ｐ型半導体層とによって、カソードが前記第２電極膜に電気的に接続された第１ダイオードが形成され、前記ｐ型半導体層と前記ｎ型半導体層とによって、前記ｐ型半導体層を介して前記第１ダイオードに逆直列接続され、カソードが前記コンタクト領域を介して前記第１電極膜に電気的に接続された第２ダイオードが形成されてる、請求項１８に記載のＴＶＳダイオードの製造方法。

【請求項20】

ｎ型半導体層とその上に形成されたｐ型半導体層とを有する基体を作成する工程と、
前記基体に、前記ｐ型半導体層を第１ｐ型領域と第２ｐ型領域とに電気的に分離し、前記第１ｐ型領域を取り囲む第１部分および前記２ｐ型領域を取り囲む第２部分を有するｎ型の領域分離層を形成する工程と、
前記第１ｐ型領域内に、前記領域分離層から間隔をおいてｎ型の第１ダイオード領域を形成すると同時に、前記第２ｐ型領域内に、前記領域分離層から間隔をおいてｎ型の第２ダイオード領域を形成する工程と、
前記基体の表面上に表面絶縁膜を形成する工程と、
前記表面絶縁膜に、前記第１部分の少なくとも一部を露出させる第１コンタクト孔、前記第１ダイオード領域の少なくとも一部を露出させる第２コンタクト孔および前記第２ダイオード領域の少なくとも一部を露出させる第３コンタクト孔を形成する工程と、
前記表面絶縁膜上に電極膜を形成する電極膜形成工程と、
前記電極膜を選択的にエッチングすることによって、前記第１コンタクト孔を介して前記第１部分に電気的に接続される第１電極膜と、前記第２コンタクト孔を介して前記第１ダイオード領域に電気的に接続されるとともに前記第３コンタクト孔を介して前記第２ダイオード領域に電気的に接続される第２電極膜とを形成する工程とを含む、ＴＶＳダイオードの製造方法。

【請求項21】

前記第１方向用ダイオード領域と前記第１ｐ型領域とによって、カソードが前記第２電極膜に電気的に接続された第１ダイオードが形成され、
前記第１ｐ型領域と前記ｎ型半導体層とによって、前記第１ｐ型領域を介して前記第１ダイオードに逆直列接続され、カソードが前記第１部分を介して前記第１電極膜に電気的に接続された第２ダイオードが形成され、
前記第１ダイオードと前記第２ダイオードとによって第１方向用ダイオードが形成され、
前記第２方向用ダイオード領域と前記第２ｐ型領域とによって、アノードが前記第２部分を介して前記第１電極膜に電気的に接続され、カソードが前記第２電極膜に電気的に接続された第２方向用ダイオードが形成される、請求項２０に記載のＴＶＳダイオードの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＴＶＳダイオードおよびＴＶＳダイオードの製造方法に関する。

【背景技術】

【0002】

過渡電圧、ＥＳＤ(Electrostatic Discharge)、ノイズ等を吸収する素子としてＴＶＳ（Transient Voltage Suppressor：過渡電圧抑制）ダイオードが知られている。ＴＶＳダイオードは、ＥＳＤ保護用ダイオードともよばれる。ＴＶＳダイオードは、一般的には、一対のダイオードが逆直列に接続されたものが採用される（特許文献１参照）。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】米国特許第６，０１５，９９９号明細書

【発明の概要】

【発明が解決しようとする課題】

【0004】

本発明の目的は、新規な構成のＴＶＳダイオードおよびその製造方法を提供することである。

【課題を解決するための手段】

【0005】

本発明の一実施形態は、ｎ型半導体層と、前記ｎ型半導体層上に形成されたｐ型半導体層と、前記ｐ型半導体層の表層部に形成されたｎ型のダイオード領域と、前記ダイオード領域と間隔を空けて前記ｐ型半導体層の表面と前記ｎ型半導体層との間の領域に形成されたｎ型のコンタクト領域と、前記ｐ型半導体層の表面上に形成された表面絶縁膜と、前記コンタクト領域に電気的に接続されるように、前記表面絶縁膜上に配置された第１電極と、前記ダイオード領域に電気的に接続されるように、前記表面絶縁膜上に配置された第２電極とを含む、ＴＶＳダイオードを提供する。

【0006】

この構成で、新規な構成のＴＶＳダイオードが得られる。
本発明の一実施形態では、前記ダイオード領域と前記ｐ型半導体層とによって第１ダイオードが形成され、前記ｐ型半導体層と前記ｎ型半導体層とによって、前記ｐ型半導体層を介して前記第１ダイオードに逆直列接続された第２ダイオードが形成されている。
本発明の一実施形態では、前記ｎ型半導体層は、ｎ型半導体基板と、前記ｎ型半導体基板上に形成されたｎ型層からなる。

【0007】

本発明の一実施形態では、前記ｎ型半導体層のｎ型不純物がヒ素またはリンである。
本発明の一実施形態では、前記ｎ型ダイオード領域および前記ｎ型コンタクト領域のｎ型不純物がリンまたはヒ素である。
本発明の一実施形態では、前記ｎ型ダイオード領域および前記ｎ型コンタクト領域のｎ型不純物濃度が、１．０×１０^１９ｃｍ^−３〜１．０×１０^２１ｃｍ^−３である。

【0008】

本発明の一実施形態では、前記ｐ型半導体層のｐ型不純物がボロンである。
本発明の一実施形態では、前記ｐ型半導体層のｐ型不純物濃度が、３．０×１０^１５ｃｍ^−３〜３．０×１０^１７ｃｍ^−３である。
本発明の一実施形態は、ｎ型半導体層と、前記ｎ型半導体層上に形成されかつ電気的に分離された第１ｐ型領域および第２ｐ型領域を有するｐ型半導体層と、前記第１ｐ型領域の表層部に形成されたｎ型の第１方向用ダイオード領域と、前記第２ｐ型領域の表層部に形成されたｎ型の第２方向用ダイオード領域と、前記第１方向用ダイオード領域から間隔を空けて前記第１ｐ型領域の表面と前記ｎ型半導体層との間の領域に形成されたｎ型のコンタクト領域と、前記ｐ型半導体層の表面上に形成された表面絶縁膜と、前記コンタクト領域および前記第２ｐ型領域に電気的に接続されるように、前記表面絶縁膜上に配置された第１電極と、前記第１方向用ダイオード領域および前記第２方向用ダイオード領域に電気的に接続されるように、前記表面絶縁膜上に配置された第２電極とを含む、ＴＶＳダイオードを提供する。

【0009】

この構成で、新規な構成のＴＶＳダイオードが得られる。
本発明の一実施形態では、前記第１方向用ダイオード領域と前記第１ｐ型領域とによって第１ダイオードが形成され、前記第１ｐ型領域と前記ｎ型半導体層とによって、前記第１ｐ型領域を介して前記第１ダイオードに逆直列接続された第２ダイオードが形成され、前記第１ダイオードと前記第２ダイオードとによって第１方向用ダイオードが形成され、前記第２方向用ダイオード領域と前記第２ｐ型領域とによって第２方向用ダイオードが形成されている。

【0010】

本発明の一実施形態では、前記第１ｐ型領域および前記第２ｐ型領域は、ｎ型の領域分離層によって電気的に分離されており、前記コンタクト領域が、前記領域分離層の少なくとも一部によって形成されている。
本発明の一実施形態では、前記ｎ型半導体層は、ｎ型半導体基板と、前記ｎ型半導体基板上に形成されたｎ型層とからなる。

【0011】

本発明の一実施形態では、前記ｎ型半導体基板のｎ型不純物がヒ素またはリンである。
本発明の一実施形態では、前記第１ダイオード領域、前記第２ダイオード領域および前記コンタクト領域のｎ型不純物がリンまたはヒ素である。
本発明の一実施形態では、前記第１ダイオード領域、前記第２ダイオード領域および前記コンタクト領域のｎ型不純物濃度が、１．０×１０^１９ｃｍ^−３〜１．０×１０^２１ｃｍ^−３である。

【0012】

本発明の一実施形態では、前記ｐ型半導体層のｐ型不純物がボロンである。
本発明の一実施形態では、前記ｐ型半導体層のｐ型不純物濃度が、３．０×１０^１５ｃｍ^−３〜３．０×１０^１７ｃｍ^−３である。
本発明の一実施形態は、ｎ型半導体層とその上に形成されたｐ型半導体層とを有する基体を作成する工程と、前記ｐ型半導体層の表面および前記ｎ型ｎ型半導体層の間の領域に、ｎ型のコンタクト領域を形成する工程と、前記コンタクト領域と間隔を空けて、前記ｐ型半導体層の表層部に、ｎ型のダイオード領域を形成する工程と、前記基体の表面上に表面絶縁膜を形成する工程と、前記表面絶縁膜に、前記コンタクト領域の少なくとも一部を露出させる第１コンタクト孔および前記ダイオード領域の少なくとも一部を露出させる第２コンタクト孔を形成する工程と、前記表面絶縁膜上に電極膜を形成する電極膜形成工程と、前記電極膜を選択的にエッチングすることによって、前記第１コンタクト孔を介して前記コンタクト領域に電気的に接続される第１電極膜と、前記第２コンタクト孔を介して前記ダイオード領域に電気的に接続される第２電極膜とを形成する工程とを含む、ＴＶＳダイオードの製造方法を提供する。

【0013】

本発明の一実施形態では、前記ダイオード領域と前記ｐ型半導体層とによって、カソードが前記第２電極膜に電気的に接続された第１ダイオードが形成され、前記ｐ型半導体層と前記ｎ型半導体層とによって、前記ｐ型半導体層を介して前記第１ダイオードに逆直列接続され、カソードが前記コンタクト領域を介して前記第１電極膜に電気的に接続された第２ダイオードが形成される。

【0014】

本発明の一実施形態は、ｎ型半導体層とその上に形成されたｐ型半導体層とを有する基体を作成する工程と、前記基体に、前記ｐ型半導体層を第１ｐ型領域と第２ｐ型領域とに電気的に分離し、前記第１ｐ型領域を取り囲む第１部分および前記２ｐ型領域を取り囲む第２部分を有するｎ型の領域分離層を形成する工程と、前記第１ｐ型領域内に、前記領域分離層から間隔をおいてｎ型の第１ダイオード領域を形成すると同時に、前記第２ｐ型領域内に、前記領域分離層から間隔をおいてｎ型の第２ダイオード領域を形成する工程と、前記基体の表面上に表面絶縁膜を形成する工程と、前記表面絶縁膜に、前記第１部分の少なくとも一部を露出させる第１コンタクト孔、前記第１ダイオード領域の少なくとも一部を露出させる第２コンタクト孔および前記第２ダイオード領域の少なくとも一部を露出させる第３コンタクト孔を形成する工程と、前記表面絶縁膜上に電極膜を形成する電極膜形成工程と、前記電極膜を選択的にエッチングすることによって、前記第１コンタクト孔を介して前記第１部分に電気的に接続される第１電極膜と、前記第２コンタクト孔を介して前記第１ダイオード領域に電気的に接続されるとともに前記第３コンタクト孔を介して前記第２ダイオード領域に電気的に接続される第２電極膜とを形成する工程とを含む、ＴＶＳダイオードの製造方法を提供する。

【0015】

本発明の一実施形態では、前記第１方向用ダイオード領域と前記第１ｐ型領域とによって、カソードが前記第２電極膜に電気的に接続された第１ダイオードが形成され、前記第１ｐ型領域と前記ｎ型半導体層とによって、前記第１ｐ型領域を介して前記第１ダイオードに逆直列接続され、カソードが前記第１部分を介して前記第１電極膜に電気的に接続された第２ダイオードが形成され、前記第１ダイオードと前記第２ダイオードとによって第１方向用ダイオードが形成され、前記第２方向用ダイオード領域と前記第２ｐ型領域とによって、アノードが前記第２部分を介して前記第１電極膜に電気的に接続され、カソードが前記第２電極膜に電気的に接続された第２方向用ダイオードが形成される。

【図面の簡単な説明】

【0016】

【図1】図１は、本発明の第１実施形態に係るＴＶＳダイオードの模式的な斜視図である。

【図2】図２は、図１のＴＶＳダイオードの平面図である。

【図3】図３は、図２のIII−III線に沿う図解的な断面図である。

【図4】図４は、図２のIV−IV線に沿う図解的な断面図である。

【図5】図５は、図２のV−V線に沿う図解的な断面図である。

【図6】図６は、図４のVI−VI線に沿う方向から見た平面図ある。

【図7】図７は、図４のVII−VII線に沿うに沿う方向から見た平面図である。

【図8】図８は、図４のVIII−VIII線に沿う方向から見た平面図である。

【図9】図９は、図５の断面図のより具体的な形状を示す断面図である。

【図10】図１０は、ダイオード領域およびその直下の領域の濃度プロファイルを説明するためのグラフである。

【図11A】図１１Ａは、図１〜図９に示されるＴＶＳダイオードの製造工程の一部を示す図である。

【図11B】図１１Ｂは、図１１Ａの次の工程を示す図である。

【図11C】図１１Ｃは、図１１Ｂの次の工程を示す図である。

【図11D】図１１Ｄは、図１１Ｃの次の工程を示す図である。

【図11E】図１１Ｅは、図１１Ｄの次の工程を示す図である。

【図11F】図１１Ｆは、図１１Ｅの次の工程を示す図である。

【図11G】図１１Ｇは、図１１Ｆの次の工程を示す図である。

【図11H】図１１Ｈは、図１１Ｇの次の工程を示す図である。

【図11I】図１１Ｉは、図１１Ｈの次の工程を示す図である。

【図11J】図１１Ｊは、図１１Ｉの次の工程を示す図である。

【図12】図１２は、図１〜図９に示されるＴＶＳダイオードの電気的構造を示す回路図である。

【図13A】図１３Ａは、第１実施例の電圧−電流特性を示すグラフである。

【図13B】図１３Ｂは、第２実施例の電圧−電流特性を示すグラフである。

【図13C】図１３Ｃは、第３実施例の電圧−電流特性を示すグラフである。

【図14A】図１４Ａは、第１実施例のＩ_ｐｐ−Ｖ_ｃｌ特性を示すグラフである。

【図14B】図１４Ｂは、第２実施例のＩ_ｐｐ−Ｖ_ｃｌ特性を示すグラフである。

【図15】図１５は、本発明の第２実施形態に係るＴＶＳダイオードの平面図である。

【図16】図１６は、図１５のXVI−XVI線に沿う図解的な断面図である。

【図17】図１７は、図１５のXVII−XVII線に沿う図解的な断面図である。

【図18】図１８は、図１５のXVIII−XVIII線に沿う図解的な断面図である。

【図19】図１９は、図１５のXIX−XIX線に沿う方向から見た平面図ある。

【図20】図２０は、図１５のXX−XX線に沿うに沿う方向から見た平面図である。

【図21】図２１は、図１７のXXI−XXI線に沿う方向から見た平面図である。

【図22】図２２は、図１７のXXII−XXII線に沿う方向から見た平面図である。

【図23】図２３は、図１７のXXIII−XXIII線に沿う方向から見た平面図である。

【図24】図２４は、図２０の断面図のより具体的な形状を示す断面図である。

【図25A】図２５Ａは、図１５〜図２４に示されるＴＶＳダイオードの製造工程の一部を示す図である。

【図25B】図２５Ｂは、図２５Ａの次の工程を示す図である。

【図25C】図２５Ｃは、図２５Ｂの次の工程を示す図である。

【図25D】図２５Ｄは、図２５Ｃの次の工程を示す図である。

【図25E】図２５Ｅは、図２５Ｄの次の工程を示す図である。

【図25F】図２５Ｆは、図２５Ｅの次の工程を示す図である。

【図26】図２６は、図１５〜図２４に示されるＴＶＳダイオードの電気的構造を示す回路図である。

【発明を実施するための形態】

【0017】

以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
［１］第１実施形態
図１は、本発明の第１実施形態に係るＴＶＳダイオードの模式的な斜視図である。図２は、図１のＴＶＳダイオードの平面図である。図３は、図２のIII−III線に沿う図解的な断面図である。図４は、図２のIV−IV線に沿う図解的な断面図である。図５は、図２のV−V線に沿う図解的な断面図である。図６は、図４のVI−VI線に沿う方向から見た平面図ある。図７は、図４のVII−VII線に沿うに沿う方向から見た平面図である。図８は、図４のVIII−VIII線に沿う方向から見た平面図である。なお、図１では、第１外部電極２１および第２外部電極２２の表面の凹凸を省略している。

【0018】

図１〜図５を参照して、第１実施形態に係るＴＶＳダイオード１は、略直方体形状の基体２を含む。基体２は、第１主面３と、その反対側に位置する第２主面４と、第１主面３と第２主面４とを接続する側面５Ａ〜５Ｄを有している。基体２の第１主面３および第２主面４は、いずれも第１主面３の法線方向から見た平面視において、長方形状に形成されている。基体２の側面５Ａ〜５Ｄには、基体の長手方向に沿って延びる一対の長手側面５Ａ，５Ｂと、基体２の短手方向に沿って延びる一対の短手側面５Ｃ，５Ｄとが含まれる。

【0019】

基体２は、本実施形態では、ｎ型半導体層６と、ｎ型半導体層６上に形成されたｐ型半導体層１０とを含む積層構造を有している。ｎ型半導体層６は、ｎ^＋型半導体基板７と、ｎ^＋型半導体基板７上に形成されたｎ型層８とを含む積層構造を有している。基体２の第１主面３は、ｐ型半導体層１０によって形成されており、基体２の第２主面４は、ｎ^＋型半導体基板７によって形成されている。

【0020】

基体２の長手方向に沿う長辺の長さＬ１は、例えば０．４ｍｍ〜２ｍｍである。短手方向に沿う短辺の長さＬ２は、例えば０．２ｍｍ〜２ｍｍである。基体２の厚さＴは、例えば０．１ｍｍ〜０．５ｍｍである。この実施形態では、Ｌ１は０．９ｍｍ程度であり、Ｌ２は０．５ｍｍ程度であり、Ｔは０．３ｍｍ程度である。
ｎ^＋型半導体基板７は、例えば、シリコン基板である。ｎ^＋型半導体基板７のｎ型不純物は、例えばヒ素（Ａｓ）である。ｎ^＋型半導体基板７のｎ型不純物は、リン（Ｐ）であってもよい。ｎ^＋型半導体基板７のｎ型不純物濃度は、例えば、１．０×１０^１９ｃｍ^−３〜１．０×１０^２１ｃｍ^−３であることが好ましい。ｐ型半導体層１０のｐ型不純物は、例えばボロン（Ｂ）である。ｐ型半導体層１０のｐ型不純物濃度は、例えば、３．０×１０^１５ｃｍ^−３〜３．０×１０^１７ｃｍ^−３であることが好ましい。

【0021】

ｎ^＋型半導体基板７上にはｎ^＋型半導体基板７の表面からシリコンをエピタキシャル成長させることによって形成されたｎ型エピタキシャル層が形成されており、ｎ型エピタキシャル層の表層部全域に前述のｐ型半導体層１０が形成されている。ｎ型エピタキシャル層のうち、ｐ型半導体層１０が形成されていないｎ^＋型半導体基板７側の領域が前述のｎ型層８である。

【0022】

ｎ^＋型半導体基板７の膜厚は、例えば、１００μｍ〜５００μｍであり、ｎ型層８の膜厚は、例えば、４．０μｍ〜７．０μｍであり、ｐ型半導体層１０の膜厚は、０．５μｍ〜１．５μｍである。ｎ型層８の比抵抗は、例えば、０．３Ωｃｍ以上である。
基体２の第１主面３上には、第１外部電極２１と、第２外部電極２２とが互いに間隔をおいて配置されている。第１外部電極２１は、基体２の長手方向の一方側端部に配置されている。第２外部電極２２は、基体２の長手方向の他方側端部に配置されている。第１外部電極２１および第２外部電極２２は、平面視で基体２の短手方向に長い長方形状である。

【0023】

図３〜図６を参照して、基体２の第１主面３側の表層部には、ｐ型半導体層１０を複数の領域に分離するためのｎ型の領域分離層３０が形成されている。図６では、明瞭化のために、領域分離層３０にドットを付して示し、後述するｎ型のダイオード領域４１にクロスハッチングを付して示している。
領域分離層３０は、基体２の長手方向の一方側端部に形成された第１コンタクト領域３１と、基体２の長手方向の他方側端部に形成された非コンタクト領域３２と、第１コンタクト領域３１と非コンタクト領域３２とを連結する一対の第２コンタクト領域３３Ａ，３３Ｂとを含む。

【0024】

第１コンタクト領域３１、非コンタクト領域３２および第２コンタクト領域３３Ａ，３３Ｂは、深さ方向に関し、ｐ型半導体層１０の表面とｎ型半導体層６との間の領域に形成されている。第１コンタクト領域３１、非コンタクト領域３２および第２コンタクト領域３３Ａ，３３Ｂの底部は、ｎ^＋型半導体基板７内に位置している。つまり、第１コンタクト領域３１、非コンタクト領域３２および第２コンタクト領域３３Ａ，３３Ｂは、ｐ型半導体層１０の表面からｎ^＋型半導体基板７の厚さ途中まで延びている。

【0025】

第１コンタクト領域３１は、平面視において、基体２の短手方向に長い長方形状である。非コンタクト領域３２は、平面視において、基体２の短手方向に長い矩形環状（矩形枠状）である。非コンタクト領域３２は、基体２の長手方向に沿って延びた一対の第１枠部３２Ａ，３２Ｂと、基体２の短手方向に沿って延びた一対の第２枠部３２Ｃ，３２Ｄと含む。各第２枠部３２Ｃ，３２Ｄの長さは、各第１枠部３２Ａ，３２Ｂの長さよりも長い。

【0026】

一対の第２コンタクト領域３３Ａ，３３Ｂは、それぞれ、平面視において、基体２の長手方向に沿って延びた帯状である。一対の第２コンタクト領域３３Ａ，３３Ｂは、平面視において、第１コンタクト領域３１における非コンタクト領域３２側の縁部の両端部から、非コンタクト領域３２側に向かって延び、非コンタクト領域３２における第１コンタクト領域３１側の第２枠部３１Ｃに接続されている。

【0027】

領域分離層３０のｎ型不純物は、例えば、リン（Ｐ）またはヒ素（Ａｓ）である。この実施形態では、領域分離層３０のｎ型不純物は、リンである。領域分離層３０のｎ型不純物濃度は、例えば、１．０×１０^１８ｃｍ^−３〜１．０×１０^２１ｃｍ^−３であることが好ましい。
領域分離層３０における第１コンタクト領域３１ならびに第２コンタクト領域３３Ａ，３３Ｂは、本発明の「ｎ型のコンタクト領域」の一例である。

【0028】

ｐ型半導体層１０は、領域分離層３０によって、第１領域１１と、第２領域１２と、その他の領域（周縁部領域）とに電気的に分離されている。
第１領域１１は、第１コンタクト領域３１と、一対の第２コンタクト領域３３Ａ，３３Ｂと、非コンタクト領域３２の第１コンタクト領域３１側の第２枠部３２Ｃとによって囲まれた領域である。第１領域１１は、平面視において、基体２の短手方向に長い長方形状である。

【0029】

第２領域１２は、非コンタクト領域３２によって囲まれた領域である。第２領域１２は、平面視において、基体２の短手方向に長い長方形状である。
第１領域１１の表層部には、第１領域１１の周縁部を除く中央領域に、ｎ型のダイオード領域４１が形成されている。ダイオード領域４１の膜厚は、例えば、０．５μｍ〜２．０μｍである。ダイオード領域４１のｎ型不純物は、例えば、リン（Ｐ）またはヒ素（Ａｓ）である。この実施形態では、ダイオード領域４１のｎ型不純物は、リンである。ダイオード領域４１のｎ型不純物濃度は、例えば１．０×１０^１９ｃｍ^−３〜１．０×１０^２１ｃｍ^−３であることが好ましい。

【0030】

図４および図５を参照して、ダイオード領域４１および第１領域１１との間の領域には、ｐｎ接合部が形成されている。ダイオード領域４１および第１領域１１の間のｐｎ接合部によって、第１領域１１をアノードとし、ダイオード領域４１をカソードとする第１ｐｎ接合ダイオードＤＡが形成されている。
第１領域１１およびｎ型半導体層６（ｎ型層８）との間の領域には、ｐｎ接合部が形成されている。第１領域１１およびｎ型半導体層６の間のｐｎ接合部によって、第１領域１１をアノードとし、かつｎ型半導体層６をカソードとする第２ｐｎ接合ダイオードＤＢが形成されている。第１ｐｎ接合ダイオードＤＡおよび第２ｐｎ接合ダイオードＤＢは、第１領域１１を介して逆直列に接続されている。

【0031】

図３〜図５および図７を参照して、基体２の第１主面３には、表面絶縁膜５０が形成されている。図７では、明瞭化のため、表面絶縁膜５０にドットを付して示す。
表面絶縁膜５０は、基体２の第１主面３のほぼ全域を被覆している。表面絶縁膜５０は、酸化膜（ＳｉＯ_２膜）および窒化膜（ＳｉＮ膜）のいずれか一方または双方を含んでいてもよい。この実施形態では、表面絶縁膜５０は、ＳｉＯ_２膜からなる。また、表面絶縁膜５０は、例えば、０．１μｍ〜２μｍの厚さを有していてもよい。

【0032】

表面絶縁膜５０には、表面絶縁膜５０を貫通する第１〜第４コンタクト孔５０ａ〜５０ｄが形成されている。第１コンタクト孔５０ａは、第１コンタクト領域３１の少なくとも一部を露出させるための開口である。第２コンタクト孔５０ｂは、一方側の第２コンタクト領域３３Ａの少なくとも一部を露出させるための開口である。第３コンタクト孔５０ｃは、他方側の第２コンタクト領域３３Ｂの少なくとも一部を露出させるための開口である。第４コンタクト孔５０ｄは、ダイオード領域４１の少なくとも一部を露出させるための開口である。

【0033】

第１〜第３コンタクト孔５０ａ〜５０ｃが、本発明の「第１コンタクト孔」の一例であり、第４コンタクト孔５０ｄが、本発明の「第２コンタクト孔」の一例である。
図３〜図５および図８を参照して、表面絶縁膜５０の上には、第１電極膜６１および第２電極膜６２が互いに間隔を空けて形成されている。
第１電極膜６１は、第１コンタクト領域３１および一対の第２コンタクト領域３３Ａ，３３Ｂを覆うように配置されている。第１電極膜６１は、第１パッド部６３と、一対の第１配線部６４Ａ，６４Ｂとを一体的に含む。第１パッド部６３は、第１コンタクト領域３１を覆うように配置されている。第１パッド部６３は、平面視において、第１コンタクト領域３１とほぼ同じ大きさの長方形状に形成されている。第１パッド部６３は、表面絶縁膜５０上から第１コンタクト孔５０ａに入り込み、第１コンタクト領域３１にオーミック接触している。

【0034】

一対の第１配線部６４Ａ，６４Ｂは、基体２の長手方向に沿って第１パッド部６３から第１ダイオード領域４１Ｂ側へ向かって直線状に引き出されている。一方側の第１配線部６４Ａは、一方側の第２コンタクト領域３３Ａを覆うように配置されている。一方側の第１配線部６４Ａは、表面絶縁膜５０上から第２コンタクト孔５０ｂに入り込み、一方側の第２コンタクト領域３３Ａにオーミック接触している。

【0035】

他方側の第１配線部６４Ｂは、他方側の第２コンタクト領域３３Ｂを覆うように配置されている。他方側の第１配線部６４Ｂは、表面絶縁膜５０上から第３コンタクト孔５０ｃに入り込み、他方側の第２コンタクト領域３３Ｂにオーミック接触している。
第２電極膜６２は、第２領域１２のほぼ全域およびダイオード領域４１を覆うように配置されている。第２電極膜６２は、第２パッド部６５と第２配線部６６とを一体的に含む。第２パッド部６５は、平面視において、第２領域１２の周縁部を除く中央部を覆うように配置されている。第２パッド部６５は、平面視において、基体２の短手方向に長い長方形状に形成されている。第２パッド部６５は、表面絶縁膜５０上に形成されている。

【0036】

第２配線部６６は、ダイオード領域４１を覆うように、基体２の長手方向に沿って第２パッド部６５から第１パッド部６３側へ向かって引き出されている。第２配線部６６は、表面絶縁膜５０上から第４コンタクト孔５０ｄに入り込み、ダイオード領域４１にオーミック接触している。
図８を参照して、平面視において、第２配線部６６は、一対の第１配線部６４Ａ，６４Ｂの間に、隙間（スリット）を挟んで嵌り込むように配置されている。この隙間６８によって、第１電極膜６１と第２電極膜６２とは、電気的に絶縁されている。第１電極膜６１および第２電極膜６２は、例えば、Ｔｉ膜とＴｉｎ膜とＡｌＣｕ膜とが、この順で積層された、Ｔｉ／Ｔｉｎ／ＡｌＣｕ膜であってもよい。

【0037】

図１〜図５を参照して、表面絶縁膜５０の上には、絶縁層７０が形成されている。絶縁層７０は、第１電極膜６１および第２電極膜６２を被覆している。絶縁層７０は、表面絶縁膜５０上に形成された第１絶縁膜７１と、第１絶縁膜７１上に形成された第２絶縁膜７２とを含む。第１絶縁膜７１は、例えば、酸化膜（ＳｉＯ_２膜）および窒化膜（ＳｉＮ膜）のいずれか一方または双方を含んでいてもよい。この実施形態では、第１絶縁膜７１は、ＳｉＮ膜からなる。

【0038】

第２絶縁膜７２は、例えば、ポリイミド等の絶縁性樹脂を含んでいてもよい。また、絶縁層７０は、例えば、１μｍ〜１０μｍの厚さを有していてもよい。この実施形態では、例えば、第１絶縁膜７１の厚さが０．５μｍ〜２μｍであり、第２絶縁膜７２の厚さが０．５μｍ〜８μｍであってもよい。
絶縁層７０には、第１開口７３および第２開口７４が形成されている。第１開口７３は、第１パッド部６３の周縁部を除く中央領域を露出させる。第２開口７４は、第２パッド部６５の周縁部を除く中央領域を露出させる。

【0039】

第１開口７３内には、第１外部電極２１が形成されている。第１外部電極２１は、第１開口７３内において第１パッド部６３（第１電極膜６１）に電気的に接続されている。これにより、第１外部電極２１は、第１電極膜６１を介して領域分離層３０（３１，３２，３３Ａ，３３Ｂ）と電気的に接続されている。また、第１外部電極２１は、ＴＶＳダイオード１をフリップチップ実装（表面実装）するときの端子として機能するので、第１外部端子と称されてもよい。

【0040】

第１外部電極２１は、絶縁層７０から突出するように形成されている。第１外部電極２１は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、第１電極膜６１側からこの順に積層されたＮｉ膜、Ｐｄ膜、Ａｕ膜を含んでいてもよい。
第２開口７４内には、第２外部電極２２が形成されている。第２外部電極２２は、第２開口７４内において第２パッド部６５（第２電極膜６２）に電気的に接続されている。これにより、第２外部電極２２は、第２電極膜６２を介してダイオード領域４１と電気的に接続されている。また、第２外部電極２２は、ＴＶＳダイオード１をフリップチップ実装（表面実装）するときの端子として機能するので、第２外部端子と称されてもよい。

【0041】

第２外部電極２２は、絶縁層７０から突出するように形成されている。第２外部電極２２は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、第２電極膜６２側からこの順に積層されたＮｉ膜、Ｐｄ膜、Ａｕ膜を含んでいてもよい。
図２〜図５を参照して、第１外部電極２１は、平面視において、基体２の短手方向に長い長方形状に形成されている。第１外部電極２１は、基体２の角部に配置される角部が面取りされることによって、当該１対の角部に、基体２の角部に対向するコーナ面８１を有している。

【0042】

第１外部電極２１の表面には、複数の第１凸部８２が形成されている。複数の第１凸部８２は、第１外部電極２１の表面に起伏を形成している。この実施形態では、各第１凸部８２は、平面視四角形状に形成されている。この実施形態では、複数の第１凸部８２は、行列状に配置されている。
第２外部電極２２は、平面視において、基体２の短手方向に長い長方形状に形成されている。第２外部電極２２は、基体２の角部に配置される角部が面取りされることによって、当該１対の角部に、基体２の角部に対向するコーナ面８３を有している。

【0043】

第２外部電極２２の表面には、平坦部８４と複数の第２凸部８５が形成されている。平坦部８４は、第２外部電極２２の表面が平坦に形成された部分であり、第２外部電極２２の内方側の２つの角部のうちの一方の角部８６の近傍に設けられている。この実施形態では、平坦部８４は、平面視において、角部８６を頂点とする直角二等辺三角形状に形成されている。

【0044】

各第２凸部８５は、第２外部電極２２の平坦部８４の周囲に設けられており、第２外部電極２２の表面の平坦部８４以外の領域に起伏を形成している。この実施形態では、各第２凸部８５は、平面視四角形状に形成されている。複数の第２凸部８５は、平坦部８４よりも小さい表面積で形成されている。この実施形態では、複数の第２凸部８５は、行列状に配置されている。

【0045】

このような第１外部電極２１および第２外部電極２２によれば、第１外部電極２１および第２外部電極２２の各表面に向けて光が照射されると、第１凸部８２および第２凸部８５によって構成される凹凸面によって、その光を良好に乱反射させることができる。これにより、第１外部電極２１および第２外部電極２２を良好に確認できるので、ＴＶＳダイオード１の表裏判定を容易に行うことができる。また、第１外部電極２１および第２外部電極２２のうち、第２外部電極２２のみに直角二等辺三角形状の平坦部８４が形成されているので、第１外部電極２１と第２外部電極２２とを容易に判別することができる。例えば、第１外部電極２１と第２外部電極２２とをカメラで撮像して得られた画像を画像処理することによって、第１外部電極２１と第２外部電極２２とを容易に判別することができる。

【0046】

第１外部電極２１および第１電極膜６１は、本発明の「第１電極」の一例であり、第２外部電極２２および第２電極膜６２は、本発明の「第２電極」の一例である。
図９は、図５の断面図のより具体的な形状を示す断面図である。
図９に示すように、第２、第３および第４コンタクト孔５０ｂ、５０ｃおよび５０ｄは、表面絶縁膜５０の表面から基体２へ向かって先細りとなるテーパ状に形成されている。図９には現れていないが、第１コンタクト孔５０ａも同様に、表面絶縁膜５０の表面から基体２へ向かって先細りとなるテーパ状に形成されている。

【0047】

各第１配線部６４Ａ，６４Ｂおよび第２配線部６６は、それぞれ、表面絶縁膜５０上の部分が表面絶縁膜５０の厚さに起因して嵩上げされている。これにより、第１配線部６４Ａおよび６４Ｂは、表面絶縁膜５０上の部分から、それぞれ、第２コンタクト孔５０ｂおよび第３コンタクト孔５０ｃへ向かって凹む曲面状の上面６４Ａａ，および６４Ｂａを有している。また、第２配線部６６は、表面絶縁膜５０上の部分から、それぞれ第４コンタクト孔５０ｄへ向かって凹む曲面状の上面６６ａを有している。

【0048】

また、前述したように、第２配線部６６とその両側に配置された第１配線部６４Ａ，６４Ｂとの間は、隙間６８によって、互いに電気的に絶縁されている。隙間６８の幅（第１配線部６４Ａ，６４Ｂと第２配線部６６との距離ｄ）は、たとえば、１μｍ〜１０μｍである。
図１０は、ダイオード領域４１およびその直下の領域の濃度プロファイルを説明するためのグラフである。図１０において、横軸は、基体２の第１主面３からの深さ［μｍ］を示している。縦軸は、不純物濃度［ｃｍ^−３］を示している。

【0049】

ダイオード領域４１は、基体２の第１主面３からその直下のｐ型半導体層１０（第１領域１１）に向かって、ｎ型不純物濃度が連続的に減少する濃度プロファイルを有している。
ダイオード領域４１の直下のｐ型半導体層１０（第１領域１１）は、当該ｐ型半導体層１０のダイオード領域４１側の表面からｎ型層８に向かって、ｐ型不純物濃度が急峻に増加した後、緩やかに減少する濃度プロファイルを有している。

【0050】

ｎ型層８は、ｎ型層８のｐ型半導体層１０側の表面からｎ^＋型半導体基板７に向かってｎ型不純物濃度が連続的に増加する濃度プロファイルを有している。
図１０において、Ｃ１は、ダイオード領域４１とｐ型半導体層１０との間のｐｎ接合部の不純物濃度を示し、Ｃ２は、ｐ型半導体層１０とｎ型層８との間のｐｎ接合部の不純物濃度を示している。

【0051】

図１１Ａ〜図１１Ｊは、図１のＴＶＳダイオード１の製造工程の一例を説明するための工程図である。図１１Ａ〜図１１Ｊは、図４の切断面に対応する断面図である。
ＴＶＳダイオード１を製造するには、図１１Ａを参照して、ｎ^＋型半導体基板７上にｎ型エピタキシャル層９１が形成されてなる元基体１０２が用意される。元基体１０２は、第１主面３と、その反対側に位置する第２主面４と、第１主面３および第２主面４を接続する側面５Ａ〜５Ｄとを有している。

【0052】

次に、図１１Ｂに示すように、元基体１０２の第１主面３に酸化膜（シリコン酸化膜）９２が形成される。
次に、図１１Ｃに示すように、ｐ型不純物（この例ではボロン）９３が酸化膜９２を介してｎ型エピタキシャル層９１内に注入された後、熱処理が行われる。
この後、酸化膜を形成するための熱処理が行われると同時にｐ型不純物を拡散するための熱処理が行われる。これにより、図１１Ｄに示すように、ｎ型エピタキシャル層９１の表層部にｐ型領域９４が形成されると同時に酸化膜９２の膜厚が大きくなる。

【0053】

次に、図１１Ｅに示すように、酸化膜９２における、領域分離層３０を形成すべき領域に対応する部分に開口部９５が形成される。そして、開口部９５を介してｎ型不純物（この例ではリン）が基体２内に注入された後、熱処理が行われる。また、表面に酸化膜を形成するための熱処理が行われる。
これにより、ｐ型領域９４がさらに拡散され、ｎ型エピタキシャル層９１の表層部にｐ型半導体層１０が形成され、ｐ型半導体層１０とｎ^＋型半導体基板７との間にｎ型エピタキシャル層からなるｎ型層８が形成される。これにより、ｎ^＋型半導体基板７とｎ型層８とからなるｎ型半導体層６が得られる。また、ｎ型半導体層６とその上に形成されたｐ型半導体層１０とからなる基体２が得られる。また、基体２の第１主面３からｎ^＋型半導体基板７の深さ途中まで延びた領域分離層３０（３１，３２，３３Ａ，３３Ｂ）が形成される。この領域分離層３０よって、ｐ型半導体層１０は、第１領域１１、第２領域１２およびその他の領域に分離される。また、図１１Ｅの酸化膜９２の開口部９５内に酸化膜（図示略）が形成される。

【0054】

次に、図１１Ｆに示すように、酸化膜９２における、ダイオード領域４１を形成すべき領域に対応する部分に開口部９６が形成される。そして、開口部９６を介してｎ型不純物（この例ではリン）が基体２内に注入された後、熱処理が行われる。また、酸化膜を形成するための熱処理が行われる。これにより、図１１Ｆに示すように、第１領域１１の表層部にダイオード領域４１が形成される。また、図１１Ｆの酸化膜９２の開口部９６内に酸化膜（図示略）が形成される。

【0055】

次に、図１１Ｇに示すように、酸化膜９２上に酸化膜を形成することにより、基体２の第１主面３上に、表面絶縁膜５０が形成される。
次に、図１１Ｆに示すように、フォトリソグラフィおよびエッチングにより、表面絶縁膜５０に、第１〜第４コンタクト孔５０ａ〜５０ｄが形成される。
次に、図１１Ｉに示すように、例えば、スパッタ法によって、基体２の第１主面３上に、第１主面３の露出面および表面絶縁膜５０を覆うように、電極膜が形成される。そして、フォトリソグラフィおよびエッチングにより、電極膜が、所望の形状にパターニングされる。これにより、第１電極膜６１（６３，６４Ａ，６４Ｂ）および第２電極膜６２（６５，６６）が形成される。

【0056】

次に、図１１Ｊに示すように、例えばＣＶＤ法によって、第１電極膜６１および第２電極膜６２を被覆するように窒化膜が堆積されることにより、第１絶縁膜７１が形成される。次に、第１絶縁膜７１上に感光性ポリイミドが塗布されて第２絶縁膜７２が形成される。次に、第１開口７３および第２開口７４に対応するパターンで第２絶縁膜７２が露光・現像される。次に、第２絶縁膜７２をマスクとして第１絶縁膜７１がエッチングされて、第１開口７３および第２開口７４が形成される。これにより、第１開口７３および第２開口７４を有する絶縁層７０が形成される。

【0057】

最後に、第１開口７３および第２開口７４を埋めるように、Ｎｉ膜、Ｐｄ膜およびＡｕ膜が順にめっき成膜されて、第１外部電極２１および第２外部電極２２が形成される。これにより、図１〜図９に示すようなＴＶＳダイオード１が得られる。
図１２は、ＴＶＳダイオード１の電気的構造を示す回路図である。
ＴＶＳダイオード１は、第１ｐｎ接合ダイオードＤＡおよび第２ｐｎ接合ダイオードＤＢの直列回路を含んでいる。図４を参照して、第１ｐｎ接合ダイオードＤＡのカソードは、ダイオード領域４１および第２電極膜６２を介して、第２外部電極２２に電気的に接続されている。第２ｐｎ接合ダイオードＤＢのカソードは、ｎ型半導体層６（ｎ型層８およびｎ^＋型半導体基板７）、領域分離層３０の第１および第２コンタクト領域３１，３３Ａ，３３Ｂならびに第１電極膜６１を介して、第１外部電極２１に電気的に接続されている。つまり、第１ｐｎ接合ダイオードＤＡのカソードは第２外部電極２２に接続され、第２ｐｎ接合ダイオードＤＢのカソードは、第１外部電極２１に接続されている。

【0058】

以下において、第２外部電極２２から、第１ｐｎ接合ダイオードＤＡおよび第２ｐｎ接合ダイオードＤＢの直列回路を通って、第１外部電極２１に向かって電流が流れる方向を「第１方向」ということにする。一方、第１外部電極２１から、第２ｐｎ接合ダイオードＤＢおよび第１ｐｎ接合ダイオードＤＡの直列回路を通って、第２外部電極２２に向かって電流が流れる方向を「第２方向」ということにする。具体的には、第１方向は、第２外部電極２２から、第２電極膜６２、ダイオード領域４１、第１領域１１（ｐ型半導体層１０）、ｎ型層８およびｎ^＋型半導体基板７、領域分離層３０の第１および第２コンタクト領域３１，３３Ａ，３３Ｂならびに第１電極膜６１を通って、第１外部電極２１に電流が流れる方向である。第２方向は、その反対経路を通って電流が流れる方向である。

【0059】

図１に示すようなＴＶＳダイオード１において、ｐ型半導体層１０のｐ型不純物（この例ではボロン）のドーズ量が異なる第１〜第３実施例について、電圧−電流特性（Ｖ−Ｉ特性）等を測定した。
第１〜第３実施例のｐ型半導体層１０のｐ型不純物のドーズ量は、次の通りである。
第１実施例：１．０×１０^１５ｃｍ^−２
第２実施例：３．０×１０^１４ｃｍ^−２
第３実施例：１．０×１０^１４ｃｍ^−２
図１３Ａ、図１３Ｂおよび図１３Ｃは、それぞれ、第１実施例、第２実施例および第３実施例のＶ−Ｉ特性を示すグラフである。図１３Ａ、図１３Ｂおよび図１３Ｃにおいて、横軸は第１外部電極２１および第２外部電極２２との間の電圧値Ｖ［Ｖ］であり、縦軸は第１外部電極２１および第２外部電極２２との間の電流値Ｉ［Ａ］である。

【0060】

図１３Ａ、図１３Ｂおよび図１３Ｃにおいて、実線は、電流を第１方向に流した場合のＶ−Ｉ特性（以下、「第１のＶ−Ｉ特性」という。）を示すグラフであり、破線は電流を第２方向に流した場合のＶ−Ｉ特性（以下、「第２のＶ−Ｉ特性」という。）を示すグラフである。横軸の電圧Ｖは、第１外部電極２１および第２外部電極２２との間の電圧の絶対値を示している。

【0061】

図１３Ａ、図１３Ｂおよび図１３Ｃから、電流を第１方向に流した場合のＶ−Ｉ特性と、電流を第２方向に流した場合のＶ−Ｉ特性とが異なることがわかる。つまり、本実施形態では、ｐ型半導体層１０のｐ型不純物のドーズ量を変化させることによって、電圧−電流特性を調整することができる。
また、図１３Ａおよび図１３Ｂのグラフから、電流を第１方向に流した場合のブレークダウン電圧は、電流を第２方向に流した場合のブレークダウン電圧よりも低くなることがわかる。

【0062】

この理由について説明する。図１０を参照して、ダイオード領域４１とｐ型半導体層１０との間のｐｎ接合部の不純物濃度Ｃ１は、ｐ型半導体層１０とｎ型層８との間のｐｎ接合部の不純物濃度Ｃ２よりも高い。このため、第１ｐｎ接合ダイオードＤＡの逆方向ブレークダウン電圧（第１方向に電流を流した場合のダイオードＤＡのブレークダウン電圧）は、第２ｐｎ接合ダイオードＤＢの逆方向ブレークダウン電圧（第２方向に電流を流した場合のダイオードＤＢのブレークダウン電圧）よりも小さくなる。これにより、第１方向に電流を流す場合のＴＶＳダイオード１のブレークダウン電圧は、第２方向に電流を流す場合のＴＶＳダイオード１のブレークダウン電圧よりも低くなる。

【0063】

図１３Ａの第１のＶ−Ｉ特性を示すグラフ（実線）と、図１３Ｂの第１のＶ−Ｉ特性を示すグラフ（実線）を比較すると、図１３Ｂでは、ブレークダウン電圧よりも低い電圧領域において、リーク電流（電流Ｉ）が低いことがわかる。
図１４Ａおよび図１４Ｂは、それぞれ、第１実施例および第２実施例のＩ_ｐｐ−Ｖ_ｃｌ特性を示すグラフである。図１４Ａおよび図１４Ｂにおいて、横軸はピークパルス電流Ｉ_ｐｐ［Ａ］を示し、縦軸はクランプ電圧Ｖ_ｃｌ［Ｖ］を示している。図１４Ａおよび図１４Ｂにおいて、実線は、電流を第１方向に流した場合のＩ_ｐｐ−Ｖ_ｃｌ特性（以下、「第１のＩ_ｐｐ−Ｖ_ｃｌ特性」という。）を示すグラフであり、破線は電流を第２方向に流した場合のＩ_ｐｐ−Ｖ_ｃｌ特性（以下、「第２のＩ_ｐｐ−Ｖ_ｃｌ特性」という。）を示すグラフである。

【0064】

図１４Ａおよび図１４Ｂのグラフから、電流を第１方向に流した場合のクランプ電圧Ｖ_ｃｌは、電流を第２方向に流した場合のクランプ電圧Ｖ_ｃｌよりも低くなることがわかる。
なお、第１実施例の端子間容量は５６［ｐＦ］程度であり、第２実施例の端子間容量は３９［ｐＦ］程度であった。

【0065】

つまり、本実施形態では、第１方向に電流を流した場合に、例えば、図３Ｂおよび図４Ｂに示すように、ブレークダウン電圧が４Ｖ程度であり、ブレークダウン電圧よりも低い電圧領域においてリーク電流が小さく、クランプ電圧が低い、特性が得られることがわかる。このような特性（第１のＶ−Ｉ特性および第１のＩ_ｐｐ−Ｖ_ｃｌ特性）は、比較的低電圧で作動する回路においてサージ電圧を吸収するのに適している。

【0066】

したがって、本実施形態に係るＴＶＳダイオード１を、第１のＶ−Ｉ特性を利用した単方向ＴＶＳダイオードとして使用することにより、比較的低電圧で作動する回路においてサージ電圧を吸収するのに好適な単方向ＴＶＳダイオードを実現できる。
［２］第２実施形態
図１５は、本発明の第２実施形態に係るＴＶＳダイオードの平面図である。図１６は、図１５のXVI−XVI線に沿う図解的な断面図である。図１７は、図１５のXVII−XVII線に沿う図解的な断面図である。図１８は、図１５のXVIII−XVIII線に沿う図解的な断面図である。図１９は、図１５のXIX−XIX線に沿う図解的な断面図である。図２０は、図１５のXX−XX線に沿う図解的な断面図である。図２１は、図１７のXXI−XXI線に沿う方向から見た平面図である。図２２は、図１７のXXII−XXII線に沿う方向から見た平面図である。図２３は、図１７のXXIII−XXIII線に沿う方向から見た平面図である。

【0067】

第２実施形態に係るＴＶＳダイオード１Ａの外観は、図１に示される第１実施形態に係るＴＶＳダイオード１の外観と同様である。
図１、図１５〜図２０を参照して、ＴＶＳダイオード１Ａは、略直方体形状の基体２を含む。基体２は、第１主面３と、その反対側に位置する第２主面４と、第１主面３と第２主面４とを接続する側面５Ａ〜５Ｄを有している。基体２の第１主面３および第２主面４は、いずれも第１主面３の法線方向から見た平面視において、長方形状に形成されている。基体２の側面５Ａ〜５Ｄには、基体の長手方向に沿って延びる一対の長手側面５Ａ，５Ｂと、基体２の短手方向に沿って延びる一対の短手側面５Ｃ，５Ｄとが含まれる。

【0068】

基体２は、本実施形態では、ｎ型半導体層６と、ｎ型半導体層６上に形成されたｐ型半導体層１０とを含む積層構造を有している。ｎ型半導体層６は、ｎ^＋型半導体基板７と、ｎ^＋型半導体基板７上に形成されたｎ型層８とを含む積層構造を有している。基体２の第１主面３は、ｐ型半導体層１０によって形成されており、基体２の第２主面４は、ｎ^＋型半導体基板７によって形成されている。

【0069】

基体２の長手方向に沿う長辺の長さＬ１は、例えば０．４ｍｍ〜２ｍｍである。短手方向に沿う短辺の長さＬ２は、例えば０．２ｍｍ〜２ｍｍである。基体２の厚さＴは、例えば０．１ｍｍ〜０．５ｍｍである。この実施形態では、Ｌ１は０．９ｍｍ程度であり、Ｌ２は０．５ｍｍ程度であり、Ｔは０．３ｍｍ程度である。
ｎ^＋型半導体基板７は、例えば、シリコン基板である。ｎ^＋型半導体基板７のｎ型不純物は、例えばヒ素（Ａｓ）である。ｎ^＋型半導体基板７のｎ型不純物は、リン（Ｐ）であってもよい。ｎ^＋型半導体基板７のｎ型不純物濃度は、例えば、１．０×１０^１９ｃｍ^−３〜１．０×１０^２１ｃｍ^−３であることが好ましい。ｐ型半導体層１０のｐ型不純物は、例えばボロン（Ｂ）である。ｐ型半導体層１０のｐ型不純物濃度は、例えば、３．０×１０^１５ｃｍ^−３〜３．０×１０^１７ｃｍ^−３であることが好ましい。

【0070】

ｎ^＋型半導体基板７上にはｎ^＋型半導体基板７の表面からシリコンをエピタキシャル成長させることによって形成されたｎ型エピタキシャル層が形成されており、ｎ型エピタキシャル層の表層部全域に前述のｐ型半導体層１０が形成されている。ｎ型エピタキシャル層のうち、ｐ型半導体層１０が形成されていないｎ^＋型半導体基板７側の領域が前述のｎ型層８である。

【0071】

ｎ^＋型半導体基板７の膜厚は、例えば、１００μｍ〜５００μｍであり、ｎ型層８の膜厚は、例えば、４．０μｍ〜７．０μｍであり、ｐ型半導体層１０の膜厚は、０．５μｍ〜１．５μｍである。ｎ型層８の比抵抗は、例えば、０．３Ωｃｍ以上である。
基体２の第１主面３上には、第１外部電極２１と、第２外部電極２２とが互いに間隔をおいて配置されている。第１外部電極２１は、基体２の長手方向の一方側端部に配置されている。第２外部電極２２は、基体２の長手方向の他方側端部に配置されている。第１外部電極２１および第２外部電極２２は、平面視で基体２の短手方向に長い長方形状である。

【0072】

図１６〜図２１を参照して、基体２の第１主面３側の表層部には、ｐ型半導体層１０を複数の領域に分離するためのｎ型の領域分離層３０が形成されている。図２１では、明瞭化のために、領域分離層３０にドットを付して示し、後述するｎ型の第１〜第３ダイオード領域４１〜４３にクロスハッチングを付して示している。
領域分離層３０は、基体２の長手方向の一方側端部に形成された第１コンタクト領域３１と、基体２の長手方向の他方側端部に形成された非コンタクト領域３２と、第１コンタクト領域３１と非コンタクト領域３２とを連結する複数の第２コンタクト領域３４Ａ〜３４Ｃとを含む。

【0073】

第１コンタクト領域３１、非コンタクト領域３２および第２コンタクト領域３４Ａ〜３４Ｃは、深さ方向に関し、ｐ型半導体層１０の表面とｎ型半導体層６との間の領域に形成されている。第１コンタクト領域３１、非コンタクト領域３２および第２コンタクト領域３４Ａ〜３４Ｃの底部は、ｎ^＋型半導体基板７内に位置している。つまり、第１コンタクト領域３１、非コンタクト領域３２および第２コンタクト領域３４Ａ〜３４Ｃは、ｐ型半導体層１０表面からｎ^＋型半導体基板７の厚さ途中まで延びている。

【0074】

第１コンタクト領域３１は、平面視において、基体２の短手方向に長い長方形状である。非コンタクト領域３２は、平面視において、基体２の短手方向に長い矩形環状（矩形枠状）である。非コンタクト領域３２は、基体２の長手方向に沿って延びた一対の第１枠部３２Ａ，３２Ｂと、基体２の短手方向に沿って延びた一対の第２枠部３２Ｃ，３２Ｄと含む。各第２枠部３２Ｃ，３２Ｄの長さは、各第１枠部３２Ａ，３２Ｂの長さよりも長い。

【0075】

複数の第２コンタクト領域３４Ａ〜３４Ｃは、平面視において、基体２の長手方向に長い帯状であり、基体２の短手方向に間隔を空けて配置されている。複数の第２コンタクト領域３４Ａ〜３４Ｃの一端は、平面視において、第１コンタクト領域３１における非コンタクト領域３２側の縁部に接続されている。複数の第２コンタクト領域３４Ａ〜３４Ｃの他端は、平面視において、非コンタクト領域３２の第１コンタクト領域３１側の第２枠部３１Ｃに接続されている。

【0076】

説明の便宜上、複数の第２コンタクト領域３４Ａ〜３４Ｃのうち、平面視において、基体２の側面５Ａの近傍にあるものを一方側の第２コンタクト領域３４Ａといい、基体２の側面５Ｂの近傍にあるものを他方側の第２コンタクト領域３４Ｃといい、それらの間にあるものを中間の第２コンタクト領域３４Ｂということにする。平面視において、複数の第２コンタクト領域３４Ａ〜３４Ｃの幅は、非コンタクト領域３２の各枠部３２Ａ〜３２Ｄの幅よりも大きい。

【0077】

領域分離層３０のｎ型不純物は、例えば、リン（Ｐ）またはヒ素（Ａｓ）である。この実施形態では、領域分離層３０のｎ型不純物は、リンである。領域分離層３０のｎ型不純物濃度は、例えば、１．０×１０^１８ｃｍ^−３〜１．０×１０^２１ｃｍ^−３であることが好ましい。
領域分離層３０における第１コンタクト領域３１ならびに第２コンタクト領域３４Ａ〜３４Ｃは、本発明の「ｎ型のコンタクト領域」の一例である。

【0078】

ｐ型半導体層１０は、領域分離層３０によって、第１領域１５と、第２領域１６と、第３領域１７と、その他の領域（周縁部領域）とに電気的に分離されている。第１領域１５は、第１コンタクト領域３１と、一方側の第２コンタクト領域３４Ａと、中間の第２コンタクト領域３４Ｂと、非コンタクト領域３２における第１コンタクト領域３１側の第２枠部３２Ｃとによって囲まれた領域である。第１領域１５は、平面視において、基体２の長手方向に長い長方形状である。

【0079】

第２領域１６は、第１コンタクト領域３１と、中間の第２コンタクト領域３４Ｂと、他方側の第２コンタクト領域３４Ｃと、非コンタクト領域３２における第１コンタクト領域３１側の第２枠部３２Ｃとによって囲まれた領域である。第２領域１６は、平面視において、基体２の長手方向に長い長方形状である。平面視において、第１領域１５と第２領域１６の長手方向の長さは等しい。平面視において、第１領域１５の短手方向の長さは、第２領域１６の短手方向の長さよりも長い。つまり、第１領域１５の平面視の面積は、第２領域１６の平面視の面積よりも大きい。

【0080】

第３領域１７は、非コンタクト領域３２によって囲まれた領域である。第３領域１７は、平面視において、基体２の短手方向に長い長方形状である。
第１領域１５および第３領域１７は、本発明の「第１ｐ型領域」の一例であり、第２領域９Ｂは、本発明の「第２ｐ型領域」の一例である。
第１領域１５の表層部には、第１領域１５の周縁部を除く中央領域に、ｎ型の第１ダイオード領域４１が形成されている。第２領域１６の表層部には、第２領域１６の周縁部を除く中央領域に、ｎ型の第２ダイオード領域４２が形成されている。第３領域１７の表層部には、第３領域１７の周縁部を除く中央領域に、ｎ型の第３ダイオード領域４３が形成されている。

【0081】

第１ダイオード領域４１および第３ダイオード領域４３は、本発明の「第１方向用ダイオード領域」の一例であり、第２ダイオード領域４２は、本発明の「第２方向用ダイオード領域」の一例である。
これらのダイオード領域４１，４２，４３の膜厚は、例えば、０．５μｍ〜２．０μｍである。ダイオード領域４１，４２，４３のｎ型不純物は、例えば、リン（Ｐ）またはヒ素（Ａｓ）である。この実施形態では、ダイオード領域４１，４２，４３のｎ型不純物は、リンである。ダイオード領域４１，４２，４３のｎ型不純物濃度は、例えば１．０×１０^１９ｃｍ^−３〜１．０×１０^２１ｃｍ^−３であることが好ましい。

【0082】

図１７および図２０を参照して、第１ダイオード領域４１および第１領域１５との間の領域には、ｐｎ接合部が形成されている。第１ダイオード領域４１および第１領域１５の間のｐｎ接合部によって、第１領域１５をアノードとし、かつ第１ダイオード領域４１をカソードとする第１ｐｎ接合ダイオードＤＡが形成されている。
第１領域１５およびｎ型半導体層６（ｎ型層８）との間の領域には、ｐｎ接合部が形成されている。第１領域１５およびｎ型半導体層６の間のｐｎ接合部によって、第１領域１５をアノードとし、かつｎ型半導体層６をカソードとする第２ｐｎ接合ダイオードＤＢが形成されている。第１ｐｎ接合ダイオードＤＡおよび第２ｐｎ接合ダイオードＤＢは、第１領域１５を介して逆直列に接続されている。

【0083】

第１ｐｎ接合ダイオードＤＡは本発明の「第１ダイオード」の一例であり、第２ｐｎ接合ダイオードＤＢは本発明の「第２ダイオード」の一例であり、これらの直列回路は、本発明の「第１方向用ダイオード」の一例である。
同様に、第３ダイオード領域４３および第３領域１７との間の領域には、ｐｎ接合部が形成されている。第３ダイオード領域４３および第３領域１７の間のｐｎ接合部によって、第３ダイオード領域４３および第３領域１７をアノードとし、かつ第３ダイオード領域４３をカソードとする第３ｐｎ接合ダイオードＤＣが形成されている。

【0084】

第３領域１７およびｎ型半導体層６（ｎ型層８）との間の領域には、ｐｎ接合部が形成されている。第３領域１７およびｎ型半導体層６の間のｐｎ接合部によって、第３領域１７をアノードとし、かつｎ型半導体層６をカソードとする第４ｐｎ接合ダイオードＤＤが形成されている。第３ｐｎ接合ダイオードＤＣおよび第４ｐｎ接合ダイオードＤＤは、第３領域１７を介して逆直列に接続されている。

【0085】

第３ｐｎ接合ダイオードＤＣは本発明の「第１ダイオード」の一例であり、第４ｐｎ接合ダイオードＤＤは本発明の「第２ダイオード」の一例であり、これらの直列回路は、本発明の「第１方向用ダイオード」の一例である。
図２０を参照して、第２ダイオード領域４２とそれを取り囲む第２領域１６との間の領域には、ｐｎ接合部が形成されている。第２ダイオード領域４２とそれを取り囲む第２領域１６の間のｐｎ接合部によって、第２領域１６をアノードとしかつ第２ダイオード領域４２をカソードとする第５ｐｎ接合ダイオードＤＥが形成されている。第５ｐｎ接合ダイオードＤＥは、本発明の「第２方向用ダイオード」の一例である。

【0086】

図１８、図２０および図２１を参照して、第２領域１６の表層部には、第２領域１６（第５ｐｎ接合ダイオードＤＥのアノード）を第１外部電極２１に電気的に接続するための一対のｐ^＋型コンタクト領域４５，４６が形成されている。一方の第１ｐ^＋型コンタクト領域４５は、第２領域１６の表層部において、中間の第２コンタクト領域３４Ｂの長さ中間部に沿う領域と、中間の第２コンタクト領域３４Ｂの表層部の一部とに跨って形成されている。ただし、第１ｐ^＋型コンタクト領域４５は、第１領域１５には達してない。

【0087】

他方の第２ｐ^＋型コンタクト領域４６は、第２領域１６の表層部において、他方側の第２コンタクト領域３４Ｃの長さ中間部に沿う領域と、他方側の第２コンタクト領域３４Ｃの表層部の一部とに跨って形成されている。ただし、第２ｐ^＋型コンタクト領域４６は、他方側の第２コンタクト領域３４Ｃに対して第２領域１６と反対側のｐ型半導体層１０の領域（ｐ型半導体層１０の周縁領域）には達していない。

【0088】

ｐ^＋型コンタクト領域４５，４６のｐ型不純物は、例えばボロン（Ｂ）である。ｐ^＋型コンタクト領域４５，４６のｐ型不純物濃度は、ｐ型半導体層１０のｐ型不純物濃度よりも高い。ｐ^＋型コンタクト領域４５，４６のｐ型不純物濃度は、例えば１．０×１０^１９ｃｍ^−３〜３．０×１０^２０ｃｍ^−３であってもよい。
第１ダイオード領域４１およびその直下の領域の濃度プロファイルは、前述の図１０と同様な濃度プロファイルを有している。また、第３ダイオード領域４３およびその直下の領域の濃度プロファイルは、前述の図１０と同様な濃度プロファイルを有している。

【0089】

図１６〜図２０および図２２を参照して、基体２の第１主面３には、表面絶縁膜５０が形成されている。図２２では、明瞭化のために、表面絶縁膜５０にドットを付して示している。表面絶縁膜５０は、基体２の第１主面３のほぼ全域を被覆している。表面絶縁膜５０は、酸化膜（ＳｉＯ_２膜）および窒化膜（ＳｉＮ膜）のいずれか一方または双方を含んでいてもよい。この実施形態では、表面絶縁膜５０は、ＳｉＯ_２膜からなる。また、表面絶縁膜５０は、例えば、０．１μｍ〜２μｍの厚さを有していてもよい。

【0090】

表面絶縁膜５０には、表面絶縁膜５０を貫通する第１〜第７コンタクト孔５１〜５７が形成されている。第１コンタクト孔５１は、第１コンタクト領域３１の少なくとも一部を露出させるための開口である。第２コンタクト孔５２は、一方側の第２コンタクト領域３４Ａの少なくとも一部を露出させるための開口である。第３コンタクト孔５３は、第１ｐ^＋型コンタクト領域４５の少なくとも一部および中間の第２コンタクト領域３４Ｂの少なくとも一部を露出させるための開口である。第４コンタクト孔５４は、第２ｐ^＋型コンタクト領域４６の少なくとも一部および他方側の第２コンタクト領域３４Ｃの少なくとも一部を露出させるための開口である。

【0091】

第５コンタクト孔５５は、第１ダイオード領域４１を露出させるため開口である。第６コンタクト孔５６は、第２ダイオード領域４２を露出させるための開口である。第７コンタクト孔５７は、第３ダイオード領域４３を露出させるための開口である。
第１〜第４コンタクト孔５１〜５４が、本発明の「第１コンタクト孔」の一例であり、第５コンタクト孔５５または第７コンタクト孔５７が、本発明の「第２コンタクト孔」の一例であり、第６コンタクト孔５５が、本発明の「第３コンタクト孔」の一例である。

【0092】

図１６〜図２０および図２３を参照して、表面絶縁膜５０の上には、第１電極膜６１および第２電極膜６２が互いに間隔を空けて形成されている。
第１電極膜６１は、第１コンタクト領域３１、第２コンタクト領域３４Ａ，３４Ｂ，３４Ｃおよびｐ^＋型コンタクト領域４５，４６を覆うように配置されている。第１電極膜６１は、第１パッド部６３と、複数（この例では３つ）の第１配線部６４Ｃ，６４Ｄ，６４Ｅとを一体的に含む。第１パッド部６３は、第１コンタクト領域３１を覆うように配置されている。第１パッド部６３は、平面視において、第１コンタクト領域３１とほぼ同じ大きさの長方形状に形成されている。第１パッド部６３は、表面絶縁膜５０上から第１コンタクト孔５１に入り込み、第１コンタクト領域３１にオーミック接触している。

【0093】

３つの第１配線部６４Ｃ，６４Ｄ，６４Ｅは、第１パッド部６３に対して櫛歯状に形成されている。３つの第１配線部６４Ｃ，６４Ｄ，６４Ｅは、基体２の長手方向に沿って第１パッド部６３から第３ダイオード領域４３側へ向かって直線状に引き出されている。一方側の第１配線部６４Ｃは、一方側の第２コンタクト領域３４Ａを覆うように配置されている。一方側の第１配線部６４Ｃは、表面絶縁膜５０上から第２コンタクト孔５２に入り込み、一方側の第２コンタクト領域３４Ａにオーミック接触している。

【0094】

中間の第１配線部６４Ｄは、中間の第２コンタクト領域３４Ｂおよび第１ｐ^＋型コンタクト領域４５を覆うように配置されている。中間の第１配線部６４Ｄは、表面絶縁膜５０上から第３コンタクト孔５３に入り込み、第１ｐ^＋型コンタクト領域４５および中間の第２コンタクト領域３４Ｂにオーミック接触している。
他方側の第１配線部６４Ｅは、他方側の第２コンタクト領域３４Ｃおよび第２ｐ^＋型コンタクト領域４６を覆うように配置されている。他方側の第１配線部６４Ｅは、表面絶縁膜５０上から第４コンタクト孔５４に入り込み、第２ｐ^＋型コンタクト領域４６および他方側の第２コンタクト領域３４Ｃにオーミック接触している。

【0095】

第２電極膜６２は、第１ダイオード領域４１、第２ダイオード領域４２および第３ダイオード領域４３を覆うように配置されている。第２電極膜６２は、第２パッド部６５と、複数（この例では２つ）の第２配線部６６Ａ，６６Ｂとを一体的に含む。第２パッド部６５は、第３ダイオード領域４３を覆うように配置されている。第２パッド部６５は、平面視において、第３ダイオード領域４３とほぼ同じ大きさの長方形状に形成されている。第２パッド部６５は、表面絶縁膜５０上から第７コンタクト孔５７に入り込み、第３ダイオード領域４３にオーミック接触している。

【0096】

２つの第２配線部６６Ａ，６６Ｂは、第２パッド部６５に対して櫛歯状に形成されている。第２配線部６６Ａおよび第２配線部６６Ｂは、それぞれ、第１ダイオード領域４１および第２ダイオード領域４２を覆うように、基体２の長手方向に沿って第２パッド部６５から第１パッド部６３側へ向かって直線状に引き出されている。
第２配線部６６Ａは、表面絶縁膜５０上から第５コンタクト孔５５に入り込み、第１ダイオード領域４１にオーミック接触している。第２配線部６６Ｂは、表面絶縁膜５０上から第６コンタクト孔５６に入り込み、第２ダイオード領域４２にオーミック接触している。

【0097】

第１配線部６４Ｃ，６４Ｄ，６４Ｅおよび第２配線部６６Ａ，６６Ｂは、平面視において、隙間（スリット）６８を挟んで互いに噛み合うように配置されている。この隙間６８によって、第１電極膜６１と第２電極膜６２とは、電気的に絶縁されている。第１電極膜６１および第２電極膜６２は、例えば、Ｔｉ膜とＴｉｎ膜とＡｌＣｕ膜とが、この順で積層された、Ｔｉ／Ｔｉｎ/ＡｌＣｕ膜であってもよい。

【0098】

図１５〜図２０を参照して、表面絶縁膜５０の上には、絶縁層７０が形成されている。絶縁層７０は、第１電極膜６１および第２電極膜６２を被覆している。絶縁層７０は、表面絶縁膜５０上に形成された第１絶縁膜７１と、第１絶縁膜７１上に形成された第２絶縁膜７２とを含む。第１絶縁膜７１は、例えば、酸化膜（ＳｉＯ_２膜）および窒化膜（ＳｉＮ膜）のいずれか一方または双方を含んでいてもよい。この実施形態では、第１絶縁膜７１は、ＳｉＮ膜からなる。

【0099】

第２絶縁膜７２は、例えば、ポリイミド等の絶縁性樹脂を含んでいてもよい。また、絶縁層７０は、例えば、１μｍ〜１０μｍの厚さを有していてもよい。この実施形態では、例えば、第１絶縁膜７１の厚さが０．５μｍ〜２μｍであり、第２絶縁膜７２の厚さが０．５μｍ〜８μｍであってもよい。
絶縁層７０には、第１開口７３および第２開口７４が形成されている。第１開口７３は、第１パッド部６３の周縁部を除く中央領域を露出させる。第２開口７４は、第２パッド部６５の周縁部を除く中央領域を露出させる。

【0100】

第１開口７３内には、第１外部電極２１が形成されている。第１外部電極２１は、第１開口７３内において第１パッド部６３（第１電極膜６１）に電気的に接続されている。これにより、第１外部電極２１は、第１電極膜６１を介して領域分離層３０（３１，３２，３４Ａ，３４Ｂ，３４Ｃ）と電気的に接続されている。また、第１外部電極２１は、ＴＶＳダイオード１Ａをフリップチップ実装（表面実装）するときの端子として機能するので、第１外部端子と称されてもよい。

【0101】

第１外部電極２１は、絶縁層７０から突出するように形成されている。第１外部電極２１は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、第１電極膜６１側からこの順に積層されたＮｉ膜、Ｐｄ膜、Ａｕ膜を含んでいてもよい。
第２開口７４内には、第２外部電極２２が形成されている。第２外部電極２２は、第２開口７４内において第２パッド部６５（第２電極膜６２）に電気的に接続されている。これにより、第２外部電極２２は、第２電極膜６２を介して第１ダイオード領域４１、第２ダイオード領域４２および第３ダイオード領域４３と電気的に接続されている。また、第２外部電極２２は、ＴＶＳダイオード１Ａをフリップチップ実装（表面実装）するときの端子として機能するので、第２外部端子と称されてもよい。

【0102】

第２外部電極２２は、絶縁層７０から突出するように形成されている。第２外部電極２２は、複数の金属膜が積層された積層構造を有していてもよい。複数の金属膜は、第２電極膜６２側からこの順に積層されたＮｉ膜、Ｐｄ膜、Ａｕ膜を含んでいてもよい。
図１５〜図２０を参照して、第１外部電極２１は、平面視において、基体２の短手方向に長い長方形状に形成されている。第１外部電極２１は、基体２の角部に配置される角部が面取りされることによって、当該１対の角部に、基体２の角部に対向するコーナ面８１を有している。

【0103】

第１外部電極２１の表面には、複数の第１凸部８２が形成されている。複数の第１凸部８２は、第１外部電極２１の表面に起伏を形成している。この実施形態では、各第１凸部８２は、平面視四角形状に形成されている。この実施形態では、複数の第１凸部８２は、行列状に配置されている。
第２外部電極２２は、平面視において、基体２の短手方向に長い長方形状に形成されている。第２外部電極２２は、基体２の角部に配置される角部が面取りされることによって、当該１対の角部に、基体２の角部に対向するコーナ面８３を有している。

【0104】

第２外部電極２２の表面には、平坦部８４と複数の第２凸部８５が形成されている。平坦部８４は、第２外部電極２２の表面が平坦に形成された部分であり、第２外部電極２２の内方側の２つの角部のうちの一方の角部８６の近傍に設けられている。この実施形態では、平坦部８４は、平面視において、角部８６を頂点とする直角二等辺三角形状に形成されている。

【0105】

各第２凸部８５は、第２外部電極２２の平坦部８４の周囲に設けられており、第２外部電極２２の表面の平坦部８４以外の領域に起伏を形成している。この実施形態では、各第２凸部８５は、平面視四角形状に形成されている。複数の第２凸部８５は、平坦部８４よりも小さい表面積で形成されている。この実施形態では、複数の第２凸部８５は、行列状に配置されている。

【0106】

このような第１外部電極２１および第２外部電極２２によれば、第１外部電極２１および第２外部電極２２の各表面に向けて光が照射されると、第１凸部８２および第２凸部８５によって構成される凹凸面によって、その光を良好に乱反射させることができる。これにより、第１外部電極２１および第２外部電極２２を良好に確認できるので、ＴＶＳダイオード１Ａの表裏判定を容易に行うことができる。また、第１外部電極２１および第２外部電極２２のうち、第２外部電極２２のみに直角二等辺三角形状の平坦部８４が形成されているので、第１外部電極２１と第２外部電極２２とを容易に判別することができる。例えば、第１外部電極２１と第２外部電極２２とをカメラで撮像して得られた画像を画像処理することによって、第１外部電極２１と第２外部電極２２とを容易に判別することができる。

【0107】

第１外部電極２１および第１電極膜６１は、本発明の「第１電極」の一例であり、第２外部電極２２および第２電極膜６２は、本発明の「第２電極」の一例である。
図２４は、図２０の断面図のより具体的な形状を示す断面図である。
図２４に示すように、第２〜第６コンタクト孔５２〜５６は、表面絶縁膜５０の表面から基体２へ向かって先細りとなるテーパ状に形成されている。図２４には現れていないが、第１コンタクト孔５１および第７コンタクト孔５７も同様に、表面絶縁膜５０の表面から基体２へ向かって先細りとなるテーパ状に形成されている。

【0108】

各第１配線部６４Ｃ，６４Ｄ，６４Ｅおよび各第２配線部６６Ａ，６６Ｂは、それぞれ、表面絶縁膜５０上の部分が表面絶縁膜５０の厚さに起因して嵩上げされている。これにより、第１配線部６４Ｃ，６４Ｄおよび６４Ｅは、表面絶縁膜５０上の部分から、それぞれ、第２コンタクト孔５２、第３コンタクト孔５３および第４コンタクト孔５４へ向かって凹む曲面状の上面６４Ｃａ，６４Ｄａおよび６４Ｅａを有している。また、第２配線部６６Ａおよび６６Ｂは、表面絶縁膜５０上の部分から、それぞれ第５コンタクト孔５５および第６コンタクト孔５６へ向かって凹む曲面状の上面６６Ａａおよび６６Ｂａを有している。

【0109】

また、前述したように、第２配線部６６Ａとその両側に配置された第１配線部６４Ｃ，６４Ｄとの間および第２配線部６６Ｂとその両側に配置された第１配線部６４Ｄ，６４Ｅとの間は、隙間６８によって、互いに電気的に絶縁されている。隙間６８の幅（第１配線部６４Ｃ，６４Ｄ，６４Ｅと第２配線部６６Ａ，６６Ｂとの距離ｄ）は、たとえば、１μｍ〜１０μｍである。

【0110】

図２５Ａ〜図２５Ｆは、図１５のＴＶＳダイオード１Ａの製造工程の一例を説明するための工程図である。図２５Ａ〜図２５Ｆは、図１７の切断面に対応する断面図である。
第２実施形態に係るＴＶＳダイオード１Ａを製造する場合にも、前述の図１１Ａ〜図１１Ｄの工程と同様な工程が適用される。

【0111】

つまり、図１１Ａに示すように、ｎ^＋型半導体基板７上にｎ型エピタキシャル層９１が形成されてなる元基体１０２が用意される。次に、図１１Ｂに示すように、元基体１０２の第１主面３に酸化膜（シリコン酸化膜）９２が形成される。次に、図１１Ｃに示すように、ｐ型不純物（この例ではボロン）９３が酸化膜９２を介してｎ型エピタキシャル層９１内に注入された後、熱処理が行われる。

【0112】

この後、酸化膜を形成するための熱処理が行われると同時にｐ型不純物を拡散するための熱処理が行われる。これにより、図１１Ｄに示すように、ｎ型エピタキシャル層９１の表層部にｐ型領域９４が形成されると同時に酸化膜９２の膜厚が大きくなる。
次に、図２５Ａに示すように、酸化膜９２における、領域分離層３０を形成すべき領域に対応する部分に開口部９５が形成される。そして、開口部９５を介してｎ型不純物（この例ではリン）が基体２内に注入された後、熱処理が行われる。また、表面に酸化膜を形成するための熱処理が行われる。

【0113】

これにより、ｐ型領域９４がさらに拡散され、ｎ型エピタキシャル層９１の表層部にｐ型半導体層１０が形成され、ｐ型半導体層１０とｎ^＋型半導体基板７との間にｎ型エピタキシャル層からなるｎ型層８が形成される。これにより、ｎ^＋型半導体基板７とｎ型層８とからなるｎ型半導体層６が得られる。また、ｎ型半導体層６とその上に形成されたｐ型半導体層１０とからなる基体２が得られる。また、基体２の第１主面３からｎ^＋型半導体基板７の深さ途中まで延びた領域分離層３０（３１，３２，３４Ａ，３４Ｂ，３４Ｃ）が形成される。この領域分離層３０よって、ｐ型半導体層１０は、第１領域１１、第２領域１２およびその他の領域に分離される。また、図２５Ａの酸化膜９２の開口部９５内に酸化膜（図示略）が形成される。

【0114】

次に、図２５Ｂに示すように、酸化膜９２における、第１ダイオード領域４１、第２ダイオード領域４２および第３ダイオード領域４３を形成すべき領域に対応する部分に開口部９６が形成される。そして、開口部９６を介してｎ型不純物（この例ではリン）が基体２内に注入された後、熱処理が行われる。また、酸化膜を形成するための熱処理が行われる。

【0115】

これにより、第１領域１５の表層部に第１ダイオード領域４１が形成され、第２領域１６の表層部に第２ダイオード領域４２が形成され、第３領域１７の表層部に第３ダイオード領域４３が形成される。また、図２５Ｂの酸化膜９２の開口部９６内に酸化膜（図示略）が形成される。
次に、図２５Ｃに示すように、酸化膜９２上に酸化膜を形成することにより、基体２の第１主面３上に、表面絶縁膜５０が形成される。

【0116】

次に、図２５Ｄに示すように、フォトリソグラフィおよびエッチングにより、表面絶縁膜５０に、第１〜第７コンタクト孔５１〜５７が形成される。
次に、第１ｐ^＋型コンタクト領域４５および第２ｐ^＋型コンタクト領域４６を形成すべき領域に選択的に開口を有するイオン注入マスク（図示略）が表面絶縁膜５０上に形成される。そして、イオン注入マスクを介してｐ型不純物（この例ではボロン）が基体２に注入された後、熱処理が行われる。

【0117】

これにより、第２領域１６の表層部に、第１ｐ^＋型コンタクト領域４５（図２０参照）および第２ｐ^＋型コンタクト領域４６が形成される。第１ｐ^＋型コンタクト領域４５の一部は、中間の第２コンタクト領域３４Ｂの表層部に入り込んでいる。第２ｐ^＋型コンタクト領域４６の一部は、他方側の第２コンタクト領域３４Ｃの表層部に入り込んでいる。この後、イオン注入マスクが除去される。

【0118】

次に、図２５Ｅに示すように、例えば、スパッタ法によって、基体２の第１主面３上に、第１主面３の露出面および表面絶縁膜５０を覆うように、電極膜が形成される。そして、フォトリソグラフィおよびエッチングにより、電極膜が、所望の形状にパターニングされる。これにより、第１電極膜６１（６３，６４Ｃ，６４Ｄ，６４Ｅ）および第２電極膜６２（６５，６６Ａ，６６Ｂ）が形成される。

【0119】

次に、図２５Ｆに示すように、例えばＣＶＤ法によって、第１電極膜６１および第２電極膜６２を被覆するように窒化膜が堆積されることにより、第１絶縁膜７１が形成される。次に、第１絶縁膜７１上に感光性ポリイミドが塗布されて第２絶縁膜７２が形成される。次に、第１開口７３および第２開口７４に対応するパターンで第２絶縁膜７２が露光・現像される。次に、第２絶縁膜７２をマスクとして第１絶縁膜７１がエッチングされて、第１開口７３および第２開口７４が形成される。これにより、第１開口７３および第２開口７４を有する絶縁層７０が形成される。

【0120】

最後に、第１開口７３および第２開口７４を埋めるように、Ｎｉ膜、Ｐｄ膜およびＡｕ膜が順にめっき成膜されて、第１外部電極２１および第２外部電極２２が形成される。これにより、図１５〜図２４に示すようなＴＶＳダイオード１Ａが得られる。
図２６は、ＴＶＳダイオード１Ａの電気的構造を示す回路図である。
ＴＶＳダイオード１Ａは、第１ｐｎ接合ダイオードＤＡおよび第２ｐｎ接合ダイオードＤＢの直列回路（第１方向用ダイオードＤ_ＡＢ）と、第３ｐｎ接合ダイオードＤＣおよび第４ｐｎ接合ダイオードＤＤの直列回路（第１方向用ダイオードＤ_ＣＤ）と、第５ｐｎ接合ダイオードＤＥ（第２方向用ダイオード）とを含んでいる。

【0121】

図１７および図２０を参照して、第１ｐｎ接合ダイオードＤＡのカソードは、第１ダイオード領域４１および第２電極膜６２を介して、第２外部電極２２に電気的に接続されている。第２ｐｎ接合ダイオードＤＢのカソードは、ｎ型半導体層６（ｎ型層８およびｎ^＋型半導体基板７）、領域分離層３０の第１および第２コンタクト領域３１，３４Ａ〜３４Ｃならびに第１電極膜６１を介して、第１外部電極２１に電気的に接続されている。つまり、第１ｐｎ接合ダイオードＤＡのカソードは第２外部電極２２に接続され、第２ｐｎ接合ダイオードＤＢのカソードは、第１外部電極２１に接続されている。

【0122】

第３ｐｎ接合ダイオードＤＣのカソードは、第３ダイオード領域４３および第２電極膜６２を介して、第２外部電極２２に電気的に接続されている。第４ｐｎ接合ダイオードＤＤのカソードは、ｎ型半導体層６（ｎ型層８およびｎ^＋型半導体基板７）、領域分離層３０の第１および第２コンタクト領域３１，３４Ａ〜３４Ｃならびに第１電極膜６１を介して、第１外部電極２１に電気的に接続されている。つまり、第３ｐｎ接合ダイオードＤＣのカソードは第２外部電極２２に接続され、第４ｐｎ接合ダイオードＤＤのカソードは、第１外部電極２１に接続されている。

【0123】

図２０を参照して、第５ｐｎ接合ダイオードＤＥのカソード（第２ダイオード領域４２）は、第２電極膜６２を介して、第２外部電極２２に電気的に接続されている。第５ｐｎ接合ダイオードＤＥのアノード（第２領域１６）は、ｐ^＋コンタクト領域４５，４６および第１電極膜６１を介して、第１外部電極２１に電気的に接続されている。つまり、第５ｐｎ接合ダイオードＤＥのアノードは第１外部電極２１に接続され、第５ｐｎ接合ダイオードＤＥのカソードは、第２外部電極２２に接続されている。

【0124】

以下において、第２外部電極２２から基体２内を通って第１外部電極２１に向かって電流が流れる方向を「第１方向」といい、第１外部電極２１から基体２内を通って第２外部電極２２に向かって電流が流れる方向を「第２方向」という。第１方向用ダイオードＤ_ＡＢ，Ｄ_ＣＤは、第１実施形態に係るＴＶＳダイオード１と同様な特性を有している。具体的には、第１方向用ダイオードＤ_ＡＢ，Ｄ_ＣＤは、例えば、前述の図１３Ｂに示すような、第１のＶ−Ｉ特性（実線のグラフ）および第２のＶ−Ｉ特性（破線のグラフ）を有している。また、第１方向用ダイオードＤ_ＡＢ，Ｄ_ＣＤは、例えば、前述の図１４Ｂに示すような、第１のＩ_ｐｐ−Ｖ_ｃｌ特性（実線のグラフ）および第２のＩ_ｐｐ−Ｖ_ｃｌ特性（破線のグラフ）を有している。

【0125】

第１のＩ_ｐｐ−Ｖ_ｃｌ特性で示されるブレークダウン電圧をＶ_Ｂ１とすると、第２外部電極２２の電圧Ｖ_２が第１外部電極２１の電圧Ｖ_１よりも高くかつその差（Ｖ_２−Ｖ_１）がＶ_Ｂ１以上になると、第１方向用ダイオードＤ_ＡＢ，Ｄ_ＣＤに第１方向に電流が流れる。したがって、第２外部電極２２に（Ｖ_１＋Ｖ_Ｂ１）以上のサージ電圧が印加されると、第１方向用ダイオードＤ_ＡＢ，Ｄ_ＣＤに第１方向に電流が流れる。これにより、第１方向用ダイオードＤ_ＡＢ，Ｄ_ＣＤの第１のＶ−Ｉ特性に基づき、サージ電圧が吸収される。

【0126】

第２方向用ダイオードＤＥの順方向電圧をＶ_Ｆとすると、第１外部電極２１の電圧Ｖ_１が第２外部電極２２の電圧Ｖ_２よりも高くかつその差（Ｖ_１−Ｖ_２）がＶ_Ｆ以上になると、第２方向用ダイオードＤＥに第２方向に電流が流れる。
第１方向用ダイオードＤ_ＡＢ，Ｄ_ＣＤの第２のＶ−Ｉ特性で示されるブレークダウン電圧をＶ_Ｂ２とすると、Ｖ_Ｂ２は第２方向用ダイオードＤＥの順方向電圧Ｖ_Ｆよりも大きいため、第１方向用ダイオードＤ_ＡＢ，Ｄ_ＣＤに、第２方向に電流は流れない。

【0127】

第２実施形態においても、比較的低電圧で作動する回路においてサージ電圧を吸収するのに好適な単方向ＴＶＳダイオードを実現できる。
以上、本発明の実施形態について説明したが、本発明は、他の形態で実施することもできる。例えば、前述の第２実施形態では、第３領域１７に第３ダイオード領域４３が形成されているが、第３領域１７の第３ダイオード領域４３が形成されていなくてもよい。この場合には、表面絶縁膜５０に、第７コンタクト孔５７は形成されない。

【0128】

その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能で
ある。

【符号の説明】

【0129】

１，１Ａ ＴＶＳダイオード
２ 基体
３ 第１主面
４ 第２主面
５Ａ〜５Ｄ 側面
６ ｎ型半導体層
７ ｎ^＋型半導体基板
８ ｎ型層
１０ ｐ型半導体層
１１，１５ 第１領域
１２，１６ 第２領域
１７ 第３領域
２１ 第１外部電極
２２ 第２外部電極
３０ 領域分離層
３１ 第１コンタクト領域
３２ 非コンタクト領域
３３Ａ．３３Ｂ，３４Ａ，３４Ｂ，３４Ｃ 第２コンタクト領域
４１，４２，４３ ダイオード領域
４５，４６ ｐ^＋型コンタクト領域
５０ 表面絶縁膜
５０ａ〜５０ｄ，５１〜５７ コンタクト孔
６１ 第１電極膜
６２ 第２電極膜
６３ 第１パッド部
６４Ａ，６４Ｂ，６４Ｃ，６４Ｄ，６４Ｅ 第１配線部
６５ 第２パッド部
６６，６６Ａ，６６Ｂ 第２配線部
６８ 隙間
７０ 絶縁層
７１ 第１絶縁膜
７２ 第２絶縁膜
７３ 第１開口
７４ 第２開口
８１ コーナ面
８２ 第１凸部
８３ コーナ面
８４ 平坦部
８５ 第２凸部
８６ 角部
９１ ｎ型エピタキシャル層
９２ 第１酸化膜
９３ ボロン
９４ ｐ型領域
９５ 開口部
９６ 開口部
ＤＡ〜ＤＥ ｐｎ接合ダイオード

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11A】

【図11B】

【図11C】

【図11D】

【図11E】

【図11F】

【図11G】

【図11H】

【図11I】

【図11J】

【図12】

【図13A】

【図13B】

【図13C】

【図14A】

【図14B】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25A】

【図25B】

【図25C】

【図25D】

【図25E】

【図25F】

【図26】