特許 5647722 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5647722

(24)【登録日】2014年11月14日

(45)【発行日】2015年1月7日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   G11C 13/00 20060101AFI20141211BHJP

【ＦＩ】

   G11C13/00 150

   G11C13/00 110P

【請求項の数】7

【全頁数】17

(21)【出願番号】特願2013-230793(P2013-230793)

(22)【出願日】2013年11月7日

(62)【分割の表示】特願2007-123067(P2007-123067)の分割

【原出願日】2007年5月8日

(65)【公開番号】特開2014-41692(P2014-41692A)

(43)【公開日】2014年3月6日

【審査請求日】2013年12月9日

(73)【特許権者】

【識別番号】513192281

【氏名又は名称】ピーエスフォー ルクスコ エスエイアールエル

【氏名又は名称原語表記】ＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ．

(74)【代理人】

【識別番号】100115738

【弁理士】

【氏名又は名称】鷲頭 光宏

(74)【代理人】

【識別番号】100121681

【弁理士】

【氏名又は名称】緒方 和文

(74)【代理人】

【識別番号】100130982

【弁理士】

【氏名又は名称】黒瀬 泰之

(74)【代理人】

【識別番号】100127199

【弁理士】

【氏名又は名称】三谷 拓也

(72)【発明者】

【氏名】片桐 誠志

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２００５−２６７８３７（ＪＰ，Ａ）

【文献】 特開２００５−１６６２１０（ＪＰ，Ａ）

【文献】 特開２００４−３５５６８９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １３／００

(57)【特許請求の範囲】

【請求項1】

第１ワード線と、前記第１ワード線と交差する第１ビット線と、前記第１ワード線と前記第１ビット線の交点に配置され、論理値によってライト時の所要時間が異なる第１記憶素子と、
第１バイアスノードと、
前記第１ビット線と前記第１バイアスノードとの間に接続され、前記第１記憶素子のライト動作の際に前記第１ビット線と前記第１バイアスノードとの間を導通する第１スイッチ回路と、
前記第１バイアスノードに接続され、活性化時に前記第１バイアスノードに第１ライト電流を印加する第１電流供給回路と、
前記第１バイアスノードに接続され、活性化時に前記第１バイアスノードに第２ライト電流を印加する第２電流供給回路と、
第１及び第２論理値のいずれか一方の論理値を示すライトデータを一時的にラッチする第１ラッチ回路と、
第１ライト制御回路と、を備え、
前記第１ライト制御回路は、前記第１ラッチ回路がラッチするライトデータの前記第１論理値に応じて、前記第１電流供給回路を活性化し、前記第２電流供給回路を非活性化し、さらに、前記第１ラッチ回路がラッチするライトデータの前記第２論理値に応じて、前記第１電流供給回路を非活性化し、前記第２電流供給回路を活性化し、
前記第１ライト制御回路は、第１乃至第３のパルスを周期的に有する第１制御信号を受けることに応じて、前記第１ライト電流の印加時間及び前記第２ライト電流の印加時間のそれぞれを制御する、ことを特徴とする半導体装置。

【請求項2】

第２ワード線と、前記第２ワード線と交差する第２ビット線と、前記第２ワード線と前記第２ビット線の交点に配置され、論理値によってライト時の所要時間が異なる第２記憶素子と、
第２バイアスノードと、
前記第２ビット線と前記第２バイアスノードとの間に接続され、前記第２記憶素子のライト動作の際に前記第２ビット線と前記第２バイアスノードとの間を導通する第２スイッチ回路と、
前記第２バイアスノードに接続され、活性化時に前記第２バイアスノードに第３ライト電流を印加する第３電流供給回路と、
前記第２バイアスノードに接続され、活性化時に前記第２バイアスノードに第４ライト電流を印加する第４電流供給回路と、
前記第１及び第２論理値のいずれか一方の論理値を示すライトデータを一時的にラッチする第２ラッチ回路と、
第２ライト制御回路と、を備え、
前記第２ライト制御回路は、前記第２ラッチ回路がラッチするライトデータの前記第１論理値に応じて、前記第３電流供給回路を活性化し、前記第４電流供給回路を非活性化し、さらに、前記第２ラッチ回路がラッチするライトデータの前記第２論理値に応じて、前記第３電流供給回路を非活性化し、前記第４電流供給回路を活性化し、
前記第２ライト制御回路は、第４乃至第６のパルスを周期的に有する第２制御信号を受けることに応じて、前記第３ライト電流の印加時間及び前記第４ライト電流の印加時間のそれぞれを制御する請求項１記載の半導体装置。

【請求項3】

前記第１スイッチ回路及び前記第２スイッチ回路は、互いに共通のスイッチ信号に応じて、導通することを特徴とする請求項２記載の半導体装置。

【請求項4】

前記第１ラッチ回路及び前記第１ライト制御回路は、第１カラム選択信号の所定論理値を受けることに応じて、共通に選択され、前記第２ラッチ回路及び前記第２ライト制御回路は、前記第１カラム選択信号と位相の異なる第２カラム選択信号の所定論理値を受けることに応じて、共通に選択されることを特徴とする請求項２又は３に記載の半導体装置。

【請求項5】

前記第１ライト制御回路は、前記第１乃至第３のパルスを周期的に有する第１制御信号と、フィードバック信号を受けるシフトレジスタと、
前記シフトレジスタの出力と、前記第１ラッチ回路の出力とを受け、前記フィードバック信号を出力すると共に、前記第１ライト電流の印加時間を示す第１信号及び前記第２ライト電流の印加時間を示す第２信号を生成するライトパルス発生部と、を備えることを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。

【請求項6】

前記第１電流供給回路は、前記第１ライト電流の印加時間を示す第１信号を受ける制御端子を有する第１トランジスタを含み、前記第２電流供給回路は、前記第２ライト電流の印加時間を示す第２信号を受ける制御端子を有する第２トランジスタを、含むことを特徴とする請求項５に記載の半導体装置。

【請求項7】

前記第１及び第２トランジスタは、互いに同じ導電型のトランジスタであることを特徴とする請求項６に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は半導体記憶装置及びその書き込み制御方法に関し、特に、書き込むべきデータの論理レベルによって書き込み時間に差がある半導体記憶装置及びこのような半導体記憶装置に対する書き込み制御方法に関する。

【背景技術】

【0002】

パーソナルコンピュータやサーバなどには、階層的に構築された種々の記憶装置が用いられる。下層の記憶装置は安価で且つ大容量であることが求められ、上層の記憶装置には高速アクセスが求められる。最も下層の記憶装置としては、一般的にハードディスクドライブや磁気テープなどの磁気ストレージが用いられる。磁気ストレージは不揮発性であり、しかも、半導体メモリなどに比べて極めて大容量のデータを安価に保存することが可能であるが、アクセススピードが遅く、しかも、多くの場合ランダムアクセス性を有していない。このため、磁気ストレージには、プログラムや長期的に保存すべきデータなどが格納され、必要に応じてより上層の記憶装置に転送される。

【0003】

メインメモリは、磁気ストレージよりも上層の記憶装置である。一般的に、メインメモリにはＤＲＡＭ（Dynamic Random Access Memory）が用いられる。ＤＲＡＭは、磁気ストレージに比べて高速アクセスが可能であり、しかも、ランダムアクセス性を有している。また、ＳＲＡＭ（Static Random Access Memory）などの高速半導体メモリよりも、ビット単価が安いという特徴を有している。

【0004】

最も上層の記憶装置は、ＭＰＵ（Micro Processing Unit）に内蔵された内蔵キャッシュメモリである。内蔵キャッシュメモリは、ＭＰＵのコアと内部バスを介して接続されることから、極めて高速なアクセスが可能である。しかしながら、確保できる記録容量は極めて少ない。尚、内蔵キャッシュとメインメモリとの間の階層を構成する記憶装置として、２次キャッシュや３次キャッシュなどが使用されることもある。

【0005】

ＤＲＡＭがメインメモリとして選択される理由は、アクセス速度とビット単価のバランスが非常に良いからである。しかも、半導体メモリの中では大容量であり、近年においては１ギガビットを超える容量を持つチップも開発されている。しかしながら、ＤＲＡＭは揮発性メモリであり、電源を切ると記憶データが失われてしまうため、プログラムや長期的に保存すべきデータの格納には適していない。また、電源投入中も、データを保持するためには定期的にリフレッシュ動作を行う必要があるため、消費電力の低減に限界があるとともに、コントローラによる複雑な制御が必要であるという課題を抱えている。

【0006】

大容量の不揮発性半導体メモリとしては、フラッシュメモリが知られている。しかしながら、フラッシュメモリは、データの書き込みやデータの消去に大電流が必要であり、しかも、書き込み時間や消去時間が非常に長いというデメリットを有している。したがって、メインメモリとしてのＤＲＡＭを代替することは不適切である。その他、ＭＲＡＭ（Magnetoresistive Random Access Memory）やＦＲＡＭ（Ferroelectric Random Access Memory）等の不揮発性メモリが提案されているが、ＤＲＡＭと同等の記憶容量を得ることは困難である。

【0007】

一方、ＤＲＡＭに代わる半導体メモリとして、相変化材料を用いて記録を行うＰＲＡＭ（Phase change Random Access Memory）が提案されている（特許文献１，２参照）。ＰＲＡＭは、記録層に含まれる相変化材料の相状態によってデータを記憶する。つまり、相変化材料は、結晶相における電気抵抗とアモルファス相における電気抵抗が大きく異なっていることから、これを利用して、データを記録することができる。

【0008】

相状態の変化は、相変化材料に書き込み電流を流し、これにより相変化材料を加熱することによって行われる。データの読み出しは、相変化材料に読み出し電流を流し、その抵抗値を測定することによって行われる。読み出し電流は、相変化を生じさせないよう、書き込み電流よりも十分小さな値に設定される。このように、相変化材料の相状態は、高熱を印加しない限り変化しないことから、電源を切ってもデータが失われることはない。

【0009】

相変化材料をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化材料を融点以上の温度に加熱し、その後急速に冷却する必要がある。一方、相変化材料を結晶化（セット）するためには、書き込み電流の印加によって相変化材料を結晶化温度以上、融点未満の温度に加熱し、その後徐々に冷却する必要がある。このため、ＰＲＡＭは、リセット動作に比べてセット動作に必要な時間が長いという特徴を有している。

【先行技術文献】

【特許文献】

【0010】

【特許文献1】特開２００６−２４３５５号公報

【特許文献2】特開２００５−１５８１９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0011】

このように、ＰＲＡＭでは、セット動作に必要な時間とリセット動作に必要な時間が大きく異なるため、データ書き込み時における制御が複雑となり、ＤＲＡＭなど他の汎用メモリとの互換性を確保することは困難であった。このような問題は、ＰＲＡＭのみならず、書き込むべき論理値によって書き込み時の所要時間が異なるタイプの半導体記憶装置において共通に生じる問題である。

【0012】

本発明はこのような問題を解決すべくなされたものであって、本発明による半導体記憶装置は、書き込むべき論理値によって書き込み時の所要時間が異なるタイプの半導体記憶装置の制御を簡素化することを目的とする。

【課題を解決するための手段】

【0013】

本発明による半導体記憶装置は、ワード線と、前記ワード線と交差するビット線と、前記ワード線と前記ビット線の交点に配置され、論理値によってライト時の所要時間が異なる記憶素子と、前記ビット線に書き込み電流を供給するライトドライバと、前記ライトドライバの動作を制御する書き込み制御回路と、前記書き込み制御回路にタイミング信号を供給するタイミング信号生成回路とを備え、前記タイミング信号は、第１の論理レベルを書き込む場合における前記書き込み電流の供給開始時を示すパルスと、前記第１の論理レベルを書き込む場合における前記書き込み電流の供給終了時を示すパルスと、第２の論理レベルを書き込む場合における前記書き込み電流の供給開始時及び供給終了時の少なくとも一方を示すパルスとを含んだ波形を有していることを特徴とする。

【0014】

また、本発明による半導体記憶装置の書き込み制御方法は、ワード線と、前記ワード線と交差するビット線と、前記ワード線と前記ビット線の交点に配置され、論理値によってライト時の所要時間が異なる記憶素子と、前記ビット線に書き込み電流を供給する第１及び第２の書き込みトランジスタとを備える半導体記憶装置の書き込み制御方法であって、第１乃至第３のパルスを有するタイミング信号を生成するステップと、第１の論理レベルを書き込む場合には前記第１のパルスから前記第３のパルスまでの期間に亘って前記第１の書き込みトランジスタを導通させ、第２の論理レベルを書き込む場合には前記第１のパルスから前記第２のパルスまでの期間に亘って前記第２の書き込みトランジスタを導通させるステップとを備えることを特徴とする。

【発明の効果】

【0015】

このように本発明によれば、第１及び第２の論理レベルの書き込み開始時及び書き込み終了時を示すタイミング信号を用い、これに同期してビット線に書き込み電流を流していることから、書き込むべき論理値によって書き込み時の所要時間が異なるタイプの半導体記憶装置の制御を簡素化することが可能となる。これにより、書き込むべき論理値を意識することなくデータの書き込みを行うことができることから、シンクロナス型のＤＲＡＭとの互換性を持たせることが容易となる。

【図面の簡単な説明】

【0016】

【図1】本発明の好ましい実施形態による半導体記憶装置の回路図である。

【図2】本発明による半導体記憶装置がＰＲＡＭである場合におけるメモリセルＭＣの回路図である。

【図3】カルコゲナイド材料を含む相変化材料の相状態を制御する方法を説明するためのグラフである。

【図4】タイミング信号ＴＳ１〜ＴＳ５及びタイミング選択信号ＳＥＬ１〜ＳＥＬ５の波形図である。

【図5】書き込み制御回路ＷＣ（ＷＣ１〜ＷＣｎ）の構成を示すブロック図である。

【図6】ライトデータラッチ回路４１の回路図である。

【図7】セレクター４２の回路図である。

【図8】シフトレジスタ４３の回路図である。

【図9】各種内部信号の波形図である。

【図10】ライトパルス発生部４４の回路図である。

【図11】本発明の好ましい実施形態による書き込み制御動作を説明するためのタイミング図である。

【図12】タイミング信号ＴＳの他の例を示す波形図である。

【図13】タイミング信号ＴＳのさらに他の例を示す波形図である。

【図14】カラム選択信号ＣＳ１〜ＣＳｎを生成する変形例による回路を示す図である。

【図15】図１６に示す回路の動作を説明するためのタイミング図である。

【図16】ｊ＝０．５とした場合の動作の一例を示すタイミング図である。

【発明を実施するための形態】

【0017】

以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。

【0018】

図１は、本発明の好ましい実施形態による半導体記憶装置の回路図である。

【0019】

図１に示す半導体記憶装置は、ワード線ＷＬ１〜ＷＬｍと、ワード線ＷＬ１〜ＷＬｍと交差するビット線ＢＬ１〜ＢＬｎと、ワード線とビット線の交点に配列されたメモリセルＭＣ（１，１）〜ＭＣ（ｍ，ｎ）とを備えたマトリクス状のメモリである。

【0020】

ワード線ＷＬ１〜ＷＬｍの選択はロウセレクタ１１によって行われ、ワード線ＷＬ１〜ＷＬｍのいずれか一つが活性状態とされる。また、ビット線ＢＬ１〜ＢＬｎには、それぞれ書き込み電流を供給するライトドライバＷＤ１〜ＷＤｎが接続されている。ライトドライバＷＤ１〜ＷＤｎの動作は、それぞれ書き込み制御回路ＷＣ１〜ＷＣｎによって制御される。書き込み制御回路ＷＣ１〜ＷＣｎには、図１に示すように、ライトデータＤａｔａが共通に供給される。

【0021】

カラムセレクタ１２は、書き込み制御回路ＷＣ１〜ＷＣｎにそれぞれ対応するカラム選択信号ＣＳ１〜ＣＳｎを生成する回路であり、これによって、書き込み制御回路ＷＣ１〜ＷＣｎの選択が行われる。カラムセレクタ１２には、クロック信号ＣＬＫが供給されており、これによりカラムセレクタ１２はクロック信号ＣＬＫに同期した動作を行う。

【0022】

図１に示すように、ライトドライバＷＤ１〜ＷＤｎは、それぞれセット用トランジスタ２１及びリセット用トランジスタ２２によって構成されている。いずれのトランジスタもＰチャンネル型のＭＯＳトランジスタである。セット用トランジスタ２１のソースはセット電位配線Ｖｓｅｔに接続され、リセット用トランジスタ２２のソースはリセット電位配線Ｖｒｅｓｅｔに接続されている。これらトランジスタ２１，２２のドレインは、ＹスイッチＹ１〜Ｙｎを介して、対応するビット線ＢＬ１〜ＢＬｎに共通接続されている。ＹスイッチＹ１〜Ｙｎには、選択信号Ｙｓｅｌが共通に供給される。

【0023】

これにより、選択信号Ｙｓｅｌが活性化した状態でセット用トランジスタ２１がオンすると、対応するビット線ＢＬ１〜ＢＬｎにセット電流が供給される。一方、選択信号Ｙｓｅｌが活性化した状態でリセット用トランジスタ２２がオンすると、対応するビット線ＢＬ１〜ＢＬｎにリセット電流が供給されることになる。

【0024】

セット用トランジスタ２１のゲートに供給されるセットパルス３１と、リセット用トランジスタ２２のゲートに供給されるリセットパルス３２は、対応する書き込み制御回路ＷＣ１〜ＷＣｎによって生成される。

【0025】

図１に示すように、書き込み制御回路ＷＣ１〜ＷＣｎには、ライトデータＤａｔａ及びカラム選択信号ＣＳ１〜ＣＳｎの他、タイミング信号生成回路１３によって生成されるタイミング信号ＴＳ及びタイミング選択信号ＳＥＬが供給される。これら信号のうち、ライトデータＤａｔａ、タイミング信号ＴＳ及びタイミング選択信号ＳＥＬについては、書き込み制御回路ＷＣ１〜ＷＣｎに対して共通に供給される。これに対し、カラム選択信号ＣＳ１〜ＣＳｎについては、書き込み制御回路ＷＣ１〜ＷＣｎに対してそれぞれ個別に供給される。

【0026】

タイミング信号ＴＳは５本のタイミング信号ＴＳ１〜ＴＳ５からなり、タイミング選択信号ＳＥＬは５本のタイミング選択信号ＳＥＬ１〜ＳＥＬ５からなる。

【0027】

図２は、本発明による半導体記憶装置がＰＲＡＭである場合におけるメモリセルＭＣの回路図である。

【0028】

図２に示すように、本発明による半導体記憶装置がＰＲＡＭである場合、メモリセルＭＣは相変化材料からなる不揮発性記憶素子ＰＣと選択トランジスタＴｒによって構成され、これらがビット線ＢＬとソース電位ＶＳＳとの間に直列接続されることになる。

【0029】

不揮発性記憶素子ＰＣを構成する相変化材料としては、２以上の相状態を取り、且つ、相状態によって電気抵抗が異なる材料であれば特に制限されないが、いわゆるカルコゲナイド材料を選択することが好ましい。カルコゲナイド材料とは、ゲルマニウム（Ｇｅ）、アンチモン（Ｓｂ）、テルル（Ｔｅ）、インジウム（Ｉｎ）、セレン（Ｓｅ）等の元素を少なくとも一つ以上含む合金を指す。一例として、ＧａＳｂ、ＩｎＳｂ、ＩｎＳｅ、Ｓｂ_２Ｔｅ_３、ＧｅＴｅ等の２元系元素、Ｇｅ_２Ｓｂ_２Ｔｅ_５、ＩｎＳｂＴｅ、ＧａＳｅＴｅ、ＳｎＳｂ_２Ｔｅ_４、ＩｎＳｂＧｅ等の３元系元素、ＡｇＩｎＳｂＴｅ、（ＧｅＳｎ）ＳｂＴｅ、ＧｅＳｂ（ＳｅＴｅ）、Ｔｅ_８１Ｇｅ_１５Ｓｂ_２Ｓ_２等の４元系元素が挙げられる。

【0030】

カルコゲナイド材料を含む相変化材料は、アモルファス相（非晶質相）及び結晶相のいずれかの相状態をとることができ、アモルファス相では相対的に高抵抗状態、結晶相では相対的に低抵抗状態となる。

【0031】

選択トランジスタＴｒは、ＮチャンネルＭＯＳトランジスタによって構成され、そのゲート電極は対応するワード線ＷＬに接続されている。これにより、ワード線ＷＬが活性化すると、ビット線ＢＬとソース電位ＶＳＳとの間に不揮発性記憶素子ＰＣが接続された状態となる。

【0032】

既に説明したとおり、相変化材料をアモルファス化（リセット）するためには、書き込み電流の印加によって相変化材料を融点以上の温度に加熱し、その後急速に冷却する必要がある。一方、相変化材料を結晶化（セット）するためには、書き込み電流の印加によって相変化材料を結晶化温度以上、融点未満の温度に加熱し、その後徐々に冷却する必要がある。図３は、これを説明するためのグラフである。曲線ａは、不揮発性記憶素子ＰＣを構成する相変化材料をアモルファス化（リセット）する場合の加熱方法を示しており、曲線ｂは、不揮発性記憶素子ＰＣを構成する相変化材料を結晶化（セット）する場合の加熱方法を示している。

【0033】

図３に示すように、ＰＲＡＭでは、リセット動作に比べてセット動作に必要な時間が長くなる。

【0034】

図４は、タイミング信号ＴＳ１〜ＴＳ５及びタイミング選択信号ＳＥＬ１〜ＳＥＬ５の波形図である。

【0035】

図４に示すように、タイミング信号ＴＳ１〜ＴＳ５はいずれもクロック信号ＣＬＫに同期した信号であり、互いにｊクロックずつ位相の異なる信号である。本実施形態においてはｊ＝１であり、したがって、タイミング信号ＴＳ１〜ＴＳ５の位相は互いに１クロックずつずれている。

【0036】

タイミング信号ＴＳ１〜ＴＳ５は、３つのパルスが繰り返し現れる波形を有している。タイミング信号ＴＳ１を例として具体的に説明すると、クロック信号ＣＬＫのアクティブエッジ＃１、＃２及び＃５に同期したパルスＰ１〜Ｐ３からなるパルス群Ｐが繰り返される。このため、１つのパルス群Ｐは５クロックの期間を使用する。したがって、タイミング信号ＴＳ１〜ＴＳ５の位相を互いに１クロックずつずらすことにより、クロック信号ＣＬＫの全てのアクティブエッジは、いずれかのパルス群Ｐの開始タイミングとなる。図４に示す例で言えば、クロック信号ＣＬＫのアクティブエッジ＃１〜＃５は、それぞれタイミング信号ＴＳ１〜ＴＳ５のパルス群Ｐの開始タイミングとなる。また、クロック信号ＣＬＫのアクティブエッジ＃６〜＃１０も、それぞれタイミング信号ＴＳ１〜ＴＳ５のパルス群Ｐの開始タイミングとなる。

【0037】

パルスＰ１からパルスＰ３までの期間は、相変化材料を結晶化（セット）するための期間に相当し、本実施形態では４クロックである。また、パルスＰ１からパルスＰ２までの期間は、相変化材料をアモルファス化（リセット）するための期間に相当し、本実施形態では１クロックである。

【0038】

図４に示すように、タイミング選択信号ＳＥＬ１〜ＳＥＬ５は、それぞれタイミング信号ＴＳ１〜ＴＳ５のパルス群Ｐの開始に先立つワンショットパルス波形を有している。したがって、これらタイミング選択信号ＳＥＬ１〜ＳＥＬ５の位相も互いに１クロックずつずれており、５クロックごとに活性化されることになる。

【0039】

次に、書き込み制御回路ＷＣ（ＷＣ１〜ＷＣｎ）の回路構成について説明する。

【0040】

図５は、書き込み制御回路ＷＣ（ＷＣ１〜ＷＣｎ）の構成を示すブロック図である。

【0041】

図５に示すように、書き込み制御回路ＷＣは、ライトデータラッチ回路４１、セレクター４２、シフトレジスタ４３及びライトパルス発生部４４によって構成されている。書き込み制御回路ＷＣに供給される信号のうち、ライトデータＤａｔａはライトデータラッチ回路４１に供給され、タイミング信号ＴＳ及びタイミング選択信号ＳＥＬはセレクター４２に供給される。カラム選択信号ＣＳ（ＣＳ１〜ＣＳｎ）については、全てのブロック４１〜４４に供給される。

【0042】

図６は、ライトデータラッチ回路４１の回路図である。

【0043】

図６に示すように、ライトデータラッチ回路４１は、いわゆるトランスペアレントラッチ回路（又はスルーラッチ回路）と呼ばれる回路によって構成されている。トランスペアレントラッチ回路は２つの入力端Ｄ，Ｇを有しており、入力端Ｇに供給される信号がローレベルからハイレベルに変化したタイミングにて、入力端Ｄに供給される信号をラッチする。入力端Ｇに供給される信号がハイレベルである期間は、ラッチした論理レベルを出力端Ｑから出力するが、入力端Ｇに供給される信号がローレベルになると、入力端Ｄに供給される信号をそのまま出力端Ｑから出力する。つまり、入力端Ｇに供給される信号がローレベルである場合には、入力信号をスルーする回路である。

【0044】

そして、図６に示すように、入力端ＤにはライトデータＤａｔａが供給され、入力端Ｇには対応するカラム選択信号ＣＳ（ＣＳ１〜ＣＳｎ）が供給される。出力端Ｑは、内部信号５１としてライトパルス発生部４４に供給される。

【0045】

図７は、セレクター４２の回路図である。

【0046】

図７に示すように、セレクター４２は、５つのトランスペアレントラッチ回路６１〜６５と、これらに対応する５つのトランスファーゲート７１〜７５によって構成されている。トランスペアレントラッチ回路６１〜６５の機能は、既に説明したとおりである。

【0047】

トランスペアレントラッチ回路６１〜６５の入力端Ｄには、タイミング選択信号ＳＥＬ１〜ＳＥＬ５がそれぞれ供給されている。また、トランスペアレントラッチ回路６１〜６５の入力端Ｇには、対応するカラム選択信号ＣＳ（ＣＳ１〜ＣＳｎ）が共通に供給されている。

【0048】

また、トランスファーゲート７１〜７５の入力端には、タイミング信号ＴＳ１〜ＴＳ５がそれぞれ供給されている。トランスファーゲート７１〜７５の動作はそれぞれトランスペアレントラッチ回路６１〜６５の出力信号によって制御され、対応するトランスペアレントラッチ回路６１〜６５の出力端Ｑがハイレベルとなり、反転出力端／Ｑがローレベルとなると、対応するタイミング信号ＴＳ１〜ＴＳ５を通過させる。トランスファーゲート７１〜７５の出力は共通接続され、内部信号５２としてシフトレジスタ４３に供給される。

【0049】

このような回路構成により、対応するカラム選択信号ＣＳ（ＣＳ１〜ＣＳｎ）がローレベルからハイレベルに変化すると、トランスペアレントラッチ回路６１〜６５にタイミング選択信号ＳＥＬ１〜ＳＥＬ５がそれぞれラッチされる。したがって、いずれか一つのトランスペアレントラッチ回路６１〜６５にハイレベルがラッチされ、対応するトランスファーゲート７１〜７５をオンさせる。これにより、出力される内部信号５２は、タイミング信号ＴＳ１〜ＴＳ５のいずれかと同じ波形となる。

【0050】

図８は、シフトレジスタ４３の回路図である。

【0051】

図８に示すように、シフトレジスタ４３は、３つのリセット機能付きラッチ回路８１〜８３によって構成されている。これらリセット機能付きラッチ回路８１〜８３は、クロック端Ｃに供給される信号がローレベルからハイレベルに変化したタイミングで入力端Ｄに供給される信号を取り込み、これを出力端Ｑから出力する回路である。また、リセット端Ｒに供給される信号がハイレベルになると、ラッチしたデータをゼロにリセットする。

【0052】

これら３つのリセット機能付きラッチ回路８１〜８３は、図８に示すようにカスケード接続され、初段のラッチ回路８１の入力端Ｄには、対応するカラム選択信号ＣＳ（ＣＳ１〜ＣＳｎ）が供給される。また、クロック端Ｃには内部信号５２が共通に供給され、リセット端Ｒには後述する内部信号５６が共通に供給される。

【0053】

そして、これらリセット機能付きラッチ回路８１〜８３の出力端Ｑから出力される信号は、それぞれ内部信号５３〜５５としてライトパルス発生部４４に供給される。

【0054】

内部信号５３〜５５の波形は、図９に示されている。

【0055】

上述の通り、クロック端Ｃに供給される内部信号５２は、タイミング信号ＴＳ１〜ＴＳ５のいずれかと同じ波形である。このため、図９に示すように、内部信号５２は３つのパルスＰ１〜Ｐ３を有している。したがって、カラム選択信号ＣＳ（ＣＳ１〜ＣＳｎ）のレベルは、パルスＰ１〜Ｐ３に同期してリセット機能付きラッチ回路８１〜８３に順次と取り込まれる。これにより、内部信号５３〜５５は、パルスＰ１〜Ｐ３に同期して順次ハイレベルとなる。

【0056】

図１０は、ライトパルス発生部４４の回路図である。

【0057】

図１０に示すように、ライトパルス発生部４４は、内部信号５３〜５５を受けてそれぞれワンショットパルス１０３〜１０５を生成するワンショットパルス生成部９３〜９５と、ワンショットパルス１０３，１０５を受けるＳＲラッチ１１１と、ワンショットパルス１０３，１０４を受けるＳＲラッチ１１２とを含んでいる。

【0058】

ワンショットパルス生成部９３〜９５は、対応する内部信号５３〜５５を遅延させるディレイ素子と、ディレイ素子の出力を反転させるインバータと、対応する内部信号５３〜５５とインバータの出力を受けるＮＡＮＤ回路によって構成されている。かかる構成により、ワンショットパルス生成部９３〜９５は、図９に示すように、対応する内部信号５３〜５５がローレベルからハイレベルに変化したタイミングにて、ディレイ分だけローレベルとなるワンショットパルス１０３〜１０５を生成する。

【0059】

また、ライトパルス発生部４４には、ワンショットパルス１０５から内部信号５６を生成するリセット回路部９６がさらに設けられている。リセット回路部９６は、ワンショットパルス１０５を遅延させるディレイ素子と、ディレイ素子の出力を反転させるインバータによって構成されている。これにより生成される内部信号５６の波形は図９に示す通りとなり、ディレイ分だけ遅れたワンショットパルス波形となる。図８に示した通り、内部信号５６はリセット機能付きラッチ回路８１〜８３のリセット端Ｒに供給され、ラッチされたデータをゼロにリセットする。

【0060】

ＳＲラッチ１１１は、ワンショットパルス１０３が活性化するとセットされ、ワンショットパルス１０５が活性化するとリセットされる回路である。また、ＳＲラッチ１１２は、ワンショットパルス１０３が活性化するとセットされ、ワンショットパルス１０４が活性化するとリセットされる回路である。したがって、ＳＲラッチ１１１，１１２の出力である内部信号１２１，１２２の波形は、図９に示すとおりとなる。つまり、ＳＲラッチ１１１の出力である内部信号１２１は、パルスＰ１からパルスＰ３までの期間、つまり、ｋ_１クロックに亘ってハイレベルとなり、ＳＲラッチ１１２の出力である内部信号１２２は、パルスＰ１からパルスＰ２までの期間、つまり、ｋ_２クロックに亘ってハイレベルとなる。

【0061】

図１０に示すように、内部信号１２１，１２２は、それぞれＮＡＮＤ回路１３１，１３２に供給される。ＮＡＮＤ回路１３１には、内部信号１２１のほか、対応するカラム選択信号ＣＳ（ＣＳ１〜ＣＳｎ）と、内部信号５１の反転信号が供給される。また、ＮＡＮＤ回路１３２には、内部信号１２２のほか、対応するカラム選択信号ＣＳ（ＣＳ１〜ＣＳｎ）と、内部信号５１が供給される。内部信号５１は、図６を用いて説明したように、ライトデータＤａｔａを対応するカラム選択信号ＣＳ（ＣＳ１〜ＣＳｎ）によってラッチした信号である。

【0062】

このような回路構成により、ライトデータＤａｔａがローレベルであれば、ＮＡＮＤ回路１３１は、内部信号１２１に同期してセットパルス３１を発生する。一方、ライトデータＤａｔａがハイレベルであれば、ＮＡＮＤ回路１３２は、内部信号１２２に同期してリセットパルス３２を発生する。

【0063】

以上が、本実施形態による半導体記憶装置の主要部の回路構成である。次に、本実施形態による半導体記憶装置を用いた書き込み制御動作について説明する。

【0064】

図１１は、本実施形態による書き込み制御動作を説明するためのタイミング図である。尚、図１１では、図面の見やすさを考慮して、タイミング信号ＴＳ１〜ＴＳ５及びタイミング選択信号ＳＥＬ１〜ＳＥＬ５については、実際に書き込み動作に用いられる部分のみを表示し、その前後のパルスについては省略してある。

【0065】

図１１に示すように、外部からＡＣＴコマンドに応答してロウアドレスが供給され、ＷＲＩＴコマンドに応答してカラムアドレスが供給されると、これに応答して所定のワード線ＷＬが活性化されるとともに、選択信号Ｙｓｅｌが活性化される。そして、クロック信号ＣＬＫに同期して外部からライトデータが連続的に供給される。

【0066】

そして、ライトデータＤ１，Ｄ２，Ｄ３・・・・に対応するカラム選択信号ＣＳ１，ＣＳ２，ＣＳ３・・・が順次活性化し、これにより、書き込み制御回路ＷＣ１，ＷＣ２，ＷＣ３・・・内では、それぞれタイミング信号ＴＳ１，ＴＳ２，ＴＳ３・・・が選択される。このような選択は、上述の通り、書き込み制御回路ＷＣ内のセレクター４２にて行われる。

【0067】

図１１に示す例では、ライトデータＤａｔａのうち、１番目及び３番目のデータＤ１，Ｄ３が「０」であり、２番目のデータＤ２が「１」である。このため、書き込み制御回路ＷＣ１，ＷＣ３は、タイミング信号ＴＳ１，ＴＳ３に同期して、パルスＰ１からパルスＰ３までの期間、つまり、４クロック（＝ｋ_１）に亘ってセットパルス３１を活性化する。一方、書き込み制御回路ＷＣ２は、タイミング信号ＴＳ２に同期して、パルスＰ１からパルスＰ２までの期間、つまり、１クロック（＝ｋ_２）に亘ってリセットパルス３２を活性化する。図１１において、セットパルス３１又はリセットパルス３２が活性化している期間にはハッチングが施されている。

【0068】

これにより、ビット線ＢＬ１，ＢＬ３は、４クロックに亘ってセット電位配線Ｖｓｅｔに接続されることになる。その結果、メモリセルＭＣに含まれる不揮発性記憶素子ＰＣには、図３の曲線ｂに示す温度履歴が与えられ、その結果、相変化材料が結晶化する。一方、ビット線ＢＬ２は、１クロックに亘ってリセット電位配線Ｖｒｅｓｅｔに接続されることになる。これにより、メモリセルＭＣに含まれる不揮発性記憶素子ＰＣには、図３の曲線ａに示す温度履歴が与えられ、その結果、相変化材料がアモルファス化する。

【0069】

このように、所定のワード線ＷＬが活性化された状態で、カラムセレクタ１２を用いて１クロックごとに所定の書き込み制御回路を順次選択し、結晶化すべきメモリセルに対しては４クロックに亘ってセット電流を与え、アモルファス化すべきメモリセルに対しては１クロックに亘ってリセット電流を与えている。これにより、外部からは、ライトデータＤａｔａの論理レベルにかかわらず、１クロックで１つのライト動作が完了するように見える。したがって、シンクロナスＤＲＡＭのように、クロック信号ＣＬＫに同期した書き込み動作を行うメモリとの互換性を確保することが可能となる。

【0070】

また、本実施形態による半導体記憶装置では、タイミング信号ＴＳ１〜ＴＳ５を用いていることから、クロック信号ＣＬＫの周波数が高められた場合であっても、セットパルスのパルス幅を確保することが可能となる。例えば、クロック信号ＣＬＫの周波数が２倍に高められた場合には、パルスＰ１からパルスＰ３までのクロック数を２倍とすれば、セットパルスの実際のパルス幅を確保することができる。このため、クロック信号ＣＬＫの周波数にかかわらず、セット動作／リセット動作を正しく実行することが可能となる。

【0071】

以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。

【0072】

例えば、上記実施形態では、ｋ_１クロックを規定するパルスＰ１からパルスＰ３までの期間にてセット動作を行い、ｋ_２クロックを規定するパルスＰ１からパルスＰ２までの期間にてリセット動作を行っているが、セット動作／リセット動作を行う期間を規定する方法としては、これに限定されるものではない。

【0073】

したがって、図１２に示すように、クロック信号ＣＬＫのアクティブエッジ＃１、＃４及び＃５に同期したパルスＰ１〜Ｐ３からなるパルス群を用い、ｋ_１クロックを規定するパルスＰ１からパルスＰ３までの期間にてセット動作を行い、ｋ_２クロックを規定するパルスＰ２からパルスＰ３までの期間にてリセット動作を行っても構わない。

【0074】

さらには、図１３に示すように、クロック信号ＣＬＫのアクティブエッジ＃１、＃２、＃３及び＃５に同期したパルスＰ１〜Ｐ４からなるパルス群を用い、ｋ_１クロックを規定するパルスＰ１からパルスＰ４までの期間にてセット動作を行い、ｋ_２クロックを規定するパルスＰ２からパルスＰ３までの期間にてリセット動作を行っても構わない。

【0075】

また、上記実施形態では、カラムセレクタ１２自体が並列に活性化するカラム選択信号ＣＳ１〜ＣＳｎを生成しているが、カラムセレクタ１２自体はカラム選択信号ＣＳ１〜ＣＳｎの活性化始点となるタイミング信号のみを生成し、これを伸張することによって所定幅のカラム選択信号ＣＳ１〜ＣＳｎを生成しても構わない。図１４はこのような動作に必要な回路を示すブロック図であり、図１５はその動作をｎ＝５まで示すタイミング図である。

【0076】

図１４に示す回路は、カラムセレクタ１２ａとパルス幅調整回路ＰＷ１〜ＰＷｎによって構成される。カラムセレクタ１２ａは原信号ＣＳ１ａ〜ＣＳｎａを生成する回路であり、原信号ＣＳ１ａ〜ＣＳｎａはそれぞれパルス幅調整回路ＰＷ１〜ＰＷｎによってパルス幅が伸張され、これによってカラム選択信号ＣＳ１〜ＣＳｎが生成される。

【0077】

図１５に示すように、カラムセレクタ１２ａによって生成される原信号ＣＳ１ａ〜ＣＳｎａ（図ではＣＳ１ａ〜ＣＳ５ａを表示）はｊクロックごとに活性化し、そのパルス幅もｊクロックである。つまり、原信号ＣＳ１ａ〜ＣＳｎａは排他的に活性化し、２以上の原信号が並列に活性化することはない。そして、これら原信号ＣＳ１ａ〜ＣＳｎａを受けるパルス幅調整回路ＰＷ１〜ＰＷｎは、対応する原信号の活性化に応答してカラム選択信号ＣＳ１〜ＣＳｎの活性化を開始し、ｋ_１クロックに亘って活性化状態を維持する。

【0078】

カラム選択信号ＣＳ１〜ＣＳｎをこのような方法によって生成すれば、カラムデコーダ１２ａなどの動作を高速化することが可能となる。また回路設計も容易となる。

【0079】

また、上記実施形態ではｊ＝１とし、１クロックごとに書き込み制御回路を順次選択しているが、ＤＤＲ型のシンクロナスＤＲＡＭのように、クロック信号ＣＬＫの両エッジに同期してライトデータが供給される場合にはｊ＝０．５とし、０．５クロックごとに書き込み制御回路を順次選択すればよい。つまり、ｊは整数でなくても構わない。

【0080】

図１６は、ｊ＝０．５とした場合の動作の一例を示すタイミング図であり、ライトレイテンシを２クロックに設定した例を示している。図１６に示す例では、タイミング信号ＴＳ１のパルスＰ１がクロック信号ＣＬＫの半サイクル＃１に同期し、パルスＰ２が半サイクル＃３に同期し、パルスＰ３が半サイクル＃９に同期している。このようなタイミング信号ＴＳ１，ＴＳ２・・・を半サイクルずつずらして生成すれば、外部から見てＤＤＲ型のシンクロナスＤＲＡＭと同様の動作を実現することが可能となる。

【0081】

さらに、上記実施形態では、ｊクロックごとに書き込み制御回路ＷＣ１〜ＷＣ５を順次選択することにより、複数のビット線に対するライト動作を並列に実行しているが、本発明においてこのような並列動作を行うことは必須ではない。

【符号の説明】

【0082】

１１ ロウセレクタ
１２，１２ａ カラムセレクタ
１３ タイミング信号生成回路
２１ セット用トランジスタ
２２ リセット用トランジスタ
３１ セットパルス
３２ リセットパルス
４１ ライトデータラッチ回路
４２ セレクター
４３ シフトレジスタ
４４ ライトパルス発生部
５１〜５６，１２１，１２２ 内部信号
６１〜６５ トランスペアレントラッチ回路
７１〜７５ トランスファーゲート
８１〜８３ リセット機能付きラッチ回路
９３〜９５ ワンショットパルス生成部
９６ リセット回路部
１０３〜１０５ ワンショットパルス
１１１，１１２ ＳＲラッチ
１３１，１３２ ＮＡＮＤ回路
ＢＬ ビット線
ＣＳ カラム選択信号
Ｄａｔａ ライトデータ
ＭＣ メモリセル
ＰＣ 不揮発性記憶素子
ＳＥＬ タイミング選択信号
Ｔｒ 選択トランジスタ
ＴＳ タイミング信号
Ｖｒｅｓｅｔ リセット電位配線
Ｖｓｅｔ セット電位配線
ＷＣ 制御回路
ＷＤ ライトドライバ
ＷＬ ワード線
Ｙ１〜Ｙｎ Ｙスイッチ
Ｙｓｅｌ Ｙ選択信号
ＰＷ パルス幅調整回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】