特許 5648923 半導体素子及び固体撮像装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5648923

(24)【登録日】2014年11月21日

(45)【発行日】2015年1月7日

(54)【発明の名称】半導体素子及び固体撮像装置

(51)【国際特許分類】

   H01L 27/146 20060101AFI20141211BHJP

   H04N 5/374 20110101ALI20141211BHJP

【ＦＩ】

   H01L27/14 A

   H04N5/335 740

【請求項の数】14

【全頁数】27

(21)【出願番号】特願2011-535460(P2011-535460)

(86)(22)【出願日】2010年10月7日

(86)【国際出願番号】JP2010067672

(87)【国際公開番号】WO2011043432

(87)【国際公開日】20110414

【審査請求日】2013年9月30日

(31)【優先権主張番号】特願2009-235208(P2009-235208)

(32)【優先日】2009年10月9日

(33)【優先権主張国】JP

【国等の委託研究の成果に係る記載事項】（出願人による申告）平成２０年度、文部科学省、地域科学技術振興事業委託事業、産業技術力強化法第１９条の適用を受ける特許出願

(73)【特許権者】

【識別番号】304023318

【氏名又は名称】国立大学法人静岡大学

(74)【代理人】

【識別番号】100083806

【弁理士】

【氏名又は名称】三好 秀和

(74)【代理人】

【識別番号】100108914

【弁理士】

【氏名又は名称】鈴木 壯兵衞

(72)【発明者】

【氏名】川人 祥二

(72)【発明者】

【氏名】安富 啓太

【審査官】 安田 雅彦

(56)【参考文献】

【文献】 特開２００８−１０３６４７（ＪＰ，Ａ）

【文献】 特開２００５−２１７３０２（ＪＰ，Ａ）

【文献】 特開２００８−１０８９１６（ＪＰ，Ａ）

【文献】 特開２００５−２２３１３４（ＪＰ，Ａ）

【文献】 特開２００６−１２０９６６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１４−１４８

Ｈ０４Ｎ ５／３３５−３７８

(57)【特許請求の範囲】

【請求項1】

第１導電型の半導体からなる基体領域と、
前記基体領域とフォトダイオードを構成するように、前記基体領域の上部の一部に埋め込まれ、前記基体領域に第１のポテンシャル谷を形成する第２導電型の電荷生成埋込領域と、
前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれ、前記フォトダイオードが生成した信号電荷を移動させる場の方向を深さ方向として、前記第１のポテンシャル谷よりも深い第２のポテンシャル谷を形成する第２導電型の蓄積領域と、
前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域の表面に設けられた転送ゲート絶縁膜と、
該転送ゲート絶縁膜の上において前記電荷生成埋込領域と前記蓄積領域との間に設けられ、前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域に形成される転送チャネルの電位を制御する転送ゲート電極と、
前記第１のポテンシャル谷と前記第２のポテンシャル谷との間に、前記第１のポテンシャル谷側の頂部に比し前記第２のポテンシャル谷側が電位障壁低減方向に１段低くなった肩部をなす、段差状の電子シャッタ用電位障壁を形成する階段ポテンシャル形成領域と、
前記基体領域の上部の一部に前記蓄積領域から離間して設けられ、前記蓄積領域から転送された前記信号電荷を、読み出されるまで蓄積する第２導電型の読み出し領域と、
前記蓄積領域と前記読み出し領域の間の前記基体領域の表面に設けられた読み出しゲート絶縁膜と、
該読み出しゲート絶縁膜の上において前記蓄積領域と前記読み出し領域との間に設けられ、前記蓄積領域と前記読み出し領域との間の前記基体領域に形成される読み出しチャネルの電位を制御して、前記蓄積領域から前記読み出し領域へ前記信号電荷を転送する読み出しゲート電極
とを備え、前記転送ゲート電極に印加する電圧により、前記頂部と前記肩部の定性的な段差関係を維持しながら、前記電子シャッタ用電位障壁の前記頂部の高さを変化させ、前記電荷生成埋込領域から前記蓄積領域への前記信号電荷の転送時に前記肩部が、前記第２のポテンシャル谷よりも深いポテンシャル井戸を形成し、前記蓄積領域から前記読み出し領域への前記信号電荷の転送の前に、前記肩部の高さが前記第２のポテンシャル谷よりも高くなることを特徴とする半導体素子。

【請求項2】

前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記蓄積領域と重複する、第２導電型で前記蓄積領域よりも低不純物密度のキャパシタ形成領域
とを備えることを特徴とする請求項１に記載の半導体素子。

【請求項3】

前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記電荷生成埋込領域と重複する、第１導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項１に記載の半導体素子。

【請求項4】

前記階段ポテンシャル形成領域が、
前記転送チャネルを含んで前記基体領域の上部において、前記蓄積領域及び前記電荷生成埋込領域を含んで拡がる、第２導電型で前記蓄積領域より低不純物密度の共通埋込領域と、
前記共通埋込領域の一部を占有し、且つ前記電荷生成埋込領域と重複する、第１導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項１に記載の半導体素子。

【請求項5】

前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第２導電型の排出領域と、
前記電荷生成埋込領域と前記排出領域との間の前記基体領域の表面に設けられた排出ゲート絶縁膜と、
該排出ゲート絶縁膜の上に設けられ、前記電荷生成埋込領域と前記排出領域との間の前記基体領域に形成される排出チャネルの電位を制御して、前記電荷生成埋込領域から前記排出領域へ前記信号電荷を転送する排出ゲート電極
とを更に備えることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子。

【請求項6】

前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第２導電型のオーバーフロー用埋込領域と、
前記基体領域の上部の一部に、前記オーバーフロー用埋込領域に隣接して埋め込まれた第２導電型の排出領域
とを更に備えることを特徴とする請求項１〜４のいずれか１項に記載の半導体素子。

【請求項7】

前記蓄積領域の下方に、第１導電型で前記基体領域よりも高不純物密度のブロック層を更に備えることを特徴とする請求項１〜６のいずれか１項に記載の半導体素子。

【請求項8】

第１導電型の半導体からなる基体領域と、
前記基体領域とフォトダイオードを構成するように、前記基体領域の上部の一部に埋め込まれ、前記基体領域に第１のポテンシャル谷を形成する第２導電型の電荷生成埋込領域と、
前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれ、前記フォトダイオードが生成した信号電荷を移動させる場の方向を深さ方向として、前記第１のポテンシャル谷よりも深い第２のポテンシャル谷を形成する第２導電型の蓄積領域と、
前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域の表面に設けられた転送ゲート絶縁膜と、
該転送ゲート絶縁膜の上において前記電荷生成埋込領域と前記蓄積領域との間に設けられ、前記電荷生成埋込領域と前記蓄積領域との間の前記基体領域に形成される転送チャネルの電位を制御する転送ゲート電極と、
前記第１のポテンシャル谷と前記第２のポテンシャル谷との間に、前記第１のポテンシャル谷側の頂部に比し前記第２のポテンシャル谷側が電位障壁低減方向に１段低くなった肩部をなす、段差状の電子シャッタ用電位障壁を形成する階段ポテンシャル形成領域と、
前記基体領域の上部の一部に前記蓄積領域から離間して設けられ、蓄積領域から転送された前記信号電荷を、読み出されるまで蓄積する第２導電型の読み出し領域と、
前記蓄積領域と前記読み出し領域の間の前記基体領域の表面に設けられた読み出しゲート絶縁膜と、
該読み出しゲート絶縁膜の上において前記蓄積領域と前記読み出し領域との間に設けられ、前記蓄積領域と前記読み出し領域との間の前記基体領域に形成される読み出しチャネルの電位を制御して、前記蓄積領域から前記読み出し領域へ前記信号電荷を転送する読み出しゲート電極
とを備える画素を複数配列し、それぞれの前記画素の前記転送ゲート電極に電圧を同時に印加することにより、前記頂部と前記肩部の定性的な段差関係を維持しながら、それぞれの前記画素の前記電子シャッタ用電位障壁の前記頂部の高さを変化させ、それぞれの前記画素の前記電荷生成埋込領域から前記蓄積領域への前記信号電荷の転送時に前記肩部が、前記第２のポテンシャル谷よりも深いポテンシャル井戸を形成してグローバル電子シャッタの動作をさせ、それぞれの前記画素の前記蓄積領域から前記読み出し領域への前記信号電荷の転送の前に、前記肩部の高さを前記第２のポテンシャル谷よりも高くすることを特徴とする固体撮像装置。

【請求項9】

それぞれの前記画素の前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記蓄積領域と重複する、第２導電型で前記蓄積領域よりも低不純物密度のキャパシタ形成領域
とを備えることを特徴とする請求項８に記載の固体撮像装置。

【請求項10】

それぞれの前記画素の前記階段ポテンシャル形成領域が、
前記転送チャネルをなす前記基体領域の上部の一部と、
前記転送チャネルをなす前記基体領域の上部の他の一部を占有し、且つ前記電荷生成埋込領域と重複する、第１導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項８に記載の固体撮像装置。

【請求項11】

それぞれの前記画素の前記階段ポテンシャル形成領域が、
前記転送チャネルを含んで前記基体領域の上部において、前記蓄積領域及び前記電荷生成埋込領域を含んで拡がる、第２導電型で前記蓄積領域より低不純物密度の共通埋込領域と、
前記共通埋込領域の一部を占有し、且つ前記電荷生成埋込領域と重複する、第１導電型で前記基体領域よりも高不純物密度の段差分布形成領域
とを備えることを特徴とする請求項８に記載の固体撮像装置。

【請求項12】

前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第２導電型の排出領域と、
前記電荷生成埋込領域と前記排出領域との間の前記基体領域の表面に設けられた排出ゲート絶縁膜と、
該排出ゲート絶縁膜の上に設けられ、前記電荷生成埋込領域と前記排出領域との間の前記基体領域に形成される排出チャネルの電位を制御して、前記電荷生成埋込領域から前記排出領域へ前記信号電荷を転送する排出ゲート電極
とをそれぞれの前記画素が更に備えることを特徴とする請求項８〜１１のいずれか１項に記載の固体撮像装置。

【請求項13】

前記基体領域の上部の一部に、前記電荷生成埋込領域から離間して埋め込まれた第２導電型のオーバーフロー用埋込領域と、
前記基体領域の上部の一部に、前記オーバーフロー用埋込領域に隣接して埋め込まれた第２導電型の排出領域
とをそれぞれの前記画素が更に備えることを特徴とする請求項８〜１１のいずれか１項に記載の固体撮像装置。

【請求項14】

前記蓄積領域の下方に、第１導電型で前記基体領域よりも高不純物密度のブロック層をそれぞれの前記画素が更に備えることを特徴とする請求項８〜１３のいずれか１項に記載の固体撮像装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、光が生成した電子を転送、蓄積する機能を持った半導体素子、及びこの半導体素子を１次元又は２次元に周期的に配列した固体撮像装置に関する。

【背景技術】

【0002】

ＣＭＯＳイメージセンサにおいては、ローリングシャッタ動作が基本であるが、グローバル（全画素同時）電子シャッタ、リセットノイズ除去の機能を有するＣＭＯＳイメージセンサが提案されている（特許文献１参照。）。この様な全画素同時電子シャッタ機能を有するＣＭＯＳイメージセンサとして、特許文献１では、一部にＣＣＤの構造を有し、電荷を保持するため、埋め込み型のＭＯＳキャパシタを用いて低暗電流化を図っている。

【0003】

又、ＣＣＤ構造を用いずに、埋め込み型の蓄積ダイオードを使用して電荷を保持するＣＭＯＳイメージセンサが提案されている（特許文献２，３参照）。特許文献２に記載されたＣＭＯＳイメージセンサでは、フォトダイオードと蓄積ダイオードのｎ型ドーピング濃度を変えることによって発生した空乏電位差を利用して、電荷の転送を行っている。特許文献３に記載されたＣＭＯＳイメージセンサでは、シャッタゲートの制御により、フォトダイオードと蓄積ダイオードの２つのダイオードで電荷がシェアされて、フォトダイオードで発生した電荷の一部が蓄積ダイオードに移動する動作を利用し、フォトダイオードと蓄積ダイオードが同じドーピング濃度を有し、空乏化電位の差がない場合でも電子シャッタ動作がなされる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００４−１１１５９０号公報

【特許文献2】特開２００８−１０３６４７号公報

【特許文献3】米国特許第７３６１８７７号明細書

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、特許文献１は、ゲート下のｎ型埋め込み層のみを用いて、電荷の蓄積を行うため、不純物密度を十分高くする必要がある。更に、その表面をホールで満たし、ピニングによって暗電流を低減させるために、ゲートに大きな負電圧を印加しなければならない。大きな負電圧を発生させることは容易ではない。又、特許文献２，３は、フォトダイオードから、蓄積ダイオードに電荷を完全に転送するために、２つの埋め込みダイオードの空乏化電位（電位井戸）の差を大きくする必要があり、十分な蓄積ダイオードの容量を用意するため、電源電圧を高くする必要がある。更に、特許文献３では、蓄積ダイオードを囲うようにｐ型ドーピングがされているため、電位障壁が発生し、フォトダイオードから蓄積ダイオードへの電荷の完全転送が困難である。特許文献３は、フォトダイオードで発生した電荷を蓄積ダイオードとでシェアし、その際に蓄積ダイオードに移動した一部の電荷を利用して電子シャッタ機能を実現している。よって、光で発生した電荷の一部はフォトダイオードに残留し、ドレインに排出されるので、ＣＭＯＳイメージセンサの感度が低下する。

【0006】

本発明は、転送ゲートの両側に形成されるポテンシャル谷の電位差が小さくても電荷の完全転送を実現でき、十分な蓄積電荷を確保できる半導体素子、及びこの半導体素子をセンサ要素（画素）として用いた固体撮像装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するために、本発明の第１の態様は、（ａ）第１導電型の半導体からなる基体領域と、（ｂ）基体領域とフォトダイオードを構成するように、基体領域の上部の一部に埋め込まれ、基体領域に第１のポテンシャル谷を形成する第２導電型の電荷生成埋込領域と、（ｃ）基体領域の上部の一部に、電荷生成埋込領域から離間して埋め込まれ、フォトダイオードが生成した信号電荷を移動させる場の方向を深さ方向として、第１のポテンシャル谷よりも深い第２のポテンシャル谷を形成する第２導電型の蓄積領域と、（ｄ）電荷生成埋込領域と蓄積領域との間の基体領域の表面に設けられた転送ゲート絶縁膜と、（ｅ）この転送ゲート絶縁膜の上に設けられ、電荷生成埋込領域と蓄積領域との間の基体領域に形成される転送チャネルの電位を制御する転送ゲート電極と、（ｆ）転送チャネル中の第１のポテンシャル谷と第２のポテンシャル谷との間に、第１のポテンシャル谷側の頂部に比し第２のポテンシャル谷側が電位障壁低減方向に１段低くなった肩部をなす、段差状の電子シャッタ用電位障壁を形成する階段ポテンシャル形成手段とを備える半導体素子であることを要旨とする。この第１の態様に係る半導体素子においては、転送ゲート電極に印加する電圧により、頂部と肩部の定性的な段差関係を維持しながら、電子シャッタ用電位障壁の頂部の高さを変化させ、電荷生成埋込領域から蓄積領域へ信号電荷を転送することを特徴とする。

【0008】

本発明の第２の態様は、（ａ）第１導電型の基体領域と、（ｂ）基体領域とフォトダイオードを構成するように、基体領域の上部の一部に埋め込まれ、基体領域に第１のポテンシャル谷を形成する第２導電型の電荷生成埋込領域と、（ｃ）基体領域の上部の一部に、電荷生成埋込領域から離間して埋め込まれ、フォトダイオードが生成した信号電荷を移動させる場の方向を深さ方向として、第１のポテンシャル谷よりも深い第２のポテンシャル谷を形成する第２導電型の蓄積領域と、（ｄ）電荷生成埋込領域と蓄積領域との間の基体領域の表面に設けられた転送ゲート絶縁膜と、（ｅ）この転送ゲート絶縁膜の上に設けられ、電荷生成埋込領域と蓄積領域との間の基体領域に形成される転送チャネルの電位を制御する転送ゲート電極と、（ｆ）転送チャネル中の第１のポテンシャル谷と第２のポテンシャル谷との間に、第１のポテンシャル谷側の頂部に比し第２のポテンシャル谷側が電位障壁低減方向に１段低くなった肩部をなす、段差状の電子シャッタ用電位障壁を形成する階段ポテンシャル形成手段とを備える画素を複数配列した固体撮像装置であることを要旨とする。この第２の態様に係る固体撮像装置においては、それぞれの画素の転送ゲート電極に電圧を同時に印加することにより、それぞれの画素において、頂部と肩部の定性的な段差関係を維持しながら、電子シャッタ用電位障壁の頂部の高さを変化させ、それぞれの画素の電荷生成埋込領域から蓄積領域へ信号電荷を転送して、グローバル電子シャッタの動作をすることを特徴とする。

【発明の効果】

【0009】

本発明によれば、転送ゲートの両側に形成されるポテンシャル谷の電位差が小さくても電荷の完全転送を実現でき、十分な蓄積電子数を確保できる半導体素子、及びこの半導体素子をセンサ要素（画素）として用いた固体撮像装置を提供できる。

【図面の簡単な説明】

【0010】

【図1】本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の半導体チップ上のレイアウトを説明する模式的平面図である。

【図2】図２（ａ）は、本発明の第１の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する模式的な断面図である。図２（ｂ）は、下方向を電位（ポテンシャル）の正方向として表現した、図２（ａ）に対応する、信号電荷（電子）に対するポテンシャル図である。図２（ｃ）は、信号電荷（電子）の転送の様子を説明するポテンシャル図である。

【図3】図３（ｄ）は、下方向を電位の正方向として、信号電荷（電子）の転送の様子を説明するポテンシャル図である。図３（ｅ）は、下方向を正方向として、信号電荷（電子）の転送の様子を説明するポテンシャル図である。

【図4】本発明の第１の実施の形態に係る固体撮像装置の読み出し方法を説明するタイミングチャートある。

【図5】図５（ａ）、図５（ｂ）、図５（ｃ）は、本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。

【図6】図６（ｄ）、図６（ｅ）、図６（ｆ）は、本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を説明する工程断面図である。

【図7】図７（ａ）は、本発明の第５の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する模式的な断面図である。図７（ｂ）は、下方向を電位の正方向として示した、図７（ａ）に対応する、信号電荷（電子）に対するポテンシャル図である。

【図8】図８（ａ）は、本発明の第６の実施の形態に係る固体撮像装置の画素の一部となる半導体素子の構成を説明する模式的な断面図である。図８（ｂ）は、下方向を正方向として示した、図８（ａ）に対応するポテンシャル図である。図８（ｃ）は、下方向を正方向として示した、信号電荷（電子）の排出の様子を説明するポテンシャル図である。

【図9】本発明の第６の実施の形態に係る固体撮像装置のシャッタ時間を制御する方法を説明するタイミングチャートである、

【図10】図１０（ａ）は、図８（ａ）に示す半導体素子の平面図の一例である。図１０（ｂ）は、図１０（ａ）に示す半導体素子に、転送ゲート電極に制御信号として異なる電圧を与えた場合の水平方向のポテンシャル図である。図１０（ｃ）は、図１０（ａ）に示す半導体素子に、転送ゲート電極に制御信号として異なる電圧を与えた場合の基板の深さ方向のポテンシャル図である。

【図11】図１１（ａ）は、第２の実施の形態に係る半導体素子の構成を説明する模式的な断面図である。図１１（ｂ）は、下方向を電位の正方向として示した、図１１（ａ）に対応する、信号電荷（電子）に対するポテンシャル図である。

【図12】図１２（ａ）は、第３の実施の形態に係る半導体素子の構成を説明する模式的な断面図である。図１２（ｂ）は、下方向を電位の正方向として示した、図１２（ａ）に対応する、信号電荷（電子）に対するポテンシャル図である。

【図13】図１３（ａ）は、第４の実施の形態に係る半導体素子の構成を説明する模式的な断面図である。図１３（ｂ）は、下方向を電位の正方向として示した、図１３（ａ）に対応する、信号電荷（電子）に対するポテンシャル図である。

【発明を実施するための形態】

【0011】

次に、図面を参照して、本発明の第１〜第６の実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。但し、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることは勿論である。

【0012】

又、以下に示す第１〜第６の実施の形態は、本発明の技術的思想を具体化するための装置や方法を例示するものであって、高速動画像の撮像装置、高速現象をブレなく撮像するための静止画の撮像装置等の種々の固体撮像装置に適用可能である。又、本発明の技術的思想は、構成部品の材質、形状、構造、配置等を下記のものに特定するものでなく、本発明の技術的思想は、特許請求の範囲に記載された技術的範囲内において、種々の変更を加えることができる。

【0013】

（第１の実施の形態）
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）は、図１に示すように、画素アレイ部１と周辺回路部（２，３，４，５，６）とを同一の半導体チップ上に集積化している。画素アレイ部１には、２次元マトリクス状に多数の画素Ｘ_ij（ｉ＝１〜ｍ；ｊ＝１〜ｎ：ｍ，ｎはそれぞれ整数である。）が配列されており、例えば、方形状の撮像領域を構成している。画素アレイ部１の下辺部には、画素行Ｘ₁₁〜Ｘ_1m；……；Ｘ_i1〜Ｘ_im；……；Ｘ_(n-2)1〜Ｘ_(n-2)m；Ｘ_(n-1)1〜Ｘ_(n-1)m；Ｘ_n1〜Ｘ_nm方向に沿って水平シフトレジスタ２が設けられ、画素アレイ部の左辺部には画素列Ｘ₁₁，……，Ｘ_i1，……，Ｘ_(n-2)1，Ｘ_(n-1)1，Ｘ_n1；Ｘ₁₂，……，Ｘ_i2，……，Ｘ_(n-2)2，Ｘ_(n-1)2，Ｘ_n2；Ｘ₁₃，……，Ｘ_i3，……，Ｘ_(n-2)3，Ｘ_(n-1)3，Ｘ_n3；……；Ｘ_1j，……，Ｘ_ij，……，Ｘ_(n-2)j，Ｘ_(n-1)j，Ｘ_nj；……；Ｘ_1m，……，Ｘ_im，……，Ｘ_(n-2)m，Ｘ_(n-1)m，Ｘ_nm方向に沿って垂直シフトレジスタ３が設けられている。垂直シフトレジスタ３及び水平シフトレジスタ２には、タイミング発生回路４が接続されている。

【0014】

これらのタイミング発生回路４及び水平シフトレジスタ２及び垂直シフトレジスタ３によって画素アレイ部１内の単位画素Ｘ_ijが順次走査され、画素信号の読み出しや電子シャッタ動作が実行される。即ち、本発明の第１の実施の形態に係る固体撮像装置では、画素アレイ部１を各画素行Ｘ₁₁〜Ｘ_1m；……；Ｘ_i1〜Ｘ_im；……；Ｘ_(n-2)1〜Ｘ_(n-2)m；Ｘ_(n-1)1〜Ｘ_(n-1)m；Ｘ_n1〜Ｘ_nm単位で垂直方向に走査することにより、各画素行Ｘ₁₁〜Ｘ_1m；……；Ｘ_i1〜Ｘ_im；……；Ｘ_(n-2)1〜Ｘ_(n-2)m；Ｘ_(n-1)1〜Ｘ_(n-1)m；Ｘ_n1〜Ｘ_nmの画素信号を各画素列Ｘ₁₁，……，Ｘ_i1，……，Ｘ_(n-2)1，Ｘ_(n-1)1，Ｘ_n1；Ｘ₁₂，……，Ｘ_i2，……，Ｘ_(n-2)2，Ｘ_(n-1)2，Ｘ_n2；Ｘ₁₃，……，Ｘ_i3，……，Ｘ_(n-2)3，Ｘ_(n-1)3，Ｘ_n3；……；Ｘ_1j，……，Ｘ_ij，……，Ｘ_(n-2)j，Ｘ_(n-1)j，Ｘ_nj；……；Ｘ_1m，……，Ｘ_im，……，Ｘ_(n-2)m，Ｘ_(n-1)m，Ｘ_nm毎に設けられた垂直信号線によって画素信号を読み出す構成となっている。各垂直信号線から読み出された画素信号は、信号処理回路５のノイズキャンセル回路ＣＤＳ₁〜ＣＤＳ_mにおいて信号処理された後、アンプ６を介して、撮像信号Ｖ₂として図示を省略した外部回路に出力される。

【0015】

第１の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；……；Ｘ_i1〜Ｘ_im；……；Ｘ_(n-2)1〜Ｘ_(n-2)m；Ｘ_(n-1)1〜Ｘ_(n-1)m；Ｘ_n1〜Ｘ_nmとして機能する半導体素子の断面構造の一例を図２（ａ）に示す。

【0016】

図２（ａ）に示すように、画素Ｘ_ijとしての半導体素子は、第１導電型（ｐ型）の半導体からなる基体領域２１と、基体領域２１の上部に埋め込まれ、光を入射する第２導電型（ｎ型）の電荷生成埋込領域（カソード領域）２３と、基体領域２１の上部の一部に電荷生成埋込領域（カソード領域）２３と離間して埋め込まれ、信号電荷を移動させる場の方向を深さ方向として定義して、電荷生成埋込領域２３のポテンシャル谷（電子井戸）の底よりもポテンシャル谷の底の深さが深く（図２（ｂ）、図２（ｃ）、図３（ｄ）、図３（ｅ）参照。）、電荷生成埋込領域２３が生成した電荷を蓄積する第２導電型（ｎ^＋型）の蓄積領域２４と、基体領域２１の上部の一部に蓄積領域２４と離間して埋め込まれ、蓄積領域２４が蓄積した電荷を受け入れる第２導電型（ｎ^＋型）の読み出し領域２９と、基体領域２１の上部の、電荷生成埋込領域２３と蓄積領域２４との間の一部から、蓄積領域２４と読み出し領域２９との間に渡って配置される第２導電型（ｎ型）で、蓄積領域２４より低不純物密度のキャパシタ形成領域２５とを備える。電子はポテンシャルの高い方向に向かって移動し、正孔はポテンシャルの低い方向に向かって移動する。よって、「信号電荷を移動させる場の方向」とは、電子に対しては電気力線とは反対の方向を意味し、正孔に対しては電気力線の方向を意味する。電荷生成埋込領域２３、蓄積領域２４、読み出し領域２９を囲むように、基体領域２１より高不純物密度の第１導電型のウェル（ｐウェル）２２が形成されている。蓄積領域２４の下方には、上方から見た平面パターンがキャパシタ形成領域２５と一致するように、ブロック層２８が形成されている。 図２（ａ）では「第１導電型の基体領域」として、第１導電型（ｐ型）の基体領域２１を用いる場合を例示しているが、基体領域２１の代わりに、第１導電型の半導体基板上に、半導体基板よりも低不純物密度の第１導電型のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第１導電型の半導体からなる基体領域２１として採用しても良く、第２導電型（ｎ型）の半導体基板上に、第１導電型（ｐ型）のシリコンエピタキシャル成長層を形成して、エピタキシャル成長層を第１導電型の半導体からなる基体領域２１として採用しても良い。第２導電型（ｎ型）の半導体基板上に、pn接合を形成するように、第１導電型（ｐ型）のエピタキシャル成長層を形成すれば、長い波長の場合光が、第２導電型の半導体基板深くまで浸入するが、第２導電型の半導体基板で発生した光によるキャリアは、pn接合のビルトインポテンシャルによる電位障壁のため第１導電型のエピタキシャル成長層まで入って来られないので、第２導電型の半導体基板深くで発生したキャリアを積極的に捨てることができる。これによって、深い位置で発生したキャリアが拡散で戻ってきて、隣の画素に漏れ込むのを防ぐことが可能になる。これは特に、ＲＧＢのカラーフィルタが搭載された単板カラーのイメージセンサの場合に、色の混合を起こさないようにできる効果を奏する。

【0017】

ブロック層２８は、第１の実施の形態に係る固体撮像装置が受光する波長が長い場合において、基体領域２１の深くで発生した電子が表面に拡散によって戻ってくる場合、その一部が、蓄積領域２４に取り込まれるのをブロックすることができる。このため、例えば近赤外光など、使用する光の波長が長い場合であっても、転送ゲート電極３１の電位制御による発生電子の蓄積領域２４への転送の変調特性に対する、基体領域２１の深くで発生した電子が表面に拡散によって戻ってくる影響を抑制することが可能である。

【0018】

電荷生成埋込領域（カソード領域）２３と、電荷生成埋込領域（カソード領域）２３の直下の基体領域（アノード領域）２１とで第１の埋め込みフォトダイオード（以下において、単に「フォトダイオード」という。）Ｄ１を構成している。蓄積領域（カソード領域）２４と、蓄積領域２４の直下の基体領域（アノード領域）２１とで第２の埋め込みフォトダイオード（以下において「電荷蓄積ダイオード」という。）Ｄ２を構成している。

【0019】

ウェル２２の一部から電荷生成埋込領域２３の上部に渡り、ｐ^＋型の第１のピニング層２６が、蓄積領域２４の上部にｐ^＋型の第２のピニング層２７が配置されている。第１のピニング層２６及び第２のピニング層２７は、ダーク時の表面でのキャリアの生成を抑制する層であり、ダーク電流削減のために好ましい層として用いている。

【0020】

基体領域２１の上にはゲート絶縁膜３３が形成されている。ゲート絶縁膜３３としては、シリコン酸化膜（ＳｉＯ_２膜）が好適であるが、シリコン酸化膜以外の種々の絶縁膜を用いた絶縁ゲート型トランジスタ（ＭＩＳトランジスタ）の絶縁ゲート構造をなしても良い。例えば、シリコン酸化膜／シリコン窒化膜（Ｓｉ_３Ｎ_４膜）／シリコン酸化膜の３層積層膜からなるＯＮＯ膜でも良い。更には、ストロンチウム（Ｓｒ）、アルミニウム（Ａｌ）、マグネシウム（Ｍｇ）、イットリウム（Ｙ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）、タンタル（Ｔａ）、ビスマス（Ｂｉ）のいずれか１つの元素を少なくとも含む酸化物、又はこれらの元素を含むシリコン窒化物等がゲート絶縁膜３３として使用可能である。

【0021】

ゲート絶縁膜（転送ゲート絶縁膜）３３上には、電荷生成埋込領域２３と蓄積領域２４との間に形成される転送チャネルの電位を制御して、電荷生成埋込領域２３から、電荷生成埋込領域２３が生成した電子を蓄積領域２４へ電荷を転送し、グローバル電子シャッタの動作をさせる転送ゲート電極（電子シャッタ用ゲート電極）３１と、蓄積領域２４と読み出し領域２９との間に形成される転送チャネルの電位を制御して、蓄積領域２４から読み出し領域２９へ電荷を転送する読み出しゲート電極３２が配置されている。ゲート絶縁膜（転送ゲート絶縁膜）３３とゲート絶縁膜（転送ゲート絶縁膜）３３上の転送ゲート電極３１とで、電荷生成埋込領域２３と蓄積領域２４との間の基体領域２１の上部に形成されるチャネルの電位を制御して、電荷生成埋込領域２３から蓄積領域２４へ電荷を排出する第１の電位制御手段（３１，３３）を構成している。又、ゲート絶縁膜（読み出しゲート絶縁膜）３３とゲート絶縁膜（読み出しゲート絶縁膜）３３上の読み出しゲート電極３２とで、蓄積領域２４と読み出し領域２９との間の基体領域２１の上部に形成されるチャネルの電位を制御して、蓄積領域２４から読み出し領域２９へ電荷を転送する第２の電位制御手段（３２，３３）を構成している。

【0022】

転送ゲート電極３１の下方の蓄積領域２４側の一部には、基体領域２１の上部にキャパシタ形成領域２５が配置されており、この転送ゲート電極３１がキャパシタ形成領域２５に対向する部分とキャパシタ形成領域２５とが、ゲート絶縁膜３３を隔てて平行平板構造を構成する領域は、第１のＭＯＳキャパシタ（３１，３３，２５）を構成している。キャパシタ形成領域２５は、第１のＭＯＳキャパシタ（３１，３３，２５）の領域から、読み出しゲート電極３２の下方に位置する基体領域２１の上部に渡って配置されており、読み出しゲート電極３２、ゲート絶縁膜３３、キャパシタ形成領域２５とで、第１のＭＯＳキャパシタ（３１，３３，２５）と同様に、第２のＭＯＳキャパシタ（３２，３３，２５）を構成している。

【0023】

図２（ｂ）、図２（ｃ）、図３（ｄ）、図３（ｅ）は、図２（ａ）の断面図において、電荷生成埋込領域２３、蓄積領域２４、キャパシタ形成領域２５、読み出し領域２９を含む水平面で切った断面におけるポテンシャル図であり、電荷（電子）を黒丸で示している。図２（ａ）に対応して、図２（ｂ）の中央の電位障壁（電子シャッタ用電位障壁）の左側に、電荷生成埋込領域２３の伝導帯端のポテンシャル谷（第１のポテンシャル谷）ＰＷ１を示す。一方、第１のポテンシャル谷ＰＷ１の右側に電位障壁（電子シャッタ用電位障壁）を隔てて、蓄積領域２４の伝導帯端のポテンシャル谷（第２のポテンシャル谷）ＰＷ２を示す。

【0024】

第１の実施の形態に係る固体撮像装置の説明では、第１導電型をｐ型、第２導電型をｎ型として、転送、蓄積等の処理をされる信号電荷が電子である場合を例示的に説明している。このため、図２（ｂ）、図２（ｃ）、図３（ｄ）、図３（ｅ）に示すポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向として表現しており、下方向がフォトダイオードが生成した信号電荷を移動させる場の方向である。したがって、第１導電型をｎ型、第２導電型をｐ型として、電気的な極性を反対とする場合においては、処理される信号電荷が正孔となるが、正孔に対しては、半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状等は、図の下方向（深さ方向）を、電位の負方向として表現される。しかし、信号電荷が正孔の場合も、ポテンシャル（電位）的には逆となるが、図２（ｂ）、図２（ｃ）、図３（ｄ）、図３（ｅ）の下方向がフォトダイオードが生成した信号電荷（正孔）を移動させる場の方向である。

【0025】

第１のポテンシャル谷ＰＷ１と、第２のポテンシャル谷ＰＷ２との間には、頂部とこの頂部の右側でこの頂部より低い肩部とで段差を付けた、段差状の電位障壁（電子シャッタ用電位障壁）を形成している。即ち、電子シャッタ用電位障壁は、第２のポテンシャル谷ＰＷ２側の、第１のＭＯＳキャパシタ（３１，３３，２５）に相当する部分が第１のポテンシャル谷ＰＷ１側の頂部より深くなり、段差状（ステップ状）の肩部をなしている。第１のポテンシャル谷ＰＷ１側の、第１のＭＯＳキャパシタ（３１，３３，２５）の左側のキャパシタ形成領域２５がない領域の転送ゲート電極３１の直下に相当する部分が肩部より高い頂部をなしている。よって、第１のポテンシャル谷ＰＷ１と、第２のポテンシャル谷ＰＷ２との間に設けられる段差状の電位障壁（電子シャッタ用電位障壁）は、転送ゲート電極３１直下の基体領域２１の伝導帯端のポテンシャル分布に相当し、転送ゲート電極３１に与えられる制御信号ＧＳの電圧によって、定性的な頂部と肩部の相対的な段差関係を維持したまま、その頂部の高さを変化させる。

【0026】

更に、第２のポテンシャル谷ＰＷ２の右側に、読み出し領域２９のポテンシャル井戸を示す。読み出し領域２９のポテンシャル井戸において、右上がりのハッチングをした部分が電子が充満したポテンシャルレベルで、この右上がりのハッチングをした部分の上端がフェルミレベルの位置である。よって、右上がりのハッチングをした部分の上端の位置が、読み出し領域２９がなすポテンシャル井戸の底の位置に相当する。第２のポテンシャル谷ＰＷ２と、読み出し領域２９のポテンシャル井戸との間の電位障壁（読み出し用電位障壁）は、読み出しゲート電極３２直下の基体領域２１の伝導帯端のポテンシャル分布に相当する。第１の実施の形態に係る固体撮像装置は、制御信号ＧＳが全画素の転送ゲート電極（電子シャッタ用ゲート電極）３１のそれぞれに同時に与えられ、それぞれの電荷生成埋込領域２３が生成した電子をそれぞれの蓄積領域２４へ電荷をそれぞれ転送し、グローバル電子シャッタの動作をする。

【0027】

図２（ｂ）、図２（ｃ）、図３（ｄ）、図３（ｅ）に示すように、電荷生成埋込領域２３の完全空乏化したときの第１のポテンシャル谷ＰＷ１の深さが、蓄積領域２４の完全空乏化したときの第２のポテンシャル谷ＰＷ２の深さよりも浅くなるようにするためには、例えば、電荷生成埋込領域２３の不純物密度よりも蓄積領域２４の不純物密度が高くなるように、それぞれの不純物密度を選べば良い。電荷生成埋込領域２３の不純物密度よりも蓄積領域２４の不純物密度を高く設定する方法は、公知の種々の方法が採用可能である。

【0028】

第１のポテンシャル谷ＰＷ１と第２のポテンシャル谷ＰＷ２との間の電子シャッタ用電位障壁の頂部の高さ、第２のポテンシャル谷ＰＷ２と読み出し領域２９のポテンシャル井戸との間の読み出し用電位障壁の高さは、それぞれ転送ゲート電極３１、読み出しゲート電極３２にそれぞれ印加される制御信号ＧＳ、制御信号ＴＸとしての電圧によって変化する。

【0029】

図２（ａ）に示すように、画素Ｘ_ijの読み出し領域２９には、読み出し用バッファアンプを構成する信号読み出しトランジスタ（増幅トランジスタ）ＴＡ_ijのゲート電極が接続されている。信号読み出しトランジスタ（増幅トランジスタ）ＴＡ_ijのドレイン電極は電源ＶＤＤに接続され、ソース電極は画素選択用のスイッチングトランジスタＴＳ_ijのドレイン電極に接続されている。画素選択用のスイッチングトランジスタＴＳ_ijのソース電極は、垂直信号線Ｂ_jに接続され、ゲート電極には水平ラインの選択用制御信号Ｓ（ｉ）が垂直シフトレジスタ３から与えられる。選択用制御信号Ｓ（ｉ）をハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＴＳ_ijが導通し、信号読み出しトランジスタ（増幅トランジスタ）ＴＡ_ijで増幅された読み出し領域２９の電位に対応する電流が垂直信号線Ｂ_jに流れる。更に、読み出し領域２９には、読み出し用バッファアンプを構成するリセットトランジスタＴＲ_ijのソース電極が接続されている。リセットトランジスタＴＲ_ijのドレイン電極は電源ＶＤＤに接続され、ゲート電極にはリセット信号Ｒ（ｉ）が与えられる。リセット信号Ｒ（ｉ）をハイ（Ｈ）レベルにして、読み出し領域２９に蓄積された電荷を吐き出し、読み出し領域２９をリセットする。

【0030】

＜固体撮像装置の動作＞
本発明の第１の実施の形態に係る固体撮像装置（２次元イメージセンサ）の動作を、図４に示したタイミングチャートと、図２（ｂ）、図２（ｃ）、図３（ｄ）、図３（ｅ）を用いて説明する。図２（ｂ）、図２（ｃ）、図３（ｄ）、図３（ｅ）は、それぞれ図４に示した時刻ｔ₁，ｔ₂，ｔ₃，ｔ₄に対応するポテンシャル図となっている。

【0031】

（イ）先ず、図４に示す時刻ｔ₁において、転送ゲート電極３１に制御信号ＧＳとして低い電圧（０Ｖ、又は−１Ｖ程度の負電圧）を与えると、図２（ｂ）に示すように、電荷生成埋込領域２３と蓄積領域２４との間に、電子に対する段差状の電子シャッタ用電位障壁が形成され、電荷生成埋込領域２３で発生した電子（電荷）は、蓄積領域２４に転送されずに、電荷生成埋込領域２３内に蓄積される。制御信号ＧＳは、全画素同時に入力され、グローバル電子シャッタとして動作する。

【0032】

（ロ）次に、時刻ｔ₂において、転送ゲート電極３１に制御信号ＧＳとして高い電圧（正の電圧）を与えると、図２（ｃ）に示すように電荷生成埋込領域２３と蓄積領域２４との間の電子シャッタ用電位障壁の頂部の位置が、頂部と肩部の相対的な段差関係を維持したまま、信号電荷を移動させる場の方向にシフトする。即ち、図２（ｃ）は、図の下方向を電位（ポテンシャル）の正方向として表現した電子に対するポテンシャル図であるので、電子シャッタ用電位障壁の頂部の電子に対する電位が上がる（なお、第１導電型をｎ型、第２導電型をｐ型として、信号電荷が正孔となる場合であれば、図２（ｃ）は、図の上方向が電位（ポテンシャル）の正方向として表現されるので、電子シャッタ用電位障壁の頂部の正孔に対する電位は下がる。）。時刻ｔ₁における第１のポテンシャル谷ＰＷ１と第２のポテンシャル谷ＰＷ２との間の電子シャッタ用電位障壁は段差部を有するので、時刻ｔ₂において、図２（ｃ）に示すように頂部の位置の信号電荷（電子）を移動させる場の方向に沿った移動（電位の正方向への移動）に伴い、蓄積領域２４に隣接する第１のＭＯＳキャパシタ（３１，３３，２５）に相当する肩部の高さが第２のポテンシャル谷ＰＷ２より、信号電荷を移動させる場の方向に深くなり（電子に対する電位が上がり）、この深くなった部分が信号電荷（電子）に対する井戸状のポテンシャル分布の形状となる。なお、図２（ｃ）では、図２（ｂ）に示した形状に比して、肩部側がより深い形状となり、頂部と肩部との差が大きを状況を図示しているが、この場合も、定性的には、頂部と肩部の相対的な段差関係は維持されている。このため、電荷生成埋込領域２３で発生した電子は、第１のＭＯＳキャパシタ（３１，３３，２５）がなすポテンシャル井戸に転送される。井戸状のポテンシャル分布形状に、第２のポテンシャル谷ＰＷ２が連続して形成されているので、信号電荷量が多い場合であっても、電子は第１のＭＯＳキャパシタ（３１，３３，２５）がなすポテンシャル井戸から溢れて、直接、蓄積領域２４がなすポテンシャル谷に蓄積されるので、電荷生成埋込領域２３がなすポテンシャル谷側に信号電荷が残存することが防げる。よって、電荷蓄積ダイオードＤ２の容量を大きく設計すれば、第１のＭＯＳキャパシタ（３１，３３，２５）の容量を小さくできる。

【0033】

（ハ）時刻ｔ₃において、転送ゲート電極３１に制御信号ＧＳとして低い電圧（０Ｖ、又は−１Ｖ程度の負電圧）を与えると、図３（ｄ）に示すように、電荷生成埋込領域２３と蓄積領域２４との間において、再び頂部と肩部の相対的な段差関係を維持したまま、電子シャッタ用電位障壁の頂部の高さが、電位障壁の高さを高くする方向に上昇し、第１のＭＯＳキャパシタ（３１，３３，２５）がなすポテンシャル井戸に蓄積されていた電子を含めて、すべての電子が蓄積領域２４に転送される。第１のＭＯＳキャパシタ（３１，３３，２５）がなすポテンシャル井戸を介することにより、第１のポテンシャル谷ＰＷ１と第２のポテンシャル谷ＰＷ２との電位差が小さい場合においても、完全に電荷を蓄積領域２４に転送できる。このとき、読み出しゲート電極３２には、制御信号ＴＸ（ｉ）として、低い電圧（０Ｖ、又は−１Ｖ程度の負電圧）を与えられており、図３（ｄ）に示すように蓄積領域２４と読み出し領域２９との間に電子に対する読み出し用電位障壁が形成され、蓄積領域２４に蓄積された電子は、読み出し領域２９に転送されない。

【0034】

（ニ）時刻ｔ₄において、画素Ｘ₁₁〜Ｘ_1mの読み出しゲート電極３２に制御信号ＴＸ（ｉ）として高い電圧（正の電圧）を与えると、図３（ｅ）に示すように、蓄積領域２４と読み出し領域２９との間の読み出し用電位障壁の高さが減少、若しくは消滅し、蓄積領域２４から読み出し領域２９への信号電荷が転送される。この様に、信号電荷を移動させる場の方向を深さ方向として、第１のポテンシャル谷ＰＷ１と、第１のポテンシャル谷ＰＷ１の空乏化電位より深い空乏化電位の第２のポテンシャル谷ＰＷ２と間に、第２のポテンシャル谷ＰＷ２側がその左の頂部より深い肩部をなす段差状の電子シャッタ用電位障壁を設け、この電子シャッタ用電位障壁の頂部を上下させることにより、電荷の完全転送が実現できる。又、信号電荷が十分に小さい場合には、第１のＭＯＳキャパシタ（３１，３３，２５）のみで一時的に蓄積できるため、界面準位による信号電荷の捕獲を回避できる。よって、信号電荷の小さい画素において問題となる残像を効果的に抑制することができる。

【0035】

図４に示す蓄積時間Ｔ_ｓにおいては、電荷生成埋込領域２３への露光による電荷の蓄積と同時に、垂直シフトレジスタ３からの出力によって選択された１行分の画素信号に対し、画素内での電荷転送と同期して、蓄積領域２４に蓄積された電荷の読み出し動作が行われる。制御信号ＧＳの立ち上がりの時刻からフレーム周期Ｔ_ｆが経過すると、次の制御信号ＧＳが入力され、直前のフレームにおいて電荷生成埋込領域２３に蓄積された電荷を蓄積領域２４に転送する。

【0036】

読み出し動作は、１水平ライン毎に、対応するカラムのノイズキャンセル回路ＣＤＳ_jに読み出し領域２９の蓄積した信号電荷に依存したレベルを読み出し、ノイズキャンセル回路ＣＤＳ₁〜ＣＤＳ_mにおいてノイズキャンセルを行った後、水平走査を行う。先ず、リセット信号Ｒ（ｉ）のパルスを与えて、読み出し領域２９をリセットしたときの電圧をｆ_Ｒパルスによってノイズキャンセル回路ＣＤＳ_jがリセット電圧Ｖ_Ｒとしてサンプルし、記憶する。リセット電圧Ｖ_Ｒは、読み出し領域２９をリセットした際に重畳するリセットノイズ（ｋＴＣノイズ）と呼ばれるランダムノイズ成分と、増幅トランジスタの閾値電圧のばらつきによって画素単位で発生する固定パターンノイズ成分を含んでいる。次いで、制御信号ＴＸ（ｉ）を与えて、電荷生成埋込領域２３から蓄積領域２４を経て読み出し領域２９に信号電荷の転送を行う。読み出し領域２９は微小な容量であるため、信号電荷により読み出し領域２９の電圧が変化する。このときのソースフォロア出力を信号電圧Ｖ_Sとしてノイズキャンセル回路ＣＤＳ₁〜ＣＤＳ_mがサンプルし、記憶する。

【0037】

信号電圧Ｖ_Sとリセット電圧Ｖ_Rの差ΔＶは次式（１）となる：

ΔＶ＝Ｖ_R−Ｖ_S
＝Ｖ_R−（Ｖ_R−Ｇ_SFＧ_CＮ_SIG）
＝Ｇ_SFＧ_CＮ_SIG …（１）

ここで、Ｇ_SFはソースフォロアのゲイン、Ｇ_Cは電荷電圧変換ゲインであり、次式（２）で表される：

Ｇ_C＝ｑ／Ｃ_FD …（２）

ｑは電気素量、Ｃ_FDは読み出し領域２９の容量である。式（１）より、リセット電圧Ｖ_Ｒに含まれるノイズ成分は相関二重サンプリング（ＣＤＳ）によりキャンセルされるため、信号電荷に比例した電圧のみを取り出すことができる。

【0038】

以上のように、第１の実施の形態に係る固体撮像装置は、画素としての半導体素子において、先ず、転送ゲート電極３１に制御信号ＧＳを与えることによって、電荷生成埋込領域２３に蓄積された電荷を蓄積領域２４に転送し、次いで、読み出しゲート電極３２に制御信号ＴＸを与えることによって蓄積領域２４に蓄積された電荷を読み出し領域２９に転送する２段転送の動作をする。

【0039】

第１の実施の形態に係る固体撮像装置は、第１のポテンシャル谷ＰＷ１と第２のポテンシャル谷ＰＷ２との間に、頂部と肩部とからなる段差状の電子シャッタ用電位障壁を形成する。したがって、第１のポテンシャル谷ＰＷ１と第２のポテンシャル谷ＰＷ２との電位差が小さい場合であっても、電子シャッタ用電位障壁の段差部に相当する第１のＭＯＳキャパシタ（３１，３３，２５）に信号電荷を蓄積できるので、信号電荷が電荷生成埋込領域２３に残存することなく、蓄積領域２４に完全転送される。又、信号電荷量が多い場合であっても、第１のＭＯＳキャパシタ（３１，３３，２５）が電荷を蓄積することにより、信号電荷が電荷生成埋込領域２３に残存することなく、電荷を蓄積領域２４に完全転送することができる。

【0040】

＜半導体素子及び固体撮像装置の製造方法＞
次に、図２（ａ）に示した本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法を、半導体素子（画素）に着目しながら、図５〜図６を用いて説明する。尚、以下に述べる半導体素子及び固体撮像装置の製造方法は、一例であり、この変形例を含めて、これ以外の種々の製造方法により、実現可能であることは勿論である：
（イ）先ず、３０〜０．６５Ωｃｍ程度（不純物密度４×１０¹⁴ｃｍ^-3程度以上、３×１０¹⁶ｃｍ^-3程度以下）の（１００）面を主表面とするｐ型半導体基板を基体領域２１として用意する。このｐ型の基体領域２１の主表面に１５０ｎｍ程度の熱酸化膜（ＳｉＯ₂膜）を形成後、フォトレジスト膜を塗布（スピンコート）し、これをフォトリソグラフィ技術によりパターニングしてｐウェル形成領域を開口する。次に、ｐウェル形成領域に熱酸化膜を通して１０¹²〜１０¹³ｃｍ^-2程度のドーズ量でボロンイオン（¹¹Ｂ⁺）をイオン注入する。次に、熱酸化膜のウェル形成領域の部分をエッチング除去する。又、フォトレジスト膜も除去し、所定の清浄化工程を終えてから、約１２００℃でイオン注入されたボロンを熱拡散して、ウェル（ｐウェル）２２を形成する（図５（ａ）参照。）。このとき周辺回路部及びそれぞれの画素Ｘ_ijの内部に配置される読み出し用バッファアンプにも、同時にウェル（ｐウェル）２２が形成される。又、周辺回路部には、同様にしてｎウェル（図示省略。）も形成される。更に、基体領域２１の主表面の熱酸化膜をすべて除去（剥離）してから、再び膜厚１００ｎｍ程度のパッド酸化膜（ＳｉＯ₂膜）を基体領域２１の主表面に熱酸化法で形成する。その後、ＣＶＤ法を用いて膜厚２００ｎｍ程度の窒化膜（Ｓｉ₃Ｎ₄膜）を成長させる。この窒化膜の上にフォトリソグラフィ技術によりパターニングされたフォトレジスト膜を形成し、これをマスクに反応性イオンエッチング（ＲＩＥ）を行って、選択酸化（ＬＯＣＯＳ）用の窒化膜のマスクを形成する。

【0041】

（ロ）次に、図示を省略するが、窒化膜を除去してから、素子形成領域に膜厚が数１０ｎｍのダミー酸化膜を形成する。そして、フォトリソグラフィ技術により、周辺回路のウェル２２をフォトレジスト膜で被覆してからｐＭＯＳのゲートしきい値電圧制御（Ｖ_th制御）用の不純物をイオン注入する。次に、フォトレジスト膜を除去してからウェル２２以外の領域上に、フォトリソグラフィ技術により、フォトレジスト膜のパターンを形成し、続いて周辺回路及び読み出し用バッファアンプのウェル２２と同時に、ウェル２２にｎＭＯＳのゲートしきい値電圧制御用の不純物をイオン注入する。その後、フォトレジスト膜を除去する。更に、Ｖ_th制御イオン注入イオン注入時の保護膜として使用されたダミー酸化膜を剥離する。

【0042】

（ハ）次に、基体領域２１の表面を熱酸化し、酸化膜（ＳｉＯ₂膜）からなるゲート絶縁膜７１を形成する。そして、図５（ａ）に示すように、ゲート絶縁膜７１上にフォトレジスト膜５１を被覆し、フォトリソグラフィ技術を用いて、第２導電型のキャパシタ形成領域２５及びブロック層２８の領域の上方を開口するように、フォトレジスト膜５１に窓部を形成する。フォトレジスト膜５１をマスクとして、基体領域２１の表面の第２導電型のキャパシタ形成予定領域に対し、活性化後に不純物密度ｎ₃となるドーズ量で砒素イオン（⁷⁵Ａｓ⁺）をイオン注入し、続いて、キャパシタ形成予定領域の下方のブロック層予定領域に対し、活性化後に不純物密度ｐ₂となるドーズ量でホウ素イオン（¹¹Ｂ⁺）をイオン注入する。図５（ａ）には破線でキャパシタ形成予定領域２５ｐ、ブロック層予定領域２８ｐを示した。その後、フォトレジスト膜５１を除去後、活性化アニールをすれば、図５（ｂ）に示すように、キャパシタ形成領域２５とブロック層２８とが、平面パターン上、同一水平位置に形成される。この様にキャパシタ形成領域２５とブロック層２８とを同一のマスクによりイオン注入して形成するので、フォトレジスト膜の枚数を減らすことができ、又、マスクずれによる性能のばらつきを低減できる。

【0043】

（ニ）次に、図示を省略するが、ゲート絶縁膜７１の全面の上にＣＶＤ法によりポリシリコン膜を２００〜４００ｎｍ程度堆積し、更に、フォトレジスト膜をポリシリコン膜上に塗布する。そして、フォトリソグラフィ技術によりパターニングされたフォトレジスト膜をマスクとして、ＲＩＥ等によりポリシリコン膜をエッチングし、転送ゲート電極３１の中央部がキャパシタ形成領域２５の端部に重なるように、転送ゲート電極３１のパターンを形成する。その後、図５（ｂ）に示すように、転送ゲート電極３１の形成に用いたフォトレジスト膜を除去する。

【0044】

（ホ）次に、基体領域２１の上にフォトレジスト膜５２を塗布し、フォトリソグラフィ技術を用いて、電荷生成埋込領域の領域を開口するように、フォトレジスト膜５２に窓部を形成する。そして、図５（ｃ）に示すようにフォトレジスト膜５２、転送ゲート電極３１をマスクとして、基体領域２１の表面の電荷生成埋込予定領域に対し、砒素イオン（⁷⁵Ａｓ⁺）を活性化後に不純物密度ｎ₁となるドーズ量でイオン注入する。図５（ｃ）には、破線で電荷生成埋込予定領域２３ｐを示した。転送ゲート電極３１に関しては、砒素イオン（⁷⁵Ａｓ⁺）が自己整合的にイオン注入されるので、転送ゲート電極３１にも砒素イオン（⁷⁵Ａｓ⁺）がイオン注入される。同時に、周辺回路及び読み出し用バッファアンプのｐウェルに設けられるｎＭＯＳトランジスタにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的に砒素イオン（⁷⁵Ａｓ⁺）をイオン注入する。このとき、図示を省略した周辺回路のｐウェル等の上のポリシリコンゲート電極にも砒素イオン（⁷⁵Ａｓ⁺）がイオン注入される。その後、フォトレジスト膜５２を除去し、転送ゲート電極３１の側面にスペーサ３５を形成し、必要な活性化アニールを追加すれば、図６（ｄ）に示すように、不純物密度ｎ₁の電荷生成埋込領域２３が形成される。

【0045】

（ヘ）次に、フォトリソグラフィ技術を用いて、基体領域２１の上にフォトレジスト膜５３を塗布し、フォトリソグラフィ技術を用いて、蓄積領域を開口するように、フォトレジスト膜５３に窓部を形成する。そして、図６（ｅ）に示すようにフォトレジスト膜５３、転送ゲート電極３１及びスペーサ３５をマスクとして、基体領域２１の蓄積領域予定領域に対し、砒素イオン（⁷⁵Ａｓ⁺）を活性化後に不純物密度ｎ₂となるドーズ量でイオン注入する。図６（ｅ）には破線で蓄積領域予定領域２４ｐを示した。転送ゲート電極３１に関しては、自己整合的に砒素イオン（⁷⁵Ａｓ⁺）がイオン注入されるので、転送ゲート電極３１にも砒素イオン（⁷⁵Ａｓ⁺）がイオン注入される。同時に、必要に応じて、周辺回路及び電圧読み出し用バッファアンプのｐウェルに設けられるｎＭＯＳトランジスタにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、図示を省略した周辺回路のｐウェルに設けられるｎＭＯＳトランジスタの上のポリシリコンゲート電極にも砒素イオン（⁷⁵Ａｓ⁺）がイオン注入される。その後、フォトレジスト膜５３を除去する。

【0046】

（ト）次に、フォトリソグラフィ技術を用いて、基体領域２１の上に他のフォトレジスト膜５４を被覆する。そして、図６（ｆ）に示すようにフォトレジスト膜５４、転送ゲート電極３１及びスペーサ３５をマスクとして、自己整合的に、基体領域２１にホウ素イオン（¹¹Ｂ⁺）を活性化後に不純物密度ｐ₁となるドーズ量でイオン注入する。図６には破線で第１のピニング層予定領域２６ｐ、第２のピニング層予定領域２７ｐを示した。同時に、必要に応じて、周辺回路及び電圧読み出し用バッファアンプのｎウェルにも同様に、ポリシリコンゲート電極をマスクとして、自己整合的にイオン注入する。このとき、必要に応じて、図示を省略した周辺回路のｎウェル上に設けられるｎＭＯＳトランジスタのポリシリコンゲート電極にもホウ素イオン（¹¹Ｂ⁺）がイオン注入される。その後、新たなフォトレジスト膜を除去して、基体領域２１を活性化熱処理（アニール）すれば、基体領域２１には、図２（ａ）に示すように、ｎ型の電荷生成埋込領域２３、第１のピニング層２６、電荷生成埋込領域２３より不純物密度が高いｎ⁺型の蓄積領域２４、第２のピニング層２７、ｎ⁺型の読み出し領域２９が形成される。同様に、図示を省略した周辺回路のウェル２２等にｎ型ソース／ドレイン領域が形成される。このとき、転送ゲート電極３１及び読み出しゲート電極３２に注入された燐（³¹Ｐ⁺）、砒素（⁷⁵Ａｓ⁺）及びホウ素（¹¹Ｂ⁺）も活性化されるので、転送ゲート電極３１及び読み出しゲート電極３２が低抵抗化する。

【0047】

（チ）次に、図６（ｆ）に続く図の図示を省略するが、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層やゲート電極を形成するポリシリコン膜間の絶縁のため、層間絶縁膜を堆積させる（図２（ａ）参照。）。この層間絶縁膜は、ＣＶＤ法により堆積された膜厚０．５μｍ程度の酸化膜（ＣＶＤ−ＳｉＯ₂）と、この酸化膜（ＣＶＤ−ＳｉＯ₂）の上に、ＣＶＤ法により堆積された膜厚０．５μｍ程度のＰＳＧ膜又はＢＰＳＧ膜の２層構造から構成された複合膜等種々の誘電体膜が使用可能である。ＣＶＤ法で堆積後、熱処理することにより、この複合膜の上層のＢＰＳＧ膜は、リフローされて層間絶縁膜の表面が平坦化される。この上部に、フォトリソグラフィ技術を用いてパターニングされたフォトレジスト膜をマスクにして、ＲＩＥ若しくはＥＣＲイオンエッチング等により層間絶縁膜をエッチングし、金属配線層とトランジスタを接続するコンタクト孔を形成する。その後、このコンタクト孔を形成に用いたフォトレジスト膜を除去する。次に、スパッタリング法又は電子ビーム真空蒸着法等によりシリコン等を含有するアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）を形成する。この上に、フォトリソグラフィ技術を用いて、フォトレジスト膜のマスクを形成し、このマスクを用いて、ＲＩＥにより、アルミニウム合金膜をパターニングするという一連の処理を順次繰り返し、各画素を接続する垂直信号線や水平走査線、或いは周辺回路の各トランジスタ間を接続する金属配線層等を形成する。更に、金属配線層等の上に他の層間絶縁膜を堆積させ、フォトリソグラフィ技術を用いて、各画素の基体領域の直上に開口部４２を有する金属膜を形成し、遮光膜４１とする（図２（ａ）参照。）。そして、機械的損傷防止と、水分や不純物の浸入の防止を目的とした膜厚１μｍ程度のパッシベーション膜を遮光膜の上にＣＶＤ法により積層すれば、本発明の第１の実施の形態に係る固体撮像装置が完成する。パッシベーション膜にはＰＳＧ膜や窒化膜等が利用される。

【0048】

基体領域２１は、不純物密度５×１０¹²ｃｍ^-3程度以上、５×１０¹⁶ｃｍ^-3程度以下程度が好ましい。電荷生成埋込領域２３の不純物密度は、１×１０¹⁷ｃｍ^-3程度以上、８×１０¹⁸ｃｍ^-3程度以下、好ましくは２×１０¹⁷ｃｍ^-3程度以上、１×１０¹⁸ｃｍ^-3程度以下、代表的には、例えば８×１０¹⁷ｃｍ^-3程度の比較的空乏化が容易な値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．１〜０．３μｍ程度とすることが可能である。一方、蓄積領域２４の不純物密度は、１×１０¹⁷ｃｍ^-3程度以上、８×１０¹⁸ｃｍ^-3程度以下、好ましくは４×１０¹⁷ｃｍ^-3程度以上、２×１０¹⁸ｃｍ^-3程度以下、代表的には、例えば３×１０¹⁹ｃｍ^-3程度の値が採用可能であり、その厚さは０．１〜３μｍ程度、好ましくは０．１〜１．３μｍ程度とすることが可能である。蓄積領域２４の不純物密度は、電荷生成埋込領域２３の不純物密度の１．２〜５倍、好ましくは１．５〜２．５倍程度に設定しておけば、蓄積領域２４がなすポテンシャル谷の底の電位が、電荷生成埋込領域２３がなすポテンシャル谷の底の電位よりも適度に深くなる。

【0049】

ゲート絶縁膜３３を熱酸化膜で形成する場合は、熱酸化膜の厚さは、１５０ｎｍ程度以上、１０００ｎｍ程度以下、好ましくは２００ｎｍ程度以上、４００ｎｍ程度以下とすれば良い。ゲート絶縁膜３３を熱酸化膜以外の誘電体膜とする場合は、熱酸化膜の比誘電率ε_r（１ＭＨｚでε_r＝３．８）で換算した等価な厚さとすれば良い。例えば、比誘電率ε_r＝４．４であるＣＶＤ酸化膜を用いるのであれば上記厚さを４．４／３．８＝１．１６倍した厚さを、比誘電率ε_r＝７であるシリコン窒化物（Ｓｉ₃Ｎ₄）膜を用いるのであれば上記厚さを７／３．８＝１．８４倍した厚さを採用すれば良い。但し、標準的なＣＭＯＳ技術で形成される酸化膜（ＳｉＯ₂膜）を用いるのが好ましく、ＣＭＯＳ技術におけるフィールド酸化膜を用いるのが製造工程の簡略化に適している。図２（ａ）に示すように、遮光膜４１の開口部４２は、光電荷の発生が、フォトダイオードＤ１を構成している電荷生成埋込領域２３の直下の基体領域２１で生じるように選択的に設けられている。図２（ａ）では、ゲート絶縁膜３３のみを示しているが、遮光膜４１は、図示を省略した多層配線構造をなす複数の層間絶縁膜の内のいずれかの上部に設けられたアルミニウム（Ａｌ）等の金属薄膜で構成すれば良い。

【0050】

本発明の第１の実施の形態に係る半導体素子及び固体撮像装置の製造方法によれば、キャパシタ形成領域２５を形成後、転送ゲート電極３１の側面にスペーサ３５を形成して、スペーサ３５を介して図６（ｅ）に示すようにイオン注入し、ｎ⁺型の蓄積領域２４を形成しているので、蓄積領域２４の端部に不純物密度が高いディップ部が形成されるのを防ぎ、リーク電流の発生を抑制することが可能になる。又、蓄積領域２４の端部にディップ部が形成されるのを防ぐことが可能なので、例えば、図２（ｃ）に示すように、時刻ｔ₂において、井戸状のポテンシャル分布形状に第２のポテンシャル谷ＰＷ２が単調に連続して形成されるようにするのが容易となるので、信号電荷量が多い場合であっても、電子は第１のＭＯＳキャパシタ（３１，３３，２５）がなすポテンシャル井戸から溢れて、直接、且つスムーズに蓄積領域２４がなすポテンシャル谷に蓄積されるようになり、電荷生成埋込領域２３がなすポテンシャル谷側に信号電荷が残存することが防げる。又、電荷蓄積ダイオードＤ２の容量を大きくし、第１のＭＯＳキャパシタ（３１，３３，２５）の容量を小さくする設計も容易になる。

【0051】

（第２の実施の形態）
第１の実施の形態に係る固体撮像装置に用いる半導体素子は、転送ゲート電極３１と、ゲート絶縁膜（転送ゲート絶縁膜）３３を介して、転送ゲート電極３１の下方の一部に配置された第２導電型のキャパシタ形成領域２５により、第１のＭＯＳキャパシタ（３１，３３，２５）を構成したが、第２導電型（ｎ型）で、電荷生成埋込領域２３より低不純物密度の共通埋込領域６３を、図１１（ａ）に示すように基体領域２１の上部に転送ゲート電極３１の下方の全面に配置した場合であっても、段差付きの電子シャッタ用電位障壁を転送ゲート電極３１の下方に形成できる。

【0052】

即ち、第２の実施の形態に係る固体撮像装置に用いる半導体素子においては、図１１（ａ）に示すように、基体領域２１の上部に、電荷生成埋込領域２３の上部から読み出しゲート電極３２の下方に渡って設けられた共通埋込領域６３に対して、基体領域２１の上部に、ウェル（ｐウェル）２２の一部から、電荷生成埋込領域２３の上部を含み、転送ゲート電極３１の下方の一部に渡って第１導電型（ｐ型）で、基体領域２１よりも高不純物密度の段差分布形成領域６２を設けることにより、共通埋込領域６３と段差分布形成領域６２とで、階段ポテンシャル形成手段を構成している。そして、この階段ポテンシャル形成手段が、転送ゲート電極３１の下方に段差付きの電子シャッタ用電位障壁を形成している。

【0053】

転送ゲート電極３１の下方の全面に、共通埋込領域６３が配置されているが、段差分布形成領域６２に占有された領域を除いて、転送ゲート電極３１、ゲート絶縁膜（転送ゲート絶縁膜）３３及び共通埋込領域６３で第１のＭＯＳキャパシタ（３１，３３，６３）を構成している。同様に、読み出しゲート電極３２の下方の全面に、共通埋込領域６３が配置されており、読み出しゲート電極３２、ゲート絶縁膜（読み出しゲート絶縁膜）３３及び共通埋込領域６３で第２のＭＯＳキャパシタ（３２，３３，６３）を構成している。他の構成は、図２（ａ）に示した半導体素子と実質的に同様であるので、重複した説明を省略する。

【0054】

第２の実施の形態に係る半導体素子では、図１１（ｂ）に示すように、第１の実施の形態と同様の電位分布が得られ、電荷蓄積ダイオードＤ２の容量を大きく設計することで、第１のＭＯＳキャパシタ（３１，３３，６３）の容量を小さく設計できる。又、第２の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として、転送、蓄積等の処理をされる信号電荷が電子処理をされる信号電荷が電子である場合について説明しており、図１１（ｂ）に示すポテンシャル図において、図の下方向（深さ方向）を、電位（ポテンシャル）の正方向として表現している。

【0055】

（第３の実施の形態）
第１の実施の形態に係る半導体素子では、ｎ型半導体の不純物密度の差違による第１のポテンシャル谷ＰＷ１と第２のポテンシャル谷ＰＷ２との電位差を有するが、ｐ型半導体の不純物密度の差違によって第１のポテンシャル谷ＰＷ１と第２のポテンシャル谷ＰＷ２との電位差を有するようにしても良い。

【0056】

第３の実施の形態に係る半導体素子は、図１２（ａ）に示すように、基体領域２１とキャパシタ形成領域２５とで、階段ポテンシャル形成手段を構成しているが、第１のピニング層２６の不純物密度ｐ₁を、第２のピニング層２７の不純物密度ｐ₃より高くすることで、図１２（ｂ）に示すような第１の実施の形態と同様の、第１のポテンシャル谷ＰＷ１及び第２のポテンシャル谷ＰＷ２の電位分布を得ることができる。この場合には、電荷生成埋込領域２３ｃと蓄積領域２４ｃとを同じ不純物密度（ｎ₁）で形成することができるので、電荷生成埋込領域２３ｃと蓄積領域２４ｃとを、同一のマスクによってイオン注入することができる。

【0057】

又、第３の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として、転送、蓄積等の処理をされる信号電荷が電子である場合について説明しており、図１２（ｂ）に示すポテンシャル図において、図の下方向（深さ方向）を、電位（ポテンシャル）の正方向として表現している。

【0058】

（第４の実施の形態）
第４の実施の形態に係る半導体素子は、図１１（ａ）に示したような、転送ゲート電極３１の下方の第２導電型の共通埋込領域６３を形成せずに、図１３（ａ）に示すような構造にして、図１３（ｂ）に示すような、頂部と肩部とからなる段差状の電子シャッタ用電位障壁を、第１の実施の形態と同様に有する。

【0059】

第４の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として、転送、蓄積等の処理をされる信号電荷が電子である場合について説明しており、図１３（ｂ）に示すポテンシャル図において、図の下方向（深さ方向）を、電位（ポテンシャル）の正方向として表現している。

【0060】

基体領域２１の上部に、ウェル２２の一部から、電荷生成埋込領域２３の上部を含み、転送ゲート電極３１の下方の一部に渡って、第１導電型で基体領域２１よりも高不純物密度ｐ₃の段差分布形成領域６２が設けられている。即ち、基体領域２１と段差分布形成領域６２とで、階段ポテンシャル形成手段を構成している。段差分布形成領域６２を設けることにより、第１の実施の形態と同様に、フォトダイオードＤ１側に頂部を、電荷蓄積ダイオードＤ２側に肩部を有して、転送ゲート電極３１の直下に段差状の電子シャッタ用電位障壁ができる。このため、一度蓄積領域２４に転送された電荷は、電荷生成埋込領域２３へ逆流することはなく、第４の実施の形態に係る半導体素子は、図２（ａ）に示した第１の実施の形態に係る半導体層と同じように完全電荷転送を容易にすることができる。

【0061】

蓄積領域２４の下方のブロック層２８（不純物密度ｐ₂）は、転送ゲート電極３１及び読み出しゲート電極３２の形成後、転送ゲート電極３１及び読み出しゲート電極３２をマスクとして、自己整合的にイオン注入を行うことにより形成しても良い。この様に、ブロック層２８を自己整合により形成する場合には、イオン注入に用いるマスク枚数を減らすことができるため、半導体素子の製造コストを下げることができる。更に、ブロック層２８を蓄積領域２４のイオン注入に用いたマスクと同一のマスクを用いて、注入条件を調整してイオン注入することによっても、マスク枚数を減らすことができる。又、マスクずれにより、ポテンシャル分布が設計時に意図した分布からずれ、転送不良が発生するのを防ぐことができ、製造歩留まりを向上させることができる。

【0062】

（第５の実施の形態）
本発明の第５の実施の形態に係る固体撮像装置（２次元イメージセンサ）の全体構成は、図１にしたブロック図と同一であるため、重複した説明を省略する。第５の実施の形態に係る固体撮像装置では、非常に明るい光を受けた場合の対策として、それぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；…；Ｘ_n1〜Ｘ_nm内の半導体素子の構造として、図７（ａ）に示すように、オーバーフロー用埋込領域６０及び排出領域２０を設けた構造について説明する。

【0063】

図７（ａ）に示すように、オーバーフロー用埋込領域６０は、電荷生成埋込領域２３ａと離間し、排出領域２０と接して基体領域２１の上部に埋め込まれている。図７（ｂ）は、図７（ａ）において、排出領域２０、オーバーフロー用埋込領域６０、電荷生成埋込領域２３ａ、蓄積領域２４、読み出し領域２９を水平面で切った断面におけるポテンシャル図である。第１のポテンシャル谷ＰＷ１とオーバーフロー用埋込領域６０との間には、電子に対する障壁の高さの低いオーバーフロー用電位障壁が形成されている。第５の実施の形態に係る固体撮像装置に用いる半導体素子は、図７（ｂ）に示すように、生成した信号電荷が過剰になった場合は、過剰分を電子に対する障壁の高さの低いオーバーフロー用電位障壁を介してオーバーフローさせ、排出領域２０に排出することができるので、ブルーミングを抑制するために有効である。第２のポテンシャル谷ＰＷ２と読み出し領域２９のポテンシャル井戸との間の読み出し用電位障壁の高さは、読み出しゲート電極３２に印加される制御信号ＴＸの電圧によって変化する。

【0064】

第５の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として、転送、蓄積等の処理をされる信号電荷が電子である場合について例示的に説明しており、図７（ｂ）に示すポテンシャル図において、図の下方向（深さ方向）を、電位（ポテンシャル）の正方向として表現している。

【0065】

転送ゲート電極３１の下方の蓄積領域２４側の一部には、基体領域２１の上部に第２導電型のキャパシタ形成領域２５が配置されており、基体領域２１とキャパシタ形成領域２５とで、階段ポテンシャル形成手段を構成している。この転送ゲート電極３１がキャパシタ形成領域２５に対向する部分とキャパシタ形成領域２５とがゲート絶縁膜（転送ゲート絶縁膜）３３を隔てて平行平板構造を構成する領域は、第１のＭＯＳキャパシタ（３１，３３，２５）を構成している。キャパシタ形成領域２５は、第１のＭＯＳキャパシタ（３１，３３，２５）の領域から、読み出しゲート電極３２の下方に位置する基体領域２１の上部に渡って配置されており、読み出しゲート電極３２、ゲート絶縁膜（読み出しゲート絶縁膜）３３、キャパシタ形成領域２５とで、第１のＭＯＳキャパシタ（３１，３３，２５）と同様に、第２のＭＯＳキャパシタ（３２，３３，２５）を構成している。第１のポテンシャル谷ＰＷ１と、第２のポテンシャル谷ＰＷ２との間の段差状の電子シャッタ用電位障壁は、転送ゲート電極３１に与えられる制御信号ＧＳの電圧によって、頂部と肩部の段差関係を定性的に維持したまま、その頂部の高さを変化させる。図７に示した半導体素子の他の断面構造は図２（ａ）に示した構造と基本的には同様であるので、重複した説明を省略する。

【0066】

第５の実施の形態に係る固体撮像装置は、転送ゲート電極３１に与えられる制御信号ＧＳによって、転送ゲート電極３１の下方に段差状の電子シャッタ用電位障壁を形成し、頂部と肩部の段差関係を定性的に維持したまま、その頂部の高さを変化させることで、第１のポテンシャル谷ＰＷ１と、第１のポテンシャル谷ＰＷ１より深い第２のポテンシャル谷ＰＷ２との電位差が小さくても電荷の完全転送を実現でき、十分な蓄積電子数を確保できる。

【0067】

（第６の実施の形態）
第６の実施の形態に係る固体撮像装置のそれぞれの画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；…；Ｘ_n1〜Ｘ_nm内の半導体素子の断面構造を図８（ａ）に示す。図８（ａ）に示すように、第６の実施の形態に係る半導体素子は、基体領域２１の上部に電荷生成埋込領域２３ｂと離間して設けられた排出領域２０と、電荷生成埋込領域２３ｂと排出領域２０との間の上方のゲート絶縁膜（排出ゲート絶縁膜）３３上に設けられた排出ゲート電極３４を備える点で第１の実施の形態と異なる。

【0068】

図８（ａ）において、排出ゲート電極３４は、電荷生成埋込領域２３ｂと排出領域２０との間に形成される転送チャネルの電位を制御して、電荷生成埋込領域２３から排出領域２０へ信号電荷を吐き出し、電子シャッタの機能をなす。

【0069】

転送ゲート電極３１の下方の蓄積領域２４側の一部には、基体領域２１の上部に第２導電型のキャパシタ形成領域２５が配置されており、基体領域２１とキャパシタ形成領域２５とで、階段ポテンシャル形成手段を構成している。この転送ゲート電極３１がキャパシタ形成領域２５に対向する部分とキャパシタ形成領域２５とが、ゲート絶縁膜（転送ゲート絶縁膜）３３を隔てて平行平板構造を構成する領域は、第１のＭＯＳキャパシタ（３１，３３，２５）を構成している。キャパシタ形成領域２５は、第１のＭＯＳキャパシタ（３１，３３，２５）の領域から、読み出しゲート電極３２の下方に位置する基体領域２１の上部に渡って配置されており、読み出しゲート電極３２、ゲート絶縁膜（読み出しゲート絶縁膜）３３、キャパシタ形成領域２５とで、第１のＭＯＳキャパシタ（３１，３３，２５）と同様に、第２のＭＯＳキャパシタ（３２，３３，２５）を構成している。他の構成は、図２（ａ）に示した半導体素子と実質的に同様であるので、重複した説明を省略する。

【0070】

図８（ｂ）及び図８（ｃ）は、図８（ａ）において、排出領域２０、電荷生成埋込領域２３ｂ、蓄積領域２４、読み出し領域２９を通る水平面で切った断面におけるポテンシャル図である。第１のポテンシャル谷ＰＷ１と、第２のポテンシャル谷ＰＷ２との間の段差状の電子シャッタ用電位障壁が形成され、転送ゲート電極３１に与えられる制御信号ＧＳの電圧によって頂部と肩部の段差関係を定性的に維持したまま、電子に対する電位障壁の頂部の高さを変化させる。第１のポテンシャル谷ＰＷ１と排出領域２０との間には、排出用電位障壁が形成されている。排出用電位障壁の電子に対する電位障壁の高さは、排出ゲート電極３４に印加される制御信号ＴＸＤとしての電圧によって変化する。図８（ｃ）に示すように、排出ゲート電極３４に制御信号ＴＸＤとして正の電圧を印加したとき、排出用電位障壁の電子に対する電位障壁の高さを下げ、電荷生成埋込領域２３ｂから排出領域２０に電荷を排出し、シャッタ時間を制御する動作を行わせることができる。第２のポテンシャル谷ＰＷ２と読み出し領域２９のポテンシャル井戸との間の読み出し用電位障壁の高さは、読み出しゲート電極３２に印加される制御信号ＴＸの電圧によって変化する。

【0071】

第６の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として、転送、蓄積等の処理をされる信号電荷が電子である場合について例示的に説明しており、図８（ｂ）及び図８（ｃ）に示すポテンシャル図において、図の下方向（深さ方向）を、電位（ポテンシャル）の正方向として表現している。

【0072】

第１及び第５の実施の形態において、シャッタ時間Ｔ_SHは、制御信号ＧＳの立ち下がりの時刻から次に入力される制御信号ＧＳの立ち上がりの時刻までの時間であるが、第６の実施の形態に係る固体撮像装置は、半導体素子にフォトダイオードＤ１の初期化機能を有しており、信号電荷の流れの方向を排出ゲート電極３４と転送ゲート電極３１で制御できるため、排出ゲート電極３４に与えられる制御信号ＴＸＤのパルスのタイミングを変化させることによって、シャッタ時間Ｔ_SHを制御できる。又、第６の実施の形態に係る半導体素子は、第１及び第５の実施の形態と同様に、フォトダイオードが生成した信号電荷を移動させる場の方向を深さ方向として、第１のポテンシャル谷ＰＷ１と、第１のポテンシャル谷ＰＷ１より深い第２のポテンシャル谷ＰＷ２との間に、段差状の電子シャッタ用電位障壁を形成し、頂部と肩部の段差関係を定性的に維持したまま、電子に対する電位障壁の頂部の高さを変化させることで、電荷の完全転送を実現できる。

【0073】

例えば、図９に示すように、シャッタ時間Ｔ_SHは、制御信号ＴＤＸのタイミングを変化させることによって、制御信号ＴＸＤの立ち下がりの時刻から次の制御信号ＧＳの立ち上がりの時刻までの蓄積時間Ｔ_S1からＴ_S2に変化させることができる。

【0074】

シャッタ時間Ｔ_SH＝Ｔ_S2の間、全画素Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；…；Ｘ_n1〜Ｘ_nmの電荷生成埋込領域２３に蓄積された電荷は、次のフレーム周期Ｔ_ｆにおいて、先ず、制御信号ＧＳが全画素同時に与えられ蓄積領域２４に転送される。蓄積領域２４に蓄積された電荷は、１行目の画素Ｘ₁₁〜Ｘ_1mから順に読み出される。

【0075】

図９に示すように、読み出し動作は、先ず、垂直シフトレジスタ３から水平ラインの選択用制御信号Ｓ（１）が与えられ、選択用制御信号Ｓ（１）をハイ（Ｈ）レベルにすることにより、スイッチングトランジスタＴＳ_ijが導通し、信号読み出しトランジスタ（増幅トランジスタ）ＴＡ_ijで増幅された読み出し領域２９の電位に対応する電流が垂直信号線Ｂ_jに流れる。このとき、リセット信号Ｒ（１）はハイ（Ｈ）レベルになっているので、読み出し領域２９に蓄積された電荷は吐き出され、読み出し領域２９はリセットされる。次いで読み出しゲート電極３２に制御信号ＴＸが与えられ、蓄積領域２４に蓄積されている電荷は、読み出し領域２９へ転送される。読み出し領域２９へ転送された電荷は、読み出し用バッファアンプを介して垂直信号線Ｂ_jから読み出される。これらの動作をｎ行目まで繰り返す。

【0076】

＜シミュレーション＞
図１０（ａ）は、図８（ａ）に断面図を示す第６の実施の形態の半導体素子の平面構造の一例である。図１０（ｂ）は、図８（ａ）及び図１０（ａ）に示すような半導体素子のシミュレーションモデルを用いて、水平方向（Ｘ方向）電位分布をシミュレーションし、転送ゲート電極３１に印加する制御信号ＧＳによってプロットしたものである。

【0077】

図１０（ｂ）に示すように、フォトダイオードＤ１がなす第１のポテンシャル谷ＰＷ１と、電荷蓄積ダイオードＤ２がなす第２のポテンシャル谷ＰＷ２との間には、ＧＳ＝−２Ｖにおいて、第１の電位制御手段（３１，３３）に相当する部分（Ｘ方向の位置が約３．５〜５．０μｍ）に段差状の電子シャッタ用電位障壁が形成されることが確認できる。段差状の電子シャッタ用電位障壁は、転送ゲート電極３１に与えられる制御信号ＧＳ＝−２Ｖ、−１Ｖ，０Ｖ，１Ｖ，２Ｖの電圧によって頂部と肩部の段差関係を定性的に維持したまま、電子に対する電位障壁の頂部の高さを変化することが確認できる。ＧＳ＝−１Ｖにすると、第１のＭＯＳキャパシタ（３１，３３，２５）に相当する箇所の電位が０．４Ｖ程度上昇する。制御信号を接地電位ＧＧ＝０Ｖにすると、段差状の電子シャッタ用電位障壁は段差部を有したまま減少し、ＧＳ＝１Ｖにすると、電子シャッタ用電位障壁は完全に消滅し、第１の電位制御手段（３１，３３）に相当する箇所の電位分布は、頂部と肩部の段差関係を定性的に維持したまま、ＧＳ＝１Ｖ，２Ｖと順に、電子に対する電位障壁の高さが低くなっている。フォトダイオードＤ１がなす第１のポテンシャル谷ＰＷ１とその左側の排出領域２０との間には、排出用電位障壁が形成されていることが確認できる。排出用電位障壁の高さは、排出ゲート電極３４に印加される制御信号ＴＸＤとしての電圧によって変化する。電荷蓄積ダイオードＤ２がなす第２のポテンシャル谷ＰＷ２と読み出し領域２９のポテンシャル井戸との間には読み出し用電位障壁が形成されていることが確認できる。読み出し用電位障壁の高さは、読み出しゲート電極３２に印加される制御信号ＴＸの電圧によって変化する。

【0078】

図１０（ｃ）は、図１０（ｂ）に一点鎖線で示す位置において、第１のＭＯＳキャパシタ（３１，３３，２５）の深さ方向（図１０（ａ）の奥行き方向：Ｚ方向）の電位分布を示している。図１０（ｃ）から、界面準位がピニングされた状態になっていることがわかる。電荷転送時の制御信号ＧＳ＝２Ｖ時にも、信号電荷である電子を移動させる場の方向を深さ方向として、界面準位よりも深いところに最大電位があり、埋め込み型のＭＯＳキャパシタとして機能することがわかる。このシミュレーションの埋め込みＭＯＳキャパシタの飽和電荷密度は制御信号ＧＳ＝２Ｖのときに３００ｅ^-／μｍ²程度であり、表面トラップに対して十分に大きい飽和電荷量を確保できる。尚、この飽和電荷密度は、不純物密度等の調整により１桁程度まで大きくすることも可能である。

【0079】

（その他の実施の形態）
上記のように、本発明は第１〜第６の実施の形態によって記載したが、この開示の一部をなす論述及び図面は本発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。

【0080】

既に述べた第１〜第６の実施の形態の説明では、第１導電型をｐ型、第２導電型をｎ型として説明したが、第１導電型をｎ型、第２導電型をｐ型としても、電気的な極性を反対にすれば同様な効果が得られることは容易に理解できるであろう。第１〜第６の実施の形態の説明では、転送、蓄積等の処理がされる信号電荷を電子とし、ポテンシャル図において、図の下方向（深さ方向）が、電位（ポテンシャル）の正方向としたが、電気的な極性を反対とする場合においては、処理をされる電荷は正孔となるため、半導体素子内の電位障壁、ポテンシャル谷、ポテンシャル井戸等を示すポテンシャル形状は、図の下方向（深さ方向）が、電位の負方向として表現される。

【0081】

又、既に述べた第１及び第５の実施の形態の説明においては、２次元固体撮像装置（エリアセンサ）を例示的に説明したが、本発明の半導体素子は２次元固体撮像装置の画素のみに用いられるように限定して解釈するべきではない。例えば、図１に示した２次元マトリクスにおいて、ｊ＝ｍ＝１とした１次元固体撮像装置（ラインセンサ）の画素として複数の半導体素子を１次元に配列しても良いことは、上記開示の内容から、容易に理解できるはずである。

【0082】

この様に、本発明はここでは記載していない様々な実施の形態等を含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。

【産業上の利用可能性】

【0083】

本発明により、洩れのない電荷転送が実現できるので、本発明は低ノイズの超高速カメラセンサ・距離画像センサの技術分野に利用可能である。特に、これから需要が伸びが期待される蛍光検出バイオセンサの技術分野に利用可能である。

【符号の説明】

【0084】

ＣＤＳ₁〜ＣＤＳ_m…ノイズキャンセル回路
Ｄ１…フォトダイオード
Ｄ２…電荷蓄積ダイオード
Ｘ₁₁〜Ｘ_1m；Ｘ₂₁〜Ｘ_2m；…；Ｘ_n1〜Ｘ_nm…画素
１…画素アレイ部
２…水平シフトレジスタ
３…垂直シフトレジスタ
４…タイミング発生回路
５…信号処理回路
６…アンプ
２０…排出領域
２１…基体領域
２２…ウェル
２３，２３ａ，２３ｂ，２３ｃ…電荷生成埋込領域
２３ｐ…電荷生成埋込予定領域
２４，２４ｃ…蓄積領域
２４ｐ…蓄積領域予定領域
２５，６１…キャパシタ形成領域
２５ｐ…キャパシタ形成予定領域
２６…第１のピニング層
２６ｐ…第１のピニング層予定領域
２７…第２のピニング層
２７ｐ…第２のピニング層予定領域
２８…ブロック層
２８ｐ…ブロック層予定領域
２９…読み出し領域
３１…転送ゲート電極
３２…読み出しゲート電極
３３，７１…ゲート絶縁膜
３４…排出ゲート電極
３５…スペーサ
４１…遮光膜
４２…開口部
５１，５２，５３，５４…フォトレジスト膜
６０…オーバーフロー用埋込領域
６１…キャパシタ形成領域
６２…段差分布形成領域
６３…共通埋込領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】