特許 5649112 電界効果トランジスタ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5649112

(24)【登録日】2014年11月21日

(45)【発行日】2015年1月7日

(54)【発明の名称】電界効果トランジスタ

(51)【国際特許分類】

   H01L 21/338 20060101AFI20141211BHJP

   H01L 29/778 20060101ALI20141211BHJP

   H01L 29/812 20060101ALI20141211BHJP

   H01L 29/06 20060101ALI20141211BHJP

   H01L 21/205 20060101ALI20141211BHJP

【ＦＩ】

   H01L29/80 H

   H01L29/06 301F

   H01L21/205

【請求項の数】10

【全頁数】19

(21)【出願番号】特願2010-171496(P2010-171496)

(22)【出願日】2010年7月30日

(65)【公開番号】特開2012-33679(P2012-33679A)

(43)【公開日】2012年2月16日

【審査請求日】2012年11月9日

(73)【特許権者】

【識別番号】000005821

【氏名又は名称】パナソニック株式会社

(74)【代理人】

【識別番号】110001427

【氏名又は名称】特許業務法人前田特許事務所

(74)【代理人】

【識別番号】100077931

【弁理士】

【氏名又は名称】前田 弘

(74)【代理人】

【識別番号】100110939

【弁理士】

【氏名又は名称】竹内 宏

(74)【代理人】

【識別番号】100110940

【弁理士】

【氏名又は名称】嶋田 高久

(74)【代理人】

【識別番号】100113262

【弁理士】

【氏名又は名称】竹内 祐二

(74)【代理人】

【識別番号】100117581

【弁理士】

【氏名又は名称】二宮 克也

(74)【代理人】

【識別番号】100117710

【弁理士】

【氏名又は名称】原田 智雄

(74)【代理人】

【識別番号】100121728

【弁理士】

【氏名又は名称】井関 勝守

(74)【代理人】

【識別番号】100124671

【弁理士】

【氏名又は名称】関 啓

(74)【代理人】

【識別番号】100131060

【弁理士】

【氏名又は名称】杉浦 靖也

(74)【代理人】

【識別番号】100131200

【弁理士】

【氏名又は名称】河部 大輔

(74)【代理人】

【識別番号】100131901

【弁理士】

【氏名又は名称】長谷川 雅典

(74)【代理人】

【識別番号】100132012

【弁理士】

【氏名又は名称】岩下 嗣也

(74)【代理人】

【識別番号】100141276

【弁理士】

【氏名又は名称】福本 康二

(74)【代理人】

【識別番号】100143409

【弁理士】

【氏名又は名称】前田 亮

(74)【代理人】

【識別番号】100157093

【弁理士】

【氏名又は名称】間脇 八蔵

(74)【代理人】

【識別番号】100163186

【弁理士】

【氏名又は名称】松永 裕吉

(74)【代理人】

【識別番号】100163197

【弁理士】

【氏名又は名称】川北 憲司

(74)【代理人】

【識別番号】100163588

【弁理士】

【氏名又は名称】岡澤 祥平

(72)【発明者】

【氏名】脇田 尚英

(72)【発明者】

【氏名】田中 健一郎

(72)【発明者】

【氏名】石田 昌宏

(72)【発明者】

【氏名】田村 聡之

(72)【発明者】

【氏名】柴田 大輔

【審査官】 儀同 孝信

(56)【参考文献】

【文献】 特開２００６−１４７６６３（ＪＰ，Ａ）

【文献】 特開２００６−３３２３６７（ＪＰ，Ａ）

【文献】 特開２００７−２５１１４４（ＪＰ，Ａ）

【文献】 特開２００８−２１８６９６（ＪＰ，Ａ）

【文献】 特開２０１０−０４５４１６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３８

Ｈ０１Ｌ ２１／２０５

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７７８

Ｈ０１Ｌ ２９／８１２

(57)【特許請求の範囲】

【請求項1】

基板と、
前記基板の上にエピタキシャル成長により形成された第１のIII族窒化物半導体層と、
前記第１のIII族窒化物半導体層の上にエピタキシャル成長により形成され、且つ前記第１のIII族窒化物半導体層よりもバンドギャップが大きい第２のIII族窒化物半導体層と、
前記第２のIII族窒化物半導体層の上に形成されたソース電極及びドレイン電極並びに前記ソース電極及びドレイン電極の間に形成されたゲート電極と、
前記第２のIII族窒化物半導体層の上に前記ゲート電極又は前記ソース電極と接続して設けられ、且つ前記ゲート電極における前記ドレイン電極側の端部を覆うフィールドプレートとを備え、
前記第１のIII族窒化物半導体層は、少なくとも前記ゲート電極における前記ドレイン電極側の端部の下側の領域において、炭素濃度が１×１０^１７ｃｍ^−３未満である低炭素濃度領域を有し、
前記基板の上面から前記第１のIII族窒化物半導体層及び第２のIII族窒化物半導体層を含む前記ドレイン電極までのIII族窒化物半導体層の厚さをｄ１（μｍ）とし、前記低炭素濃度領域の厚さをｄ２（μｍ）とし、動作耐圧をＶ_ｍ（Ｖ）としたとき、
Ｖ_ｍ／（１１０・ｄ１）≦ｄ２＜Ｖ_ｍ／（１１０・ｄ１）＋０．５
の関係を満たし、
且つ、緩和状態におけるオン抵抗をＲ_ｏｎ０とし、動作耐圧Ｖ_ｍにおけるオフ状態からオン状態に遷移した１００μｓ後のオン抵抗をＲ_ｏｎとしたとき、電流コラプス値の指標とするＲ_ｏｎとＲ_ｏｎ０との比の値が、
Ｒ_ｏｎ／Ｒ_ｏｎ０≦３
であることを特徴とする電界効果トランジスタ。

【請求項2】

前記第１のIII族窒化物半導体層における前記低炭素濃度領域の厚さは不均一であり、
前記低炭素濃度領域は、前記フィールドプレートにおける前記ドレイン電極側の端部の下側部分の厚さが最大であることを特徴とする請求項１に記載の電界効果トランジスタ。

【請求項3】

前記低炭素濃度領域は、前記ソース電極側の下側部分の厚さが最小であることを特徴とする請求項２に記載の電界効果トランジスタ。

【請求項4】

前記低炭素濃度領域には、前記ゲート電極のゲート長方向の中央部の下側から前記ソース電極側に位置する領域に、前記第１のIII族窒化物半導体層の絶縁性を高める不純物が添加されてなる高抵抗領域が形成されていることを特徴とする請求項１に記載の電界効果トランジスタ。

【請求項5】

前記不純物は、鉄、ホウ素、マグネシウム、亜鉛及びルビジウムのうちの少なくとも１つであることを特徴とする請求項４に記載の電界効果トランジスタ。

【請求項6】

前記基板と前記第１のIII族窒化物半導体層との間に形成された少なくとも１層のバッファ層をさらに備えていることを特徴とする請求項１〜５のいずれか１項に記載の電界効果トランジスタ。

【請求項7】

前記バッファ層は、前記基板側から順次形成され、それぞれIII族窒化物半導体よりなる第１バッファ層、第２バッファ層及び第３バッファ層を含むことを特徴とする請求項６に記載の電界効果トランジスタ。

【請求項8】

前記第１バッファ層のバンドギャップをＥ_ｇ１とし、前記第２バッファ層のバンドギャップをＥ_ｇ２とし、前記第３バッファ層のバンドギャップをＥ_ｇ３としたとき、
Ｅ_ｇ１＞Ｅ_ｇ２＞Ｅ_ｇ３
であることを特徴とする請求項７に記載の電界効果トランジスタ。

【請求項9】

前記バッファ層の炭素濃度は、１０^１８ｃｍ^−３以上であることを特徴とする請求項６〜８のいずれか１項に記載の電界効果トランジスタ。

【請求項10】

前記バッファ層の炭素濃度は、１０^１９ｃｍ^−３以上且つ１０^２１ｃｍ^−３以下であることを特徴とする請求項６〜８のいずれか１項に記載の電界効果トランジスタ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、例えば民生機器の電源回路等に用いられるパワートランジスタに適用可能なIII族窒化物半導体を用いた電界効果トランジスタに関する。

【背景技術】

【0002】

窒化ガリウム（ＧａＮ）を代表とする化合物半導体であるIII族窒化物半導体は、シリコン（Ｓｉ）又はヒ化ガリウム（ＧａＡｓ）等と比べて、バンドギャップ、絶縁破壊電界及び電子の飽和ドリフト速度のいずれもが大きい。また、面方位の（０００１）面（＝Ｃ面）を主面とする基板上に形成された窒化アルミニウムガリウム（ＡｌＧａＮ）／窒化ガリウム（ＧａＮ）からなるヘテロ構造には、自発分極及びピエゾ分極によりヘテロ界面に２次元電子ガス（2-Dimensional Electron Gas：２ＤＥＧ）が生じ、不純物をドープしなくとも、１×１０^１３ｃｍ^−２以上のシートキャリア濃度が得られる。この高濃度の２次元電子ガスをキャリアとして用いた電界効果トランジスタ（Field Effect Transistor：ＦＥＴ）が近年注目を集めており、種々の構造が提案されている。

【0003】

ＧａＮ系ＦＥＴは、損失が少ないパワートランジスタを実現できるものの、素子面積が比較的に大きいため、高価なサファイア基板よりもシリコン（Ｓｉ）又はグラファイト（Ｃ）等の安価な導電性基板上に成膜することが望まれている。しかしながら、これらの異種基板の上にＧａＮ系の窒化物半導体を成膜すると、基板と窒化物半導体との格子定数及び熱膨張率の違いから、窒化物半導体の膜厚が大きくなるほどウェハが反ったり、成長した半導体膜にクラックが入ったりするという問題が発生し易くなる。このため、なるべく薄い膜厚で、耐圧及び信頼性を確保することが重要となる。

【0004】

図１２は、従来のＡｌＧａＮ／ＧａＮヘテロ構造を有する電界効果型トランジスタの模式的な断面構成を示している（例えば、特許文献１を参照。）。

【0005】

図１２に示すように、従来のIII族窒化物半導体を用いた電界効果トランジスタは、基板１１の上に順次形成された、低温ＧａＮバッファ層１２、ＧａＮ又はＡｌＧａＮからなる高抵抗バッファ層１３、アンドープＧａＮ層１４及びアンドープＡｌＧａＮ層１５を有している。アンドープＡｌＧａＮ層１５の上には、Ｔｉ及びＡｌからなるソース電極１６及びドレイン電極１８が形成されている。さらに、Ｎｉ、Ｐｔ及びＡｕからなるゲート電極１７が、アンドープＡｌＧａＮ層１５の上のソース電極１６とドレイン電極１８との間の領域に形成されている。

【0006】

このような構造を持つ電界効果トランジスタは、アンドープＡｌＧａＮ層１５とアンドープＧａＮ層１４との界面に形成される２次元電子ガスがキャリアとして利用される。ソース電極１６とドレイン電極１８との間に電圧を印加すると、チャネル内の電子がソース電極１６からドレイン電極１８に向かって移動する。このとき、ゲート電極１７に印加される電圧を制御して、アンドープＡｌＧａＮ層１５におけるゲート電極１７の直下の空乏層の厚さを変化させることにより、ソース電極１６からドレイン電極１８に移動する電子、すなわちドレイン電流を制御することができる。

【0007】

ところで、ＧａＮ系半導体を用いたＦＥＴにおいては、電流コラプスと呼ばれる現象が観測され、デバイスの動作時に問題となることが知られている。この現象は、ソースとドレインとの間、ソースとゲートとの間又はドレインと基板との間等に一旦強い電界が印加されると、その後、ソースとドレインとの間のチャネル電流が減少してしまうという現象である。特許文献１においては、オン状態におけるドレインとソースとの間の電圧を０Ｖ〜１０Ｖ及び０Ｖ〜３０Ｖで掃引し、得られる電流値の比率を電流コラプス値と定義している。さらに、高抵抗バッファ層１３に添加される炭素の濃度を１０^１７ｃｍ^−３以上且つ１０^２０ｃｍ^−３以下とするか、又は２次元電子ガス層から高抵抗バッファ層１３の上面までの厚さ（以下、チャネル層と呼ぶ。）を０．０５μｍ以上とすれば、電流コラプスは実用上問題がないレベルとなることが記載されている。一方、高抵抗バッファ層１３の炭素濃度を１０^１７ｃｍ^−３以上とし、且つチャネル層の厚さを１μｍ以下とすれば、商用電源で必要とされる耐圧４００Ｖ以上も確保できると記載されている。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００７−２５１１４４号公報

【非特許文献】

【0009】

【非特許文献1】Kazuaki Kunihiro, Kensuke Kasahara, Yuji Takahashi, and Yasuo Ohno, "Experimental Evaluation of Impact Ionization Coefficients in GaN", IEEE ELECTRON DEVICE LETTERS, VOL. 20, NO. 12, p.609, 1999.

【発明の概要】

【発明が解決しようとする課題】

【0010】

前記の従来例においては、電流コラプスをオン状態での電圧掃引による測定で定義して、チャネル層の厚さの下限値等を設定している。

【0011】

しかしながら、オン状態での電流に依存した電流コラプスの他に、ＧａＮ系ＦＥＴには、高電圧のスイッチング時に発生する電流コラプスが存在し、耐圧が高くなればなるほどスイッチング時の電流コラプスは増大する。パワートランジスタの用途は、インバータのように、オンオフ状態を繰り返し行って電力を制御する場合が多い。従って、使用される耐圧の範囲内で、オフ状態からオン状態へのスイッチング時に生じる電流コラプスが十分に抑制されなければ、高電圧下での電力損失の増大及び電気的特性における再現性の劣化等の問題が生じる。

【0012】

本発明は、前記の問題に鑑み、III族窒化物半導体からなる電界効果トランジスタにおける高電圧スイッチング時の電流コラプスを効果的に抑制できるようにすることを目的とする。

【課題を解決するための手段】

【0013】

前記の目的を達成するため、本発明に係る電界効果トランジスタは、基板と、基板の上にエピタキシャル成長により形成された第１のIII族窒化物半導体層と、第１のIII族窒化物半導体層の上にエピタキシャル成長により形成され、且つ第１のIII族窒化物半導体層よりもバンドギャップが大きい第２のIII族窒化物半導体層と、第２のIII族窒化物半導体層の上に形成されたソース電極及びドレイン電極並びにソース電極及びドレイン電極の間に形成されたゲート電極と、第２のIII族窒化物半導体層の上にゲート電極又はソース電極と接続して設けられ、且つゲート電極におけるドレイン電極側の端部を覆うフィールドプレートとを備え、第１のIII族窒化物半導体層は、少なくともゲート電極におけるドレイン電極側の端部の下側の領域において、炭素濃度が１×１０^１７ｃｍ^−３未満である低炭素濃度領域を有し、基板の上面から第１のIII族窒化物半導体層及び第２のIII族窒化物半導体層を含むドレイン電極までのIII族窒化物半導体層の厚さをｄ１（μｍ）とし、低炭素濃度領域の厚さをｄ２（μｍ）とし、動作耐圧をＶ_ｍ（Ｖ）としたとき、Ｖ_ｍ／（１１０・ｄ１）≦ｄ２＜Ｖ_ｍ／（１１０・ｄ１）＋０．５の関係を満たし、且つ、緩和状態におけるオン抵抗をＲ_ｏｎ０とし、動作耐圧Ｖ_ｍにおけるオフ状態からオン状態に遷移した１００μｓ後のオン抵抗をＲ_ｏｎとしたとき、電流コラプス値の指標とするＲ_ｏｎとＲ_ｏｎ０との比の値が、Ｒ_ｏｎ／Ｒ_ｏｎ０≦３である。

【0014】

本発明の電界効果トランジスタによると、第１のIII族窒化物半導体層と第２のIII族窒化物半導体層との界面及びその近傍をチャネルとする電界効果トランジスタにおいて、ウェハの反り又はクラックを回避できる臨界膜厚以下の膜厚で、高い動作電圧においても、スイッチング時の電流コラプスを抑制することができる。

【0015】

本発明の電界効果トランジスタにおいて、第１のIII族窒化物半導体層における低炭素濃度領域の厚さは不均一であり、低炭素濃度領域は、フィールドプレートにおけるドレイン電極側の端部の下側部分の厚さが最大であってもよい。

【0016】

このようにすると、高電圧まで電流コラプスを抑制しながら、リーク電流を小さくすることができる。

【0017】

この場合に、低炭素濃度領域はソース電極側の下側部分の厚さが最小であってもよい。

【0018】

このようにすると、リーク電流をより抑えることができる。

【0019】

本発明の電界効果トランジスタにおいて、低炭素濃度領域には、ゲート電極のゲート長方向の中央部の下側からソース電極側に位置する領域に第１のIII族窒化物半導体層の絶縁性を高める不純物が添加されてなる高抵抗領域が形成されていてもよい。

【0020】

このようにすると、高抵抗領域により電流リークを抑制することができる。

【0021】

この場合に、不純物は、鉄、ホウ素、マグネシウム、亜鉛及びルビジウムのうちの少なくとも１つであってもよい。

【0022】

本発明の電界効果トランジスタは、基板と第１のIII族窒化物半導体層との間に形成された少なくとも１層のバッファ層をさらに備えていてもよい。

【0023】

このようにすると、第１のIII族窒化物半導体層における結晶性を良好に制御することができる。

【0024】

この場合に、バッファ層は、基板側から順次形成され、それぞれIII族窒化物半導体よりなる第１バッファ層、第２バッファ層及び第３のバッファ層を含んでいてもよい。

【0025】

この場合に、第１バッファ層のバンドギャップをＥ_ｇ１とし、第２バッファ層のバンドギャップをＥ_ｇ２とし、第３のバッファ層のバンドギャップをＥ_ｇ３としたとき、Ｅ_ｇ１＞Ｅ_ｇ２＞Ｅ_ｇ３であってもよい。

【0026】

また、この場合に、バッファ層の炭素濃度は、１０^１８ｃｍ^−３以上であってもよい。

【0027】

また、この場合に、バッファ層の炭素濃度は、１０^１９ｃｍ^−３以上且つ１０^２１ｃｍ^−３以下であってもよい。

【0028】

このようにすると、電界効果トランジスタの耐圧を確保することができる。

【発明の効果】

【0029】

本発明に係る電界効果トランジスタによると、高電圧下でのスイッチング時の電流コラプスを抑制することが可能な高耐圧の電界効果トランジスタを実現できる。

【図面の簡単な説明】

【0030】

【図1】図１は本発明の一実施形態に係るIII族窒化物半導体からなる電界効果トランジスタを示す模式的な断面図である。

【図2】図２は本発明の一実施形態に係る電界効果トランジスタにおけるスイッチング時の電流コラプスを評価する評価系（測定回路）を示す構成図である。

【図3】図３は本発明の一実施形態に係る駆動電圧と電流コラプスとの関係を示す特性図である。

【図4】図４（ａ）及び図４（ｂ）は本発明の一実施形態に係る電界効果トランジスタの電界強度分布を解析した分布図であり、図４（ａ）は駆動電圧が１６０Ｖの場合の分布図であり、図４（ｂ）は駆動電圧が４００Ｖの場合の分布図である。

【図5】図５は本発明の一実施形態に係る電界効果トランジスタにおけるフィールドプレートの端部の深さと電界強度との関係を表す分布図である。

【図6】図６は本発明の一実施形態に係る電界効果トランジスタにおけるスイッチング時の電流コラプスが劣化する閾値電圧と膜厚との関係を調べた散布図である。

【図7】図７は本発明の一実施形態に係る電界効果トランジスタにおけるスイッチング時の電流コラプスを抑制できる半導体層の厚さの範囲を示す特性図である。

【図8】図８は本発明の一実施形態の第１変形例に係る電界効果トランジスタを示す模式的な断面図である。

【図9】図９（ａ）〜図９（ｃ）は第１変形例に係る電界効果トランジスタの製造方法を示す要部の工程の断面図である。

【図10】図１０は本発明の一実施形態の第２変形例に係る電界効果トランジスタを示す模式的な断面図である。

【図11】図１１（ａ）〜図１１（ｃ）は第２変形例に係る電界効果トランジスタの製造方法を示す要部の工程の断面図である。

【図12】図１２は従来のIII族窒化物半導体を用いた電界効果型トランジスタを示す模式的な断面図である。

【発明を実施するための形態】

【0031】

（一実施形態）
本発明の一実施形態に係る電界効果トランジスタについて図１〜図７を参照しながら説明する。

【0032】

図１に示すように、本実施形態に係る電界効果トランジスタＦＥＴ１００は、基板１０１の主面上に順次形成された半絶縁性の第１バッファ層１０２ａ、第２バッファ層１０２ｂ及び第３バッファ層１０２ｃを介して、第１のIII族窒化物半導体からなる第１の半導体層１０３、及び第１のIII族窒化物半導体よりもバンドギャップが大きい第２のIII族窒化物半導体からなる第２の半導体層１０４を有している。

【0033】

第２の半導体層１０４の上には、ソース電極１０５及びドレイン電極１０７が互いに間隔をおいて形成されている。第２の半導体層１０４の上のソース電極１０５とドレイン電極１０７との間の領域には、ゲート電極１０６が形成されている。なお、ここでは、第２の半導体層１０４とゲート電極１０６の間に、ｐ型ＧａＮ層１１０を設けている。このように、第２の半導体層１０４とゲート電極１０６の間にｐ型ＧａＮ層１１０を設けることにより、閾値電圧が正側に増大して、ＦＥＴ１００はノーマリオフ型のトランジスタとなる。

【0034】

ここで、基板１０１の上面から各バッファ層１０２ａ〜１０２ｃ、第１の半導体層１０３及び第２の半導体層１０４を含むドレイン電極１０７までの半導体層の総膜厚をｄ１（μｍ）とし、低炭素濃度層である第１の半導体層１０３の厚さをｄ２とする。

【0035】

基板１０１には、コストの面から、主面の面方位が（１１１）面のシリコンからなる基板を用いることが好ましい。なお、基板１０１に、シリコンカーバイド（ＳｉＣ）又はグラファイト（Ｃ）を用いることもできる。

【0036】

半絶縁性の各バッファ層１０２ａ、１０２ｂ及び１０２ｃは、基板１０１と第１の半導体層１０３との格子定数の違いによる応力を緩和し、第１の半導体層１０３の結晶性を制御するために設けている。例えば、第１バッファ層１０２ａには、窒化アルミニウム（ＡｌＮ）が良く、第２バッファ層１０２ｂには、Ａｌ_ｘＧａ_１−ｘＮ／Ａｌ_ｙＧａ_１−ｙＮを対として複数積層してなる超格子構造又は複数層のＡｌＧａＮが良い。また、第３バッファ層１０２ｃには、ＧａＮ又は少量のＡｌを含むＡｌＧａＮ等が良い。なお、各バッファ層１０２ａ、１０２ｂ及び１０２ｃの材料には、III族窒化物のうちのＡｌ_ｘＧａ_１−ｘＮ（但し、０≦ｘ≦１である。）が適してはいるものの、窒化ホウ素（ＢＮ）等の他の材料であっても結晶性の制御に適していれば用いることは可能である。但し、各バッファ層１０２ａ、１０２ｂ及び１０２ｃは半絶縁性である必要から、Ａｌ_ｘＧａ_１−ｘＮであれば、炭素（Ｃ）等の不純物により高抵抗化されている必要がある。従って、各バッファ層１０２ａ、１０２ｂ及び１０２ｃは、炭素を添加する場合には１０^１８ｃｍ^−３以上、さらに好ましくは１０^１９ｃｍ^−３以上且つ１０^２１ｃｍ^−３以下の炭素濃度を持たせることが、耐圧を確保するために望ましい。また、第１バッファ層１０２ａのバンドギャップをＥ_ｇ１とし、第２バッファ層１０２ｂのバンドギャップをＥ_ｇ２とし、第３バッファ層のバンドギャップをＥ_ｇ３としたとき、以下の（式１）の関係を満たすことが好ましい。

【0037】

Ｅ_ｇ１＞Ｅ_ｇ２＞Ｅ_ｇ３ …（式１）
第３バッファ層１０２ｃの上に形成される第１の半導体層１０３は、ＧａＮを主成分とするIII族窒化物半導体からなり、従って、ＧａＮに限られず、Ｉｎ又はＡｌを若干含むＩｎＡｌＧａＮでもよい。さらには、Ａｌ組成が小さいＡｌＧａＮの上にＧａＮを積層したり、ＧａＮの上にＩｎＧａＮを積層したりする積層構造でもよい。なお、第１の半導体層１０３は、電流コラプスを低減するために、その炭素濃度が８×１０^１６ｃｍ^−３以下である低炭素濃度層とする。また、いわゆる低炭素濃度層を形成する成膜条件では、成長レートが極めて遅くなる場合が多いため、第１の半導体層１０３は、電流コラプスを低減できる条件で、なるべく薄く形成する方が生産性が高まる。

【0038】

第２の半導体層１０４は、第１の半導体層１０３よりもバンドギャップが大きいＡｌＧａＮ又はＡｌＩｎＧａＮからなり、その厚さは２５ｎｍ〜６０ｎｍ程度である。

【0039】

第２の半導体層１０４の上には、化学気相堆積（ＣＶＤ）法等によって成膜された、窒化シリコン（ＳｉＮ）、二酸化シリコン（ＳｉＯ_２）又は酸化ハフニウム（ＨｆＯ_２）等からなる絶縁膜１０８を設けている。ゲート電極１０６は、例えば白金（Ｐｔ）又はパラジウム（Ｐｄ）と金（Ａｕ）との積層膜で構成し、オーミック接続するソース電極１０５とドレイン電極１０６とは、例えばチタン（Ｔｉ）とアルミニウム（Ａｌ）との積層膜を用いることができる。

【0040】

絶縁膜１０８におけるゲート電極１０６の上側部分には、該ゲート電極１０６の上面を露出する開口部が設けられている。さらに、絶縁膜１０８の上には、一端が開口部に充填され、他端がドレイン電極１０７側に延びるフィールドプレート１０９が形成されている。フィールドプレート１０９は、ゲート電極１０６の端部に高い電界が印加されることを防ぎ、電流コラプスを軽減する効果を有する。本実施形態においては、フィールドプレート１０９を、最も電界強度が高くなりやすい、ゲート電極１０６におけるドレイン電極側の端部からゲート電極１０６とドレイン電極１０７との中間部までを覆う金属又は半導体からなる導電膜により構成している。なお、フィールドプレート１０９は、図１のようにゲート電極１０６と導通させてもよく、またソース電極１０５と導通させてもよい。

【0041】

以下、前記のように構成された電界効果トランジスタＦＥＴ１００の製造方法の一例を説明する。

【0042】

図１に示すように、例えば、有機金属気相堆積（ＭＯＣＶＤ）法により、主面の面方位が（１１１）面であるｐ型シリコンからなる基板１０１の主面上に、第１バッファ層１０２ａから第２の半導体層１０４までをエピタキシャル成長により順次成膜する。

【0043】

ここで、III族原料には、トリメチルガリウム（ＴＭＧ）、トリエチルガリウム（ＴＡＧ）及びトリメチルアルミニウム（ＴＭＡ）を用いる。Ｖ族原料（窒素原料）には、アンモニア（ＮＨ_３）を用い、キャリアガスには水素（Ｈ_２）又は窒素（Ｎ_２）を用いる。

【0044】

第１バッファ層１０２ａは、厚さが約２００ｎｍのＡｌＮを用い、第２バッファ層１０２ｂは、厚さが５ｎｍのＡｌ_０．２Ｇａ_０．８Ｎと厚さが２０ｎｍのＧａＮとを積層した超格子を５０対とし、総膜厚を１．２５μｍとする。第３バッファ層１０２ｃは、厚さが約１μｍのＧａＮを用いる。各バッファ層１０２ａ〜１０２ｃの成膜温度は１１００℃としている。二次イオン質量分析計（Secondary Ion Mass Spectroscopy:ＳＩＭＳ）による元素分析によると、各バッファ層１０２ａ〜１０２ｃの炭素濃度は、１×１０^１８ｃｍ^−３〜５×１０^１９ｃｍ^−３である。

【0045】

次に、第３バッファ層１０２ｃの上に、ＧａＮからなる第１の半導体１０３を成膜し、続いて、第１の半導体１０３の上に、厚さが約５０ｎｍのＡｌ_０．２Ｇａ_０．８Ｎからなる第２の半導体層１０４を成膜する。第１の半導体層１０３における炭素濃度は、成膜温度、原料におけるＶ族／III族比の値、及び圧力をいずれも高く設定すると、各半導体層１０３、１０４における炭素濃度を下げることができる。

【0046】

次に、第２の半導体層１０４の上に、マグネシウム（Ｍｇ）をドープしたｐ型ＧａＮ層１１０を成膜する。その後、リソグラフィ法及びエッチング法により、ｐ型ＧａＮ層１１０に対して所定のパターニングを行う。

【0047】

次に、第２の半導体層１０４におけるｐ型ＧａＮ層１１０の両側方の領域に、電子ビーム（ＥＢ）蒸着法及び公知の微細加工技術によって、Ｔｉ／Ａｌの積層膜からなるソース電極１０５及びドレイン電極１０７を形成する。その後、ＥＢ蒸着法及び公知の微細加工技術により、ｐ型ＧａＮ層１１０の上に、Ｐｄ／Ａｕからなるゲート電極１０６形成する。なお、ソース電極１０５及びドレイン電極１０７とゲート電極１０６との形成順序は特に問われない。

【0048】

次に、熱ＣＶＤ法により、ソース電極１０５、ドレイン電極１０７及びゲート電極１０６を含む第２の半導体層１０４の上に、厚さが１００ｎｍの窒化シリコンからなる絶縁膜１０８を成膜する。その後、リソグラフィ法及びエッチング法により、成膜した絶縁膜１０８におけるソース電極１０５、ドレイン電極１０７及びゲート電極１０６の上側部分に、コンタクト形成用の開口部を形成する。続いて、真空蒸着法等により、絶縁膜１０８上におけるゲート電極１０６の上側の開口部からドレイン電極１０７側に延びる、Ｔｉ／Ａｕからなるフィールドプレート１０９を形成する。

【0049】

以上のようにして作製された本実施形態に係る電界効果トランジスタＦＥＴ１００に対して、本願発明者らは、スイッチング動作時の電流コラプスを、印加電圧及び温度を変えて評価し、スイッチング動作時の電流コラプスを改善できる構成を鋭意検討した。

【0050】

電流コラプスは、結晶欠陥又は不純物からなる電荷トラップに捕捉された電子が、２次元電子ガス（２ＤＥＧ）の形成を妨げることによって生じる。窒化ガリウム（ＧａＮ）中の炭素（Ｃ）は、エネルギー準位が深いトラップを形成し、ＧａＮ中の電子を捕捉して高抵抗化することができものの、一方で電流コラプスの原因となる。従って、低炭素濃度層（第１の半導体層１０３）は電流コラプスを抑えるために有効ではあるものの、オフ電圧（ドレインソース間電圧）に起因して、その厚さを適性化しないと電流コラプスが解消できないという知見を得ている。

【0051】

図２に評価に用いた評価系（測定回路）を示す。図２に示すように、ＦＥＴ１００のドレイン端子には、負荷抵抗Ｒ_ｄが直列に接続されており、測定回路の全体に駆動電圧Ｖ_ｄｄが印加される。測定回路は、例えばＦＥＴ１００に照明装置を直列に接続し、ＦＥＴ１００のデューティ比を制御して該照明装置の照度を制御する場合の電気回路に対応する。

【0052】

すなわち、ＦＥＴ１００のゲートソース間電圧Ｖ_ＧＳを制御して、ＦＥＴ１００をオン状態とオフ状態との間でスイッチングし、ドレイン端子の電圧Ｖ_ｄ及び電流値Ｉ_ｄを電流プローブによって読み取る。これにより、ＦＥＴ１００におけるオン抵抗Ｒ_ｏｎ＝Ｖ_ｄ／Ｉ_ｄの関係から、オン抵抗Ｒ_ｏｎを決定することができる。ＦＥＴ１００を所定の時間、例えば１５０秒間だけオフ状態とした後、オン状態にスイッチし、その直後から１００μｓ後のオン抵抗を測定する。駆動電圧Ｖ_ｄｄを５Ｖ程度の低電圧から徐々に増加させながら、オン抵抗を繰り返し測定する。駆動電圧Ｖ_ｄｄが極めて低い場合は、電流コラプスはほとんど発生しないため、駆動電圧Ｖ_ｄｄ＝５Ｖのときのオン抵抗を緩和状態のオン抵抗Ｒ_ｏｎ０とし、該オン抵抗Ｒ_ｏｎ０で、比較的に高い駆動電圧Ｖ_ｄｄにおけるＲ_ｏｎを除した比であるＲ_ｏｎ／Ｒ_ｏｎ０の値をＲｏｎ比として、電流コラプス値の指標とする。従って、Ｒ_ｏｎ比の値が１に近いと、電流コラプスは小さく、また、Ｒ_ｏｎ比の値が１よりも大きくなるほど、電流コラプスが大きいことになる。

【0053】

図３は、図１に示すＦＥＴ１００の構成において、低炭素濃度層である第１の半導体層１０３の厚さｄ２を４通りに変えて作製した複数のＦＥＴについて、１２５℃の温度下で、駆動電圧Ｖ_ｄｄを横軸に取り、Ｒ_ｏｎ比の対数値を縦軸に取った特性図である。

【0054】

図３において、符号３０１に示す曲線は、第１の半導体層１０３の厚さｄ２を０．６μｍとし、第１の半導体層１０３における炭素濃度を２×１０^１７ｃｍ^−３とやや大きくした場合を示す。この場合のＲ_ｏｎ比は、低電圧からほぼ直線的に増加する。これに対し、いずれも炭素濃度が１×１０^１７ｃｍ^−３未満、例えば１０^１６ｃｍ^−３台であって、符号３０２に示す厚さｄ２が０．５μｍの曲線、符号３０３に示す厚さが０．７５μｍの曲線、及び符号３０４に示す厚さｄ２が１．０μｍの曲線においては、それぞれの閾値電圧Ｖ_ｔｈ以下では、電流コラプスが非常に小さいものの、閾値電圧Ｖ_ｔｈ以上では電流コラプスが急増する。また、閾値電圧Ｖ_ｔｈは、第１の半導体層１０３の厚さｄ２が大きいほど増大していることが分かる。なお、閾値電圧Ｖ_ｔｈの値は、厚さｄ２＝０．５μｍ、０．７５μｍ、及び１．０μｍにおいて、それぞれ２２５Ｖ、２８０Ｖ及び３３０Ｖである。ここで、炭素濃度は２次イオン質量分析計（ＳＩＭＳ）で測定しており、１０^１６ｃｍ^−３台半ばが測定限界である。従って、測定限界に近い１×１０^１７ｃｍ^−３未満の低炭素濃度層が、第１の半導体層１０３と第２の半導体層１０４の境界面から下側に設けられている場合に、曲線３０２から３０４に示すように、高電圧まで電流コラプスが低くなり、閾値的な電圧依存が見られる。

【0055】

本願発明者らは、上記の現象の原因を、ＦＥＴ素子の内部における電界強度分布を数値計算することにより考察した。その結果を図４（ａ）及び図４（ｂ）に示す。ここで、一例として、図４（ａ）は駆動電圧Ｖ_ｄｄが１６０Ｖの場合のＦＥＴ素子の電界強度分布を示し、図４（ｂ）は駆動電圧Ｖ_ｄｄが４００Ｖの場合のＦＥＴ素子の電界強度分布を示す。なお、図４（ａ）及び図４（ｂ）には、電界強度の数値（単位：Ｖ／ｍ）を参考に付している。図４（ａ）と図４（ｂ）とを比べると、電界強度を示す等高線が共に変化しているものの、フィールドプレート１０９の右側（ドレイン電極１０７側）の端部付近の電界強度の変化が大きいことが分かる。

【0056】

図５は、図４（ｂ）に示すフィールドプレート１０９の右側の端部から０．２μｍだけ離れた部位（一転鎖線Ａ）における断面の電界強度を、駆動電圧Ｖ_ｄｄを変化させて得たグラフである。図５において、横軸に第２の半導体層１０４の表面を０μｍとして深さＹ（μｍ）を取り、縦軸に電界強度（Ｖ／ｃｍ）の対数表記を取り、各曲線上に駆動電圧Ｖ_ｄｄの値を記している。図５から分かるように、第２の半導体層１０４の深い領域においては電界強度の変化は小さく、逆に、第２の半導体層１０４の表面に近い領域においては、その表面に近付く程、電界強度が急激に高くなる。

【0057】

図５のグラフ中に、図３において電流コラプスが急増する駆動電圧Ｖ_ｄｄ（＝閾値電圧Ｖ_ｔｈ）に対応する曲線上で、且つ横軸が第１の半導体層１０３の厚さｄ２とそれぞれ一致する点を菱形の点３０２、３０３及び３０４としてプロットしている。すなわち、各菱形の点３０２、３０３及び３０４は、電流コラプスが急増する駆動電圧Ｖ_ｄｄを印加したときの、第１の半導体層１０３と第３バッファ層１０２ｃとの界面での電界強度を表している。従って、図５からは、第１の半導体層１０３と第３バッファ層１０２ｃとの界面での電界強度が０．８×１０^６Ｖ／ｃｍ〜１×１０^６Ｖ／ｃｍを超えるときに、電流コラプスが急増していることが分かる。この電界強度は、ＧａＮの衝突イオン化係数（電子の単位距離走行により何個の電子正孔対を生成するかを示す係数）が増大し、アバランシェ破壊によるリーク電流が発生し始める電界強度と一致している（例えば、上記の非特許文献１を参照。）。

【0058】

このことから、オフ電圧が高くなると電流コラプスが急増する原因は、オフ電圧の増大に伴って、強電界が深い層に拡がり、衝突イオン化により電荷が発生するものの、炭素濃度が５×１０^１６ｃｍ^−３以下の低炭素濃度層である第１の半導体層１０３においては電流コラプスはほとんど劣化（悪化）せず、強電界が炭素濃度が高い第３バッファ層１０２ｃに達することにより、電流コラプスが急増すると考えられる。逆にいえば、電流コラプスを実用上問題がない程度にまで抑制するには、炭素濃度が高いバッファ層、ここでは、第３バッファ層１０２ｃにおける、特にゲート電極１０６のドレイン電極１０７側の端部又はフィールドプレート１０９のドレイン電極１０７側の端部に印加される電界強度を、１０^５Ｖ／ｃｍ台の前半、すなわち、５×１０^５Ｖ／ｃｍ以下に抑えれば、電流コラプスを抑制することができる。

【0059】

第３バッファ層１０２ｃに印加される電界強度を抑えるには、第１の半導体層１０３の厚さｄ２を大きくして、該第３バッファ層１０２ｃを第１の半導体層１０３と第２の半導体層１０４との界面から遠ざけるとよい。または、各バッファ層１０２ａ〜１０２ｃ、第１の半導体層１０３及び第２の半導体層１０４を含む半導体層の総膜厚ｄ１を大きくしてもよい。

【0060】

図６に、閾値電圧Ｖ_ｔｈがそれぞれ異なる複数のＦＥＴ素子を温度１２５℃に加熱して、電流コラプスが急増する閾値電圧Ｖ_ｔｈを横軸に取り、該閾値電圧Ｖ_ｔｈをｄ１とｄ２との積で除したα＝Ｖ_ｔｈ／（ｄ１・ｄ２）を縦軸にプロットした散布図を示す。具体的には、同一工程で作製した複数のサンプルの、炭素濃度が１×１０^１７ｃｍ^−３未満の低炭素濃度層の厚さｄ２と半導体層の総膜厚ｄ１とを、二次イオン質量分析計（ＳＩＭＳ）及び断面走査電子顕微鏡（Scanning Electron Microscope：ＳＥＭ）を用いて測定する。さらに、図２に示した評価系により、各サンプルの温度を１２５℃に設定して電流コラプスをそれぞれ測定し、該電流コラプスが急増する電圧を閾値電圧Ｖ_ｔｈとしてプロットしたグラフである。

【0061】

図６に示すように、αは平均値１１０を中心にして、ややばらつきはあるものの、閾値電圧Ｖ_ｔｈに依存することなく一定の値を取る。すなわち、閾値電圧Ｖ_ｔｈはｄ１・ｄ２の積に比例する。閾値電圧Ｖ_ｔｈ以下の電圧範囲では電流コラプスは小さいため、動作耐圧Ｖ_ｍに対して、Ｖ_ｍ＜Ｖ_ｔｈ≦α×（ｄ１・ｄ２）の範囲にｄ１、ｄ２を作製すれば、電流コラプスは実用上問題がない程度に抑制することができる。なお、図６は、使用温度が１２５℃の場合を想定しているが、使用温度が変わると、電流コラプスが急増する閾値電圧Ｖ_ｔｈも変わる。例えば、温度が２５℃の場合には、閾値電圧Ｖ_ｔｈは温度が１２５℃の場合の１．４５倍となり、また、温度が５０℃の場合には、閾値電圧Ｖ_ｔｈは温度が１２５℃の場合の１．２５倍となる。従って、使用温度が１２５℃の高温でも安定した動作可能なＦＥＴの条件式として、（式２）を満たせばよい。

【0062】

Ｖ_ｍ≦１１０×（ｄ１・ｄ２） …（式２）
図７は、横軸に半導体層の総膜厚ｄ１を取り、縦軸に低炭素濃度層である第１の半導体層１０３の厚さｄ２を取り、異なる動作耐圧Ｖ_ｍに対して（式２）を描いた相関図である。図７において、動作耐圧Ｖ_ｍがそれぞれ２００Ｖ、４００Ｖ、６００Ｖ及び８００Ｖのときの境界が双曲線４０１〜４０４となる。総膜厚ｄ１及び厚さｄ２が共に厚い方が電流コラプスは軽減されるが、総膜厚ｄ１には、基板１０１又は半導体の膜構成等に応じて、反りやクラックが発生する臨界膜厚があり、該臨界膜厚よりもやや薄く、安定した成膜が可能な膜厚が総膜厚ｄ１の上限となる。例えば、図７において、総膜厚ｄ１が３．５μｍであるとの場合、動作耐圧Ｖ_ｍ＝４００Ｖの場合に、電流コラプスを抑制できる低炭素濃度層の厚さｄ２の下限値は約１.０４μｍである。また、動作耐圧Ｖ_ｍが２００Ｖの場合でも、低炭素濃度層の厚さｄ２は０．５μｍ以上が必要である。この値は、従来例に示した、オン電圧で掃引した場合の電流コラプスが低炭素濃度層の厚さｄ２を０．０５μｍ以上とすれば問題がなくなるというのとは、その桁が異なっている。これは、従来例においては、オン状態のときに、２ＤＥＧがソースとドレインとの間の全体に存在しており、強い電界が深い層へ拡がることがないためと考えられる。これに対し、本発明が課題とするスイッチング時の電流コラプスとは発生のメカニズムが異なっており、別の課題といえる。

【0063】

前述したように、低炭素濃度層は成膜レートが遅く、半導体層が厚いとリークが増えやすいため、低炭素濃度層の厚さｄ２はなるべく薄くした方が好ましい。従って、動作耐圧Ｖ_ｍの範囲で電流コラプスを抑制できる低炭素濃度層の厚さｄ２は、（式２）の下限値に、マージンを０．５μｍだけ見込んで、（式３）の範囲とするのが良い。

【0064】

Ｖ_ｍ／（１１０・ｄ１）≦ｄ２＜Ｖ_ｍ／（１１０・ｄ１）＋０．５ …（式３）
動作耐圧Ｖ_ｍが非常に大きくなると、（式３）から低炭素濃度層の厚さｄ２が大きくなるが、図１の構成のように、低炭素濃度層である第１の半導体層１０３の厚さｄ２が均一な場合は、リーク電流が増える。図４に示した電界強度分布から分かるように、強電界はゲート電極１０６とフィールドプレート１０９とのドレイン電極１０７側の端部に発生し、他の領域の電界強度は弱い。フィールドプレート１０９を設けている場合は、ゲート端の電界強度は一定値で飽和し、電界強度が０．５×１０^６Ｖ／ｃｍ以上となるのは半導体層の表面からの深さが０．５μｍ程度までである。一方、フィールドプレート１０９のドレイン電極１０７側の端部の近傍の電界強度は、駆動電圧Ｖ_ｄｄが高くなればなるほど深い層に拡がる。従って、低炭素濃度層である第１の半導体層１０３におけるフィールドプレート１０９のドレイン電極１０７側の端部の近傍、及びゲート電極１０６のドレイン電極１０７側の端部の近傍を厚くすれば、電流コラプスは抑制できる。さらに、第１の半導体層１０３における他の領域で、電界強度が弱い部分の厚さｄ２を小さくすれば、リーク電流を抑制することが可能となる。

【0065】

以下に、低炭素濃度層である第１の半導体層１０３の厚さを不均一とし、特にフィールドプレート１０９におけるドレイン電極１０７側の端部の下側部分の厚さを大きくする第１変形例、及びゲート電極１０６におけるソース電極１０５側の一部に高抵抗化領域を形成する第２変形例を説明する。

【0066】

（一実施形態の第１変形例）
以下、本発明の一実施形態の第１変形例について図８及び図９を参照しながら説明する。以下の各変形例においては、上述の一実施形態と同一の構成部材には同一の符号を付している。

【0067】

図８に示すように、第１変形例に係るＦＥＴ２００は、低炭素濃度層である第１の半導体層１０３の構成を、ゲート電極１０６におけるドレイン電極１０７側の端部からフィールドプレート１０９におけるドレイン電極１０７側の端部の近傍までの領域にのみ、上記の（式３）を満たす厚さｄ２とし、他の領域の厚さｄ３をｄ２よりも薄く形成している。

【0068】

具体的には、ゲート電極１０６におけるドレイン電極１０７側の端部からフィールドプレート１０９におけるドレイン電極１０７側の端部の近傍までの領域を、第１の下部半導体層１０３Ａと第１の上部半導体層１０３Ｂとにより構成し、他の領域を第１の下部半導体層１０３Ａと同等の厚さを持ち、且つ炭素濃度が１×１０^１９ｃｍ^−３のＧａＮからなる第４バッファ層１０２ｄにより構成している。従って、第１の上部半導体層１０３Ｂの厚さはｄ３となる。

【0069】

ここで、動作耐圧Ｖ_ｍを４００Ｖとし、各バッファ層１０２ａ〜１０２ｃ、第１の下部半導体層１０３Ａ、第１の上部半導体層１０３Ｂ及び第２の半導体層１０４を含むドレイン電極１０７までの半導体層の総膜厚ｄ１を３．５μｍとするなら、第１の下部半導体層１０３Ａ及び第１の上部半導体層１０３Ｂの厚さｄ２は１．２μｍ程度となる。その上、第１の上部半導体層１０３Ｂの厚さｄ３を０．５μｍ〜０．１μｍとすることにより、リーク電流を抑制することが可能となる。なお、第１の上部半導体層１０３Ｂは、２ＤＥＧが分布している層の厚さよりも薄くすると、オン抵抗の増大を招くため、第１の上部半導体層１０３Ｂの厚さｄ３は、０．１μｍ以上とすることが望ましい。

【0070】

以下、前記のように構成されたＦＥＴ２００の製造方法について図９（ａ）〜図９（ｃ）を参照しながら説明する。

【0071】

まず、ＦＥＴ１００の製造方法と同様に、ＭＯＣＶＤ法等により、第１バッファ層１０２ａから第３バッファ層１０２ｃまでをエピタキシャル成長により形成する。

【0072】

次に、図９（ａ）に示すように、第３バッファ層１０２ｃの上に、強電界が印加されるゲート電極のドレイン電極側の端部からフィールドプレートのドレイン電極側の端部の近傍に跨る領域に、例えば酸化シリコン（ＳｉＯ_２）からなるマスク膜１５０を選択的に形成する。続いて、再度、ＭＯＣＶＤ法等により、マスク膜１５０が形成された第３バッファ層１０２ｃの上に、厚さが１μｍで炭素濃度が１×１０^１９ｃｍ^−３程度のＧａＮからなる第４バッファ層１０２ｄを成長する。これにより、第３バッファ層１０２ｃ上におけるマスク膜１５０を除く領域に第４バッファ層１０２ｄが自己整合的に形成される。

【0073】

次に、図９（ｂ）に示すように、マスク膜１５０をフッ酸（ＨＦ）等の水溶液で除去する。その後、第１の下部半導体層１０３Ａを、横方向（基板１０１の主面に平行な方向）に成長する条件、例えばＶ族原料としてジメチルヒドラジンを用いて成膜する。このとき、第１の下部半導体層１０３Ａは、Ｃ軸方向（主面に垂直な方向）には成長せず、Ｃ面内で横方向に成長する。これにより、第４バッファ層１０２ｄの凹部を低炭素濃度層である第１の下部半導体層１０３Ａによって埋めることができる。

【0074】

次に、図９（ｃ）に示すように、Ｖ族原料をトリメチルガリウムに戻して、第４バッファ層１０２ｄ及び第１の下部半導体層１０３Ａの上に、厚さが０．３μｍの低炭素濃度層である第１の上部半導体１０３Ｂを成膜する。ここで、後工程でフィールドプレートが形成される領域に成膜された、第１の下部半導体層１０３Ａと第１の上部半導体１０３Ｂとを合わせた厚さｄ２は１．３μｍであり、フィールドプレートが形成される領域を除く部分の低炭素濃度層の厚さは、第１の上部半導体１０３Ｂのみの０．３μｍである。

【0075】

その後は、一実施形態と同様の工程によって、図８に示すＦＥＴ２００を作製する。

【0076】

第１変形例に係るＦＥＴ２００は、半導体層の総膜厚ｄ１が約３．８μｍであり、低炭素濃度層である第１の下部半導体層１０３Ａと第１の上部半導体１０３Ｂとを合わせた厚さｄ２は１．３μｍである。この構成を持つＦＥＴ２００は、駆動電圧が５００Ｖ強に達するまで、電流コラプスは３以下と小さくできる。また、リーク電流は、膜厚が１．３μｍの均一な厚さを有する低炭素濃度層の場合と比べて、５分の１以下にまで低減できることを確認している。

【0077】

（一実施形態の第２変形例）
以下、本発明の一実施形態の第２変形例について図１０及び図１１を参照しながら説明する。

【0078】

図１０に示すように、第２変形例に係るＦＥＴ３００において、厚さがｄ２の低炭素濃度層である第１の半導体層１０３は、第１の下部半導体層１０３Ｌとその上部に形成された、厚さがｄ３の第１の上部半導体層１０３Ｈとから構成されている。さらに、第１の下部半導体層１０３Ｌにおけるゲート電極１０６のソース電極１０５側の端部からソース電極１０５側の領域の一部に、鉄（Ｆｅ）、ホウ素（Ｂ）、マグネシウム（Ｍｇ）、亜鉛（Ｚｎ）又はルビジウム（Ｒｂ）等の、窒化ガリウム（ＧａＮ）を高抵抗化する不純物をドープした高抵抗領域１２０を設けている。

【0079】

低炭素濃度層が厚いと、ゲート電極１０６から離れた深い箇所がリークパスとなる。しかし、低炭素濃度層である第１の下部半導体層１０３Ｌに設けた高抵抗領域１２０は、電子トラップとなる不純物を多く含むため、リークを抑えることができる。なお、第１の下部半導体層１０３Ｌにおけるゲート電極１０６のドレイン電極１０７側の端部は強電界が印加されるため、電界が弱いゲート電極１０６の中央部よりもソース電極１０５側の深い部分に、図８の第１変形例と同様に（式３）におけるｄ２よりも薄い厚さｄ３を持つ第１の上部半導体層１０３Ｈの下に、高抵抗領域１２０を設けるのがよい。

【0080】

以下、前記のように構成されたＦＥＴ３００の製造方法について図１１（ａ）〜図１１（ｃ）を参照しながら説明する。

【0081】

まず、ＦＥＴ１００の製造方法と同様に、ＭＯＣＶＤ法等により、第１バッファ層１０２ａから第３バッファ層１０２ｃまでをエピタキシャル成長により形成する。

【0082】

次に、図１１（ａ）に示すように、第３バッファ層１０２ｃの上に、厚さが１μｍで炭素濃度が５×１０^１６ｃｍ^−３程度の低炭素濃度の第１の下部半導体層１０３Ｌを成長する。

【0083】

次に、図１１（ｂ）に示すように、リソグラフィ法により、第１の下部半導体層１０３Ｌの上に、高抵抗領域を形成する領域に開口パターンを有するレジスト膜１５１を形成する。続いて、レジスト膜１５１を介して、第１の下部半導体層１０３Ｌに、例えばホウ素をイオン注入することにより、第１の下部半導体層１０３Ｌの所定の領域に高抵抗領域１２０が選択的に形成される。

【0084】

次に、図１１（ｃ）に示すように、レジスト膜１５１を除去した後、高抵抗領域１２０を含む第１の下部半導体層１０３Ｌの上に、厚さが０．３μｍで低炭素濃度の第１の上部半導体層１０３Ｈを成長する。その後、第１の上部半導体層１０３Ｈの上に第２の半導体層１０４を成膜し、さらに、第２の半導体層１０４の上にｐ型ＧａＮ層１１０を選択的に形成する。その後、第２の半導体層１０４の上にソース電極１０５及びドレイン電極１０７を形成し、さらに、ｐ型ＧａＮ層１１０の上にゲート電極１０６を形成する。

【0085】

その後は、一実施形態と同様の工程によって、図１０に示すＦＥＴ３００を作製する。

【0086】

第２変形例に係るＦＥＴ３００は、第１の下部半導体層１０３Ｌに設けた高抵抗領域１２０におけるゲート電極１０６側の端部が、ゲート電極１０６のソース電極１０５側の端部から０．５μｍに位置しており、ゲート電極１０６と重なっている。また、高抵抗領域１２０におけるソース電極１０５側の端部は、ソース電極１０５とゲート電極１０６との中間位置にまで広がっている。また、注入されたホウ素は第３バッファ層１０２ｃにまで達している。

【0087】

このように、第２変形例に係るＦＥＴ３００は、半導体層の総膜厚ｄ１が約３．８μｍであり、低炭素濃度層である第１の下部半導体層１０３Ｌと第１の上部半導体１０３Ｈとを合わせた厚さｄ２は１．３μｍである。この構成を持つＦＥＴ３００は、駆動電圧が５００Ｖ強に達するまで、電流コラプスは３以下と小さくできる。また、リーク電流は、膜厚が１．３μｍの均一な厚さを有する低炭素濃度層の場合と比べて、５分の１以下にまで低減できることを確認している。

【0088】

以上、本発明の一実施形態及びその変形例に係る電界効果トランジスタについて説明したが、本発明は、これらの実施形態に限定されない。すなわち、本発明の要旨を逸脱しない範囲内で当業者が思いつく各種変形を施したものも本発明の範囲内に含まれる。

【0089】

例えば、上記の実施形態において、第１の半導体層１０３には、ＧａＮを用いたが、ＧａＮに限られず、少量のＡｌ及びＩｎ等を含んだＡｌ_{１−ｘ−ｙ}Ｇａ_ｘＩｎ_ｙＮ（０≦ｘ≦１、０≦ｙ≦１）系の半導体材料を用いてもよく、また、Ａｌ_{１−ｘ−ｙ}Ｇａ_ｘＩｎ_ｙＮ（０≦ｘ≦１、０≦ｙ≦１）とＧａＮ等の積層構造を用いてもよい。

【産業上の利用可能性】

【0090】

本発明に係る電界効果トランジスタは、高電圧下でのスイッチング時の電流コラプスを抑制することができ、例えば民生機器の電源回路等に用いられるパワートランジスタに適用可能なIII族窒化物半導体を用いた電界効果トランジスタ等に有用である。

【符号の説明】

【0091】

ＦＥＴ１００ 電界効果トランジスタ
ＦＥＴ２００ 電界効果トランジスタ
ＦＥＴ３００ 電界効果トランジスタ
１０１ 基板
１０２ａ 第１バッファ層
１０２ｂ 第２バッファ層
１０２ｃ 第３バッファ層
１０２ｄ 第４バッファ層
１０３ 第１の半導体層
１０３Ａ 第１の下部半導体層
１０３Ｂ 第１の上部半導体層
１０３Ｌ 第１の下部半導体層
１０３Ｈ 第１の上部半導体層
１０４ 第２の半導体層
１０５ ソース電極
１０６ ゲート電極
１０７ ドレイン電極
１０８ 絶縁膜
１０９ フィールドプレート
１１０ ｐ型ＧａＮ層
１２０ 高抵抗領域
１５０ マスク膜
１５１ レジスト膜

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】