特許 5649162 半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5649162

(24)【登録日】2014年11月21日

(45)【発行日】2015年1月7日

(54)【発明の名称】半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法

(51)【国際特許分類】

   H01L 25/065 20060101AFI20141211BHJP

   H01L 25/07 20060101ALI20141211BHJP

   H01L 25/18 20060101ALI20141211BHJP

【ＦＩ】

   H01L25/08 Y

【請求項の数】19

【全頁数】32

(21)【出願番号】特願2010-119366(P2010-119366)

(22)【出願日】2010年5月25日

(65)【公開番号】特開2011-91358(P2011-91358A)

(43)【公開日】2011年5月6日

【審査請求日】2013年1月22日

(31)【優先権主張番号】12/588,659

(32)【優先日】2009年10月22日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】500475649

【氏名又は名称】ヘッドウェイテクノロジーズ インコーポレイテッド

(73)【特許権者】

【識別番号】500393893

【氏名又は名称】新科實業有限公司

【氏名又は名称原語表記】ＳＡＥ Ｍａｇｎｅｔｉｃｓ（Ｈ．Ｋ．）Ｌｔｄ．

(74)【代理人】

【識別番号】100117558

【弁理士】

【氏名又は名称】白井 和之

(72)【発明者】

【氏名】佐々木 芳高

(72)【発明者】

【氏名】伊藤 浩幸

(72)【発明者】

【氏名】飯島 淳

【審査官】 今井 拓也

(56)【参考文献】

【文献】 特開２００９−１８８２３４（ＪＰ，Ａ）

【文献】 特開２００４−０２２８９８（ＪＰ，Ａ）

【文献】 特開２００２−０５０７３７（ＪＰ，Ａ）

【文献】 国際公開第２００７／０６６４０９（ＷＯ，Ａ１）

【文献】 特表２００９−５２１１１６（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２５／０６５

Ｈ０１Ｌ ２５／０７

Ｈ０１Ｌ ２５／１８

(57)【特許請求の範囲】

【請求項1】

スクライブラインに沿って複数の溝部が形成されている半導体基板であって、
前記複数の溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成されているデバイス領域と、
該デバイス領域を覆うように形成され、前記半導体基板の表層を構成している表面絶縁層と、
前記半導体装置に接続され、かつ前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている配線電極とを有し、
前記表面絶縁層は、前記溝部の内側に形成されている溝部内絶縁部と一体となって構成され、
前記配線電極は、前記デバイス領域から前記溝部の内側に延出され、かつ前記溝部内絶縁部の表面よりも上に浮かび上がった凸状に形成されている延出端子部を有し、
該延出端子部は、前記溝部の内側に先端側の一部分が配置され、かつ該溝部を横切らないように前記デバイス領域から前記溝部内絶縁部上に延出されている半導体基板。

【請求項2】

前記配線電極は、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面と交差している交差側面と、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面に沿った天端面と、前記表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有する請求項１記載の半導体基板。

【請求項3】

前記延出端子部は、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面と交差している交差側面と、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面に沿った天端面とを有する請求項１または２記載の半導体基板。

【請求項4】

前記半導体装置と接続されている接続パッドと、
該接続パッドの形成位置に接続用ホールが形成され、かつ前記表面絶縁層の下側に配置されて、前記デバイス領域を覆うように形成されている保護絶縁層とを更に有し、
前記配線電極は、前記表面絶縁層の表面よりも外側から前記接続パッドに至るまでの拡張高を備えた電極パッドを有する請求項１〜３のいずれか一項記載の半導体基板。

【請求項5】

前記複数の溝部のいずれか少なくとも１つに沿って切断したときの切断面に前記配線電極の端面が前記表面絶縁層の表面よりも外側に突出して出現する請求項１〜４のいずれか一項記載の半導体基板。

【請求項6】

前記配線電極は、前記複数の溝部のいずれか少なくとも１つに沿って複数並べられ、かつそれぞれの前記延出端子部が前記デバイス領域に接する前記溝部全体の一部分に偏って延出された偏在構造を備えた配線電極群を形成している請求項１〜５のいずれか一項記載の半導体基板。

【請求項7】

前記複数の溝部は、他の前記溝部と交差しないストライプ状に形成されている請求項１〜６のいずれか一項記載の半導体基板。

【請求項8】

前記延出端子部の全体が曲がることなく平坦に形成されている請求項１〜７のいずれか一項記載の半導体基板。

【請求項9】

第１の半導体装置が形成されている第１の半導体プレートおよび第２の半導体装置が形成されている第２の半導体プレートを含む複数の半導体プレートが積層されている積層チップパッケージであって、
前記第１の半導体プレートは、前記第１の半導体装置を覆うように形成され、前記積層チップパッケージの表層を構成している第１の表面絶縁層と、
前記第１の半導体装置に接続され、かつ前記第１の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第１の配線電極とを有し、
前記第１の配線電極の端面が前記第１の表面絶縁層の表面よりも外側に突出している第１の突出端面となって形成され、
前記第２の半導体プレートは、前記第１の半導体プレートの下側に積層され、
前記第１の配線電極は、前記第１の表面絶縁層の表面よりも外側に突出し、かつ、前記第１の表面絶縁層の表面と交差している交差側面と、前記第１の表面絶縁層の表面よりも外側に突出し、かつ、前記第１の表面絶縁層の表面に沿った天端面と、前記第１の表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有し、
前記第１の半導体プレートは、全体が矩形板状に形成され、該板状部分の２組の対向する側面のうち、いずれか１組の対向する側面だけが前記第１の表面絶縁層によって覆われ、かつ該１組の対向する側面のいずれか少なくとも一方に前記第１の突出端面が出現している積層チップパッケージ。

【請求項10】

第１の半導体装置が形成されている第１の半導体プレートおよび第２の半導体装置が形成されている第２の半導体プレートを含む複数の半導体プレートが積層されている積層チップパッケージであって、
前記第１の半導体プレートは、前記第１の半導体装置を覆うように形成され、前記積層チップパッケージの表層を構成している第１の表面絶縁層と、
前記第１の半導体装置に接続され、かつ前記第１の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第１の配線電極とを有し、
前記第１の配線電極の端面が前記第１の表面絶縁層の表面よりも外側に突出している第１の突出端面となって形成され、
前記第２の半導体プレートは、前記第１の半導体プレートの下側に積層され、
前記第１の配線電極は、前記第１の表面絶縁層の表面よりも外側に突出し、かつ、前記第１の表面絶縁層の表面と交差している交差側面と、前記第１の表面絶縁層の表面よりも外側に突出し、かつ、前記第１の表面絶縁層の表面に沿った天端面と、前記第１の表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有し、
前記第１の半導体プレートは、全体が矩形板状に形成され、該板状部分の４つの側面のいずれか１つの側面だけが前記第１の表面絶縁層によって覆われ、かつ前記第１の突出端面が出現している積層チップパッケージ。

【請求項11】

前記第２の半導体プレートは、前記第２の半導体装置を覆うように形成されている第２の表面絶縁層と、
前記第２の半導体装置に接続され、かつ前記第２の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第２の配線電極とを有し、
前記第２の配線電極の端面が前記第２の表面絶縁層の表面よりも外側に突出している第２の突出端面となって前記第１の突出端面の下側に形成され、
前記第２の表面絶縁層および第２の配線電極を覆う接着層を介して前記第１の半導体プレートの下側に積層されている請求項９または１０記載の積層チップパッケージ。

【請求項12】

前記第１の突出端面および前記第２の突出端面を接続する接続電極を更に有する請求項１１記載の積層チップパッケージ。

【請求項13】

半導体装置が形成されている半導体プレートであって、
前記半導体装置を覆うように形成され、前記半導体プレートの表層を構成している表面絶縁層と、
前記半導体装置に接続され、かつ前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている配線電極とを有し、
いずれか少なくとも一つの側面に、前記配線電極の端面が前記表面絶縁層の表面よりも外側に突出している突出端面となって出現し、
全体が矩形板状に形成され、該板状部分の２組の対向する側面のうち、いずれか１組の対向する側面だけが前記表面絶縁層によって覆われ、かつ該１組の対向する側面のいずれか少なくとも一方に前記突出端面が出現している半導体プレート。

【請求項14】

半導体装置が形成されている半導体プレートであって、
前記半導体装置を覆うように形成され、前記半導体プレートの表層を構成している表面絶縁層と、
前記半導体装置に接続され、かつ前記表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている配線電極とを有し、
いずれか少なくとも一つの側面に、前記配線電極の端面が前記表面絶縁層の表面よりも外側に突出している突出端面となって出現し、
全体が矩形板状に形成され、該板状部分の４つの側面のいずれか１つの側面だけが前記表面絶縁層によって覆われ、かつ前記突出端面が出現している半導体プレート。

【請求項15】

前記配線電極は、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面と交差している交差側面と、前記表面絶縁層の表面よりも外側に突出し、かつ、前記表面絶縁層の表面に沿った天端面と、前記表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有する請求項１３または１４記載の半導体プレート。

【請求項16】

前記半導体装置と接続されている接続パッドと、
該接続パッドの形成位置に接続用ホールが形成され、かつ前記表面絶縁層の下側に配置されて、前記半導体装置を覆うように形成されている保護絶縁層とを更に有し、
前記配線電極は、前記表面絶縁層の表面よりも外側から前記接続パッドに至るまでの拡張高を備えた電極パッドを有する請求項１３〜１５のいずれか一項記載の半導体プレート。

【請求項17】

半導体装置が形成されている処理前基板について、該処理前基板の前記半導体装置が形成されている領域をデバイス領域として、
スクライブラインに沿って複数の溝部を形成し、
前記複数の溝部が形成されている側の表面に絶縁材を塗布して表面絶縁層を形成し、
前記半導体装置に接続され、かつ前記表面絶縁層の表面よりも上に浮かび上がった凸状の配線電極を前記表面絶縁層よりも後に形成することによって半導体基板を製造し、
前記配線電極を形成するときに、前記溝部の内側に形成されている溝部内絶縁部の表面よりも上に浮かび上がった凸状の延出端子部を形成し、
該延出端子部は、前記溝部の内側に先端側の一部分が配置され、かつ該溝部を横切ることなく前記デバイス領域から前記溝部内絶縁部上に延出するように形成されている半導体基板の製造方法。

【請求項18】

前記配線電極を形成するときに該配線電極を前記溝部に沿って複数並べ、かつそれぞれの前記延出端子部が前記デバイス領域に接する前記溝部全体の一部分に偏って延出された偏在構造を備えた配線電極群を形成する請求項１７記載の半導体基板の製造方法。

【請求項19】

半導体装置が形成されている処理前基板について、
スクライブラインに沿って複数の溝部を形成し、
前記複数の溝部が形成されている側の表面に絶縁材を塗布して表面絶縁層を形成し、
前記半導体装置に接続され、かつ前記表面絶縁層の表面よりも上に浮かび上がった凸状の配線電極を前記表面絶縁層よりも後に形成することによって半導体基板を製造し、
該製造された半導体基板を少なくとも２枚積層して積層デバイスウェハを形成し、
該積層デバイスウェハを前記溝部に沿って切断したときの切断面に、各前記半導体基板に形成されている前記配線電極の端面を表面絶縁層の表面よりも外側に突出している突出端面として出現させてデバイスブロックを製造し、
各前記突出端面を接続する接続電極を前記デバイスブロックの前記切断面に形成し、
前記積層デバイスウェハを形成するときに、前記半導体基板のうちの最も上段に配置される最上位基板を固定するために用いた台座および接着材を除去して、前記最上位基板の前記配線電極を、前記表面絶縁層の表面よりも上に浮かび上がった凸状に出現させる積層チップパッケージの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、積層された複数のチップを含む積層チップパッケージを製造するための半導体基板、積層チップパッケージおよび半導体プレート並びにこれらの製造方法に関する。

【背景技術】

【0002】

近年、携帯電話やノート型パーソナルコンピュータといった電子機器では、軽量化と高性能化が求められている。それに伴い、電子機器に用いられる電子部品の高集積化が求められている。また、半導体記憶装置の大容量化のためにも電子部品の高集積化が求められている。

【0003】

近年、高集積化された電子部品としてシステム・イン・パッケージ（System in Package、以下「ＳＩＰ」という）が注目されている。ＳＩＰは、ＬＳＩを重ね合わせ１つのパッケージに実装したデバイスであり、近年、複数のチップを積層する３次元実装技術を用いたＳＩＰが注目されている。そのようなＳＩＰとして、積層された複数のチップを有するパッケージ、すなわち、積層チップパッケージが知られている。積層チップパッケージは高集積化が可能になるという利点に加え、配線の長さの短縮が可能になることから、回路の動作の高速化や配線の浮遊容量の低減が可能になるといった利点を有している。

【0004】

積層チップパッケージを製造するための３次元実装技術として、ワイヤボンディング方式と、貫通電極方式とが知られている。ワイヤボンディング方式は、複数のチップを基板上に積層し、各チップに形成された複数の電極と、基板に形成された外部接続端子とをワイヤボンディングによって接続する方式である。貫通電極方式は、積層されるそれぞれのチップに複数の貫通電極を形成し、その貫通電極によって各チップ間の配線を行う方式である。

【0005】

ワイヤボンディング方式には、ワイヤ同士が接触しないように電極の間隔を狭めることが難しいといった課題や、ワイヤの抵抗値が高いため回路の動作を高速化することが難しい、薄型化が難しいといった課題がある。
貫通電極方式では、ワイヤボンディング方式における前述の課題が解消されるものの、各チップに貫通電極を形成するために多くの工程を要するため、積層チップパッケージのコストが高くなるといった課題がある。

【0006】

積層チップパッケージの製造方法として、従来、例えば特許文献１や、特許文献２が知られている。特許文献１には、次のような製造方法が記載されている。この製造方法では、まず、ウェハより切り出された複数のチップを埋め込み用樹脂中に埋め込む。その後、各チップに接続される複数のリードを形成してNeo-Waferと呼ばれる構造物を作成する。次に、Neo-Waferを切断して、チップとその周囲を囲む樹脂と、複数のリードとを含むNeo-chipと呼ばれる複数の構造体を作成する。このとき、チップに接続された複数のリードの端面はNeo-chipの側面に露出している。そして、複数種類のNeo-chipを積層して積層体を作成する。この積層体では、各層のチップに接続された複数のリードの端面は積層体の同じ側面に露出している。

【0007】

また、非特許文献１には、特許文献１に記載された製造方法と同様の方法で積層体を製造してその積層体の２つの側面に配線を形成することが記載されている。
一方、特許文献２には、フレキシブルなポリマー基板に１以上の電子的要素と複数の導電トレースとを形成してなる複数の能動層を積層して構成された多層モジュールが記載されている。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】米国特許第５，９５３，５８８号明細書

【特許文献2】米国特許第７，１２７，８０７ Ｂ２号明細書

【非特許文献】

【0009】

【非特許文献1】Keith D. Gann, “Neo-StackingTechnology”, HDI Magazine, 1999 年12月

【発明の概要】

【発明が解決しようとする課題】

【0010】

ところで、積層チップパッケージは、次のような手順で製造される。まず、ウェハプロセスを施すことにより、複数のデバイスが作り込まれたウェハ（デバイスウェハ）を作成する。そして、デバイスウェハにスクライブラインに沿った溝部を複数形成する。さらに、その溝部にエポキシ樹脂、ポリイミド樹脂といった樹脂を埋め込むことによって絶縁層を形成し、それによって溝付きデバイスウェハを作成する。このような溝付きデバイスウェハを絶縁性の接着材で張り合わせて積層デバイスウェハを作成する。この積層デバイスウェハを溝部に沿って切断することによって積層チップパッケージを製造する。

【0011】

一方、積層チップパッケージは、複数のデバイスプレートが重なっている。積層デバイスウェハを溝部に沿って切断すると、溝付きデバイスウェハも溝部に沿って切断される。溝付きデバイスウェハが溝部に沿って切断されたことによって形成される板状の部材がデバイスプレートである。

【0012】

そして、積層チップパッケージを製造するためにはデバイスプレート同士を電気的に接続しなければならない。デバイスプレートはそれぞれ複数のデバイスが作り込まれており、その側面が絶縁層で覆われている。そのため、従来、積層チップパッケージの製造工程には、次の１）、２）の工程が必要とされていた。すなわち、１）デバイスプレートが縦方向に積み重なった構造物をデバイスブロックとしたときに、デバイスブロックの一つの側面に各デバイスプレートに形成されている配線の端面を出現させる。２）次に、その配線の端面同士を各デバイスプレートを跨ぐようにしてつなぐ２次配線（接続電極ともいう）をデバイスブロックの側面に形成する。

【0013】

ところが、各デバイスプレートに現れた配線の端面の大きさが微小であり、２次配線は、縦方向に並んだそのような端面がすべてつながるように形成しなければならない。そのため、従来、前述の２）の工程において、２次配線を形成するためのマスクパターンを形成する際、正確な位置合わせをしなければならず、アライメントを高精度で行わねばならなかった。したがって、積層チップパッケージの製造工程は簡略化することが難しく、製造時間を短縮化することが困難であった。

【0014】

本発明は、上記課題を解決するためになされたもので、積層チップパッケージの製造工程を簡略化することができて、製造時間を短縮化することができる構造を備えた半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法を提供することを目的とする。

【課題を解決するための手段】

【0015】

上記課題を解決するため、本発明はスクライブラインに沿って複数の溝部が形成されている半導体基板であって、複数の溝部のいずれか少なくとも１つに接し、かつ半導体装置が形成されているデバイス領域と、そのデバイス領域を覆うように形成され、半導体基板の表層を構成している表面絶縁層と、半導体装置に接続され、かつ表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている配線電極とを有し、表面絶縁層は、溝部の内側に形成されている溝部内絶縁部と一体となって構成され、配線電極は、デバイス領域から溝部の内側に延出され、かつ溝部内絶縁部の表面よりも上に浮かび上がった凸状に形成されている延出端子部を有し、その延出端子部は、溝部の内側に先端側の一部分が配置され、かつその溝部を横切らないようにデバイス領域から溝部内絶縁部上に延出されている半導体基板を特徴とする。

【0016】

この半導体基板では、配線電極の断面が表面絶縁層の表面よりも突出し、大きさが大きくなって形成される。また、この半導体基板では、配線電極が延出端子部を有するため、溝部に沿って切断したときの切断面に配線電極の端面を出現させることができる。

【0019】

また、配線電極は、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面と交差している交差側面と、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面に沿った天端面と、表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有するようにすることができる。

【0020】

さらに延出端子部は、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面と交差している交差側面と、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面に沿った天端面とを有するようにすることもできる。

【0021】

そして、上記半導体基板において、半導体装置と接続されている接続パッドと、その接続パッドの形成位置に接続用ホールが形成され、かつ表面絶縁層の下側に配置されて、デバイス領域を覆うように形成されている保護絶縁層とを更に有し、配線電極は、表面絶縁層の表面よりも外側から接続パッドに至るまでの拡張高を備えた電極パッドを有することが好ましい。

【0022】

また、複数の溝部のいずれか少なくとも１つに沿って切断したときの切断面に配線電極の端面が表面絶縁層の表面よりも外側に突出して出現するようにすることもできる。

【0023】

さらに、配線電極は、複数の溝部のいずれか少なくとも１つに沿って複数並べられ、かつそれぞれの延出端子部がデバイス領域に接する溝部全体の一部分に偏って延出された偏在構造を備えた配線電極群を形成していることが好ましい。また、複数の溝部は、他の溝部と交差しないストライプ状に形成されているようにすることができる。さらに、延出端子部の全体が曲がることなく平坦に形成されていることが好ましい。

【0024】

そして、本発明は、第１の半導体装置が形成されている第１の半導体プレートおよび第２の半導体装置が形成されている第２の半導体プレートを含む複数の半導体プレートが積層されている積層チップパッケージであって、第１の半導体プレートは、第１の半導体装置を覆うように形成され、積層チップパッケージの表層を構成している第１の表面絶縁層と、第１の半導体装置に接続され、かつ第１の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第１の配線電極とを有し、第１の配線電極の端面が第１の表面絶縁層の表面よりも外側に突出している第１の突出端面となって形成され、第２の半導体プレートは、第１の半導体プレートの下側に積層され、第１の配線電極は、第１の表面絶縁層の表面よりも外側に突出し、かつ、第１の表面絶縁層の表面と交差している交差側面と、第１の表面絶縁層の表面よりも外側に突出し、かつ、第１の表面絶縁層の表面に沿った天端面と、第１の表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有し、第１の半導体プレートは、全体が矩形板状に形成され、その板状部分の２組の対向する側面のうち、いずれか１組の対向する側面だけが第１の表面絶縁層によって覆われ、かつその１組の対向する側面のいずれか少なくとも一方に第１の突出端面が出現している積層チップパッケージを提供する。

【0025】

また、本発明は、第１の半導体装置が形成されている第１の半導体プレートおよび第２の半導体装置が形成されている第２の半導体プレートを含む複数の半導体プレートが積層されている積層チップパッケージであって、第１の半導体プレートは、第１の半導体装置を覆うように形成され、積層チップパッケージの表層を構成している第１の表面絶縁層と、第１の半導体装置に接続され、かつ第１の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第１の配線電極とを有し、第１の配線電極の端面が第１の表面絶縁層の表面よりも外側に突出している第１の突出端面となって形成され、第２の半導体プレートは、第１の半導体プレートの下側に積層され、第１の配線電極は、第１の表面絶縁層の表面よりも外側に突出し、かつ、第１の表面絶縁層の表面と交差している交差側面と、第１の表面絶縁層の表面よりも外側に突出し、かつ、第１の表面絶縁層の表面に沿った天端面と、第１の表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有し、第１の半導体プレートは、全体が矩形板状に形成され、その板状部分の４つの側面のいずれか１つの側面だけが第１の表面絶縁層によって覆われ、かつ第１の突出端面が出現している積層チップパッケージを提供する。

【0026】

また、第２の半導体プレートは、第２の半導体装置を覆うように形成されている第２の表面絶縁層と、第２の半導体装置に接続され、かつ第２の表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている第２の配線電極とを有し、第２の配線電極の端面が第２の表面絶縁層の表面よりも外側に突出している第２の突出端面となって第１の突出端面の下側に形成され、第２の表面絶縁層および第２の配線電極を覆う接着層を介して第１の半導体プレートの下側に積層されているようにすることもできる。

【0027】

上記積層チップパッケージは、第１の突出端面および第２の突出端面を接続する接続電極を更に有することが好ましい。

【0028】

さらに、本発明は半導体装置が形成されている半導体プレートであって、半導体装置を覆うように形成され、半導体プレートの表層を構成している表面絶縁層と、半導体装置に接続され、かつ表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている配線電極とを有し、いずれか少なくとも一つの側面に、配線電極の端面が表面絶縁層の表面よりも外側に突出している突出端面となって出現し、全体が矩形板状に形成され、その板状部分の２組の対向する側面のうち、いずれか１組の対向する側面だけが表面絶縁層によって覆われ、かつその１組の対向する側面のいずれか少なくとも一方に突出端面が出現している半導体プレートを提供する。

【0029】

また、本発明は、半導体装置が形成されている半導体プレートであって、半導体装置を覆うように形成され、半導体プレートの表層を構成している表面絶縁層と、半導体装置に接続され、かつ表面絶縁層の表面よりも上に浮かび上がった凸状に形成されている配線電極とを有し、いずれか少なくとも一つの側面に、配線電極の端面が表面絶縁層の表面よりも外側に突出している突出端面となって出現し、全体が矩形板状に形成され、その板状部分の４つの側面のいずれか１つの側面だけが表面絶縁層によって覆われ、かつ突出端面が出現している半導体プレートを提供する。

【0030】

上記半導体プレートにおいて、配線電極は、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面と交差している交差側面と、表面絶縁層の表面よりも外側に突出し、かつ、表面絶縁層の表面に沿った天端面と、表面絶縁層の表面よりも内側に入り込んでいる埋込部とを有するようにすることができる。

【0031】

また、半導体装置と接続されている接続パッドと、その接続パッドの形成位置に接続用ホールが形成され、かつ表面絶縁層の下側に配置されて、半導体装置を覆うように形成されている保護絶縁層とを更に有し、配線電極は、表面絶縁層の表面よりも外側から接続パッドに至るまでの拡張高を備えた電極パッドを有するようにすることができる。

【0033】

さらに本発明は、半導体装置が形成されている処理前基板について、その処理前基板の半導体装置が形成されている領域をデバイス領域として、スクライブラインに沿って複数の溝部を形成し、複数の溝部が形成されている側の表面に絶縁材を塗布して表面絶縁層を形成し、半導体装置に接続され、かつ表面絶縁層の表面よりも上に浮かび上がった凸状の配線電極を表面絶縁層よりも後に形成することによって半導体基板を製造し、配線電極を形成するときに、溝部の内側に形成されている溝部内絶縁部の表面よりも上に浮かび上がった凸状の延出端子部を形成し、その延出端子部は、溝部の内側に先端側の一部分が配置され、かつその溝部を横切ることなくデバイス領域から溝部内絶縁部上に延出するように形成されている半導体基板の製造方法を提供する。

【0035】

また、配線電極を形成するときにその配線電極を溝部に沿って複数並べ、かつそれぞれの延出端子部がデバイス領域に接する溝部全体の一部分に偏って延出された偏在構造を備えた配線電極群を形成することが好ましい。

【0036】

さらに、本発明は、半導体装置が形成されている処理前基板について、スクライブラインに沿って複数の溝部を形成し、複数の溝部が形成されている側の表面に絶縁材を塗布して表面絶縁層を形成し、半導体装置に接続され、かつ表面絶縁層の表面よりも上に浮かび上がった凸状の配線電極を表面絶縁層よりも後に形成することによって半導体基板を製造し、その製造された半導体基板を少なくとも２枚積層して積層デバイスウェハを形成し、その積層デバイスウェハを溝部に沿って切断したときの切断面に、各半導体基板に形成されている配線電極の端面を表面絶縁層の表面よりも外側に突出している突出端面として出現させてデバイスブロックを製造し、各突出端面を接続する接続電極をデバイスブロックの切断面に形成し、積層デバイスウェハを形成するときに、半導体基板のうちの最も上段に配置される最上位基板を固定するために用いた台座および接着材を除去して、最上位基板の配線電極を、表面絶縁層の表面よりも上に浮かび上がった凸状に出現させる積層チップパッケージの製造方法を提供する。

【発明の効果】

【0038】

以上詳述したように、本発明によれば、積層チップパッケージの製造工程を簡略化することができて、製造時間を短縮化することができる構造を備えた半導体基板、その半導体基板を用いた積層チップパッケージおよび半導体プレート並びにこれらの製造方法が得られる。

【図面の簡単な説明】

【0039】

【図1】本発明の第１の実施の形態に係る半導体ウェハの全体を示す斜視図である。

【図2】半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。

【図3】図２の３−３線断面図である。

【図4】２枚の半導体ウェハを用いた積層チップパッケージの、メモリセルを中心に示した断面図である。

【図5】製造途中の半導体ウェハを示す図２と同様の平面図である。

【図6】図５の６−６線断面図である。

【図7】図５の後続の半導体ウェハを示す図２と同様の平面図である。

【図8】図７の８−８線断面図である。

【図9】図７の後続の半導体ウェハを示す図２と同様の平面図である。

【図10】図９の１０−１０線断面図である。

【図11】積層チップパッケージを製造する途中の半導体ウェハおよび台座を示す図３と同様の断面図である。

【図12】図１１の後続の工程を示す図３と同様の断面図である。

【図13】図１２の後続の工程を示す図３と同様の断面図である。

【図14】図１３の後続の工程を示す図３と同様の断面図である。

【図15】積層チップパッケージを構成するデバイスプレートの一例を示す斜視図である。

【図16】デバイスブロックの一例を示す斜視図である。

【図17】積層チップパッケージの一例を示す一部省略した斜視図である。

【図18】図１７と同じ積層チップパッケージの一例を示す斜視図である。

【図19】本発明の第２の実施の形態に係る半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。

【図20】本発明の他の実施の形態に係る半導体ウェハの全体を示す斜視図である。

【図21】図２０の半導体ウェハに形成されているデバイス領域とその周辺の領域とを示す平面図である。

【図22】更に別の実施の形態に係る半導体ウェハの全体を示す斜視図である。

【図23】別の積層チップパッケージを示す斜視図である。

【図24】別のデバイスプレートを示す斜視図である。

【図25】図１５のデバイスプレートを製造するのに用いた半導体ウェハの要部を示す斜視図である。

【発明を実施するための形態】

【0040】

以下、本発明の実施の形態について図面を参照しつつ説明する。なお、同一要素には同一符号を用い、重複する説明は省略する。
第１の実施の形態
（半導体ウェハの構造）
まず、図１〜図３を参照して、本発明の実施の形態に係る半導体基板の一例となる半導体ウェハ１の構造について説明する。

【0041】

図１は本発明の第１の実施の形態に係る半導体ウェハ１の全体を示す斜視図である。図２は半導体ウェハ１に形成されているデバイス領域１０とその周辺の領域とを示す平面図、図３は図２の３−３線断面図である。

【0042】

半導体ウェハ１はシリコンウェハ２を用いて構成されている。半導体ウェハ１は図１に示すように、シリコンウェハ２の第１の表面１ａ（第１の表面１ａの裏面側が第２の表面１ｂ）にスクライブライン３Ａ，３Ｂが形成されている。スクライブライン３Ａ，３Ｂは第１の表面１ａにそれぞれ複数本ずつ形成され、一定の方向に沿って所定間隔で直線上に形成されている。スクライブライン３Ａとスクライブライン３Ｂとは直交している。隣接するスクライブライン３Ａ，３Ａおよび３Ｂ，３Ｂで囲まれた領域に後述するデバイス領域１０が形成されている。

【0043】

そして、半導体ウェハ１は第１の表面１ａに溝部２０，２１が形成されている。溝部２０，２１はそれぞれスクライブライン３Ａ，３Ｂに沿って形成されており、いずれも２０〜６０μｍ程度の深さおよび５０〜１２０μｍ程度の幅を有している。

【0044】

半導体ウェハ１は図３に詳しく示すように表面絶縁層２２を有している。表面絶縁層２２はデバイス領域１０を覆うように形成され、半導体ウェハ１の第１の表面１ａのほぼ全体をカバーして、半導体ウェハ１の表層を構成している。表面絶縁層２２は後述する保護絶縁層３１よりも厚さが厚く、しかも表面２２ｃが平坦に形成されており、後述する配線電極１５、配線電極１６の形成されている部分を除いて半導体ウェハ１の最も外側に配置されている。

【0045】

また、表面絶縁層２２は溝部２０，２１の内側に形成されている溝部内絶縁部２２ａと一体となって構成され、溝部内絶縁部２２ａとそれ以外の部分とのつなぎ目がなく一まとまりに形成されている。表面絶縁層２２はコンタクトホール２２ｂが複数形成されており、各コンタクトホール２２ｂに配線電極１５または配線電極１６が一つずつ形成されている。

【0046】

表面絶縁層２２は、エポキシ樹脂、ポリイミド樹脂といった樹脂や、シリコンシリケートグラス（ＳＯＧ）等からなる絶縁材を用いて形成することができる。本実施の形態では、樹脂を用いた場合を想定している。特に、表面絶縁層２２は熱膨張係数の小さい樹脂を用いて形成することが好ましい。そうすることにより、溝部２０，２１に沿って半導体ウェハ１をダイシングソーで切断するときに、その切断を容易に行うことができる。

【0047】

そして、半導体ウェハ１はシリコンウェハ２によって構成されるシリコン基板３０を有し、その上側部分がデバイス領域１０となっている。デバイス領域１０は表面に複数の接続パッド３２が形成されており、接続パッド３２以外の部分が保護絶縁層３１によって被覆されている。

【0048】

保護絶縁層３１は、表面絶縁層２２の下側に配置されていて、デバイス領域１０を覆うように形成されている。保護絶縁層３１は、二酸化シリコン（ＳｉＯ_２）等からなり、各接続パッド３２の形成位置に接続用ホール３１ａが形成されている。接続用ホール３１ａは接続パッド３２を露出させて後述する配線電極１５，１６を接続パッド３２に接続するために形成されている。接続パッド３２はデバイス領域１０の半導体装置に接続されている（詳しくは図４参照）。

【0049】

デバイス領域１０は、図２に詳しく示すように、隣接する溝部２０，２０と、溝部２１，２１とによって囲まれた矩形状の領域である。デバイス領域１０は、第１の表面１ａに複数形成されており、そのそれぞれは溝部２０，２１によって隣接する領域と分けられている単位領域となっている。

【0050】

各デバイス領域１０は、ウェハプロセスを施すことによって第１の表面１ａに形成されたメモリ部を有し、配線電極１５，１６が複数形成されている。なお、ウェハプロセスとは、シリコンウェハ２等のウェハ上に半導体素子や集積回路を作り込む製造工程を意味している。

【0051】

デバイス領域１０は半導体装置としてメモリ部の他、ＣＰＵ，センサ、センサの駆動回路といった集積回路や半導体素子が形成されていてもよい。また、デバイス領域１０はメモリ部と、このメモリ部を制御するコントローラを構成する集積回路が形成されていてもよい。

【0052】

配線電極１５はＣｕ等の導電性の材料からなっている。配線電極１５は延出端子部１５ａと、矩形状の電極パッド１５ｂとを有し、延出端子部１５ａと電極パッド１５ｂの全体が表面絶縁層２２の表面２２ｃよりも上に浮かび上がり立体的になった凸状構造を有している。

【0053】

配線電極１５は図３のほか、図１５、図２５に詳しく示されている。配線電極１５は延出端子部１５ａの端面１５ｇが表面絶縁層２２の表面２２ｃよりも外側に突出している突出端面となっている。また、配線電極１５は、交差側面１５ｄと、天端面１５ｅと、埋込部１５ｆとを有している。

【0054】

交差側面１５ｄは表面絶縁層２２の表面２２ｃよりも外側に突出し、しかも表面２２ｃから起立するように（ほぼ直交状に）交差している側面部分である。天端面１５ｅは、交差側面１５ｄに接続され、表面２２ｃよりも外側に突出し、しかも表面２２ｃに沿った方向に配置された矩形状部分およびそこから溝部２０に向かって表面２２ｃに沿った方向に伸びる帯状部分を有している。埋込部１５ｆは表面２２ｃよりも内側に入り込み、接続パッド３２に接続されている部分である。

【0055】

そして、電極パッド１５ｂが交差側面１５ｄ、天端面１５ｅおよび埋込部１５ｆによって構成され、延出端子部１５ａが交差側面１５ｄと天端面１５ｅとによって構成されている。

【0056】

また、電極パッド１５ｂは、上下に重なって配置されているコンタクトホール２２ｂおよび接続用ホール３１ａを介して接続パッド３２に接続されていて、接続パッド３２にまで届く深さを有している。つまり、電極パッド１５ｂは表面２２ｃよりも外側の天端面１５ｅからコンタクトホール２２ｂおよび接続用ホール３１ａを介して接続パッド３２に至るまでの拡張された高さ（拡張高）ｈ１５を有している。この拡張高ｈ１５は、接続パッド３２の高さｈ３２よりも大きくなっている（ｈ１５＞ｈ３２）。例えば、ｈ１５は２〜６μｍ程度、ｈ３２は０．５〜１μｍ程度である。

【0057】

配線電極１６もＣｕ等の導電性の材料からなっている。配線電極１６は延出端子部１６ａと、矩形状の電極パッド１６ｂとを有し、延出端子部１６ａと電極パッド１６ｂの全体が配線電極１５と同様の凸状構造を有している。配線電極１６は延出端子部１６ａの端面１６ｇが表面２２ｃよりも外側に突出している突出端面となっている。

【0058】

また、配線電極１６は交差側面１６ｄと、天端面１６ｅと、埋込部１６ｆとを有している。交差側面１６ｄは交差側面１５ｄと同様に表面２２ｃと交差している側面部分である。天端面１６ｅは天端面１５ｅと同様に表面２２ｃに沿った方向に配置された矩形状部分およびそこから溝部２０に向かって表面２２ｃに沿った方向に伸びる帯状部分を有している。埋込部１６ｆは埋込部１５ｆと同様に表面２２ｃよりも内側に入り込み、接続パッド３２に接続されている部分である。そして、電極パッド１６ｂが交差側面１６ｄ、天端面１６ｅおよび埋込部１６ｆによって構成され、延出端子部１６ａが交差側面１６ｄと天端面１６ｅとによって構成されている。電極パッド１６ｂも電極パッド１５ｂと同様の拡張高を有している。

【0059】

そして、配線電極１５は、延出端子部１５ａと電極パッド１５ｂとがデバイス領域１０の外周の一部分に沿って形成されているが、配線電極１６はデバイス領域１０を跨ぐようにして延出端子部１６ａが形成されている。また、電極パッド１６ｂはデバイス領域１０の外周の一部分に沿って電極パッド１５ｂと対向するように配置されている。

【0060】

延出端子部１５ａ、延出端子部１６ａはそれぞれの一部分がデバイス領域１０から溝部２０の内側に延出している。すなわち、延出端子部１５ａ、延出端子部１６ａは、電極パッド１５ｂ、１６ｂから離れた先端側の一部分が溝部２０のエッジ部分から張り出し、溝部２０の幅方向内側に収まるようにして形成されている。そして、延出端子部１５ａ、延出端子部１６ａは、それぞれにおけるデバイス領域１０から延出している部分が溝部内絶縁部２２ａの表面２２ｃよりも上に浮かび上がった凸状に形成されている。

【0061】

半導体ウェハ１は、延出端子部１５ａ、延出端子部１６ａを有している。そのため、半導体ウェハ１は、溝部２０に沿って切断したときの切断面に、後述する端面１５ｃ、１６ｃが表面２２ｃよりも外側に突出して出現するようになっている。

【0062】

さらに、配線電極１５、１６は溝部２０に沿って交互に多数並べられている。これらの配線電極１５、１６はひとつにまとまった配線電極群１７を形成している。また、配線電極１５、１６は、デバイス領域１０を取り囲み、デバイス領域１０に接している溝部の全体、すなわち隣接している２本の溝部２０，２０および２本の溝部２１，２１のうち、これら４本の溝部の一部分である左側または右側の溝部２０にだけ延出端子部１５ａ、１６ａが延出している。配線電極群１７は、延出端子部１５ａ、１６ａのこのような偏った配置による偏在構造を有している。

【0063】

デバイス領域１０のメモリ部には半導体装置としてのメモリセル４１が多数形成されている。メモリセル４１は図４に示すような構造を有している。図４は、２枚の半導体ウェハ１を用いた後述する積層チップパッケージ１００の、メモリセル４１を中心に示した断面図である。

【0064】

メモリセル４１は、接続パッド３２を介して配線電極１５、１６が接続されている。メモリセル４１は半導体ウェハ１を構成しているＮ型基板７１の表面上に形成されている。図４では、接着層３３を介して２つのメモリセル４１が積層されている。接着層３３は、半導体ウェハ１を接着するときに用いた接着材で構成されている。

【0065】

各メモリセル４１は、フラッシュメモリを構成していて、Ｎ型基板７１の表面上に形成されたＰ型ウェル７２上に形成されている。メモリセル４１は、ソース７３Ａおよびドレイン７３Ｂと、絶縁層７７と、絶縁膜８１、浮遊ゲート８２、絶縁膜８３および制御ゲート８４とを有している。さらに、メモリセル４１はソース電極７４と、ドレイン電極７６と、ゲート電極７５とを有している。

【0066】

ソース７３Ａおよびドレイン７３ＢはいずれもＮ型領域であり、それぞれソース電極７４と、ドレイン電極７６が接続されている。絶縁層７７は、接続パッド３２をそれぞれソース電極７４、ドレイン電極７６に接続するためのコンタクトホールが形成されている。ソース電極７４、ゲート電極７５、ドレイン電極７６はそれぞれ対応するコンタクトホールを介してソース７３Ａ、制御ゲート８４、ドレイン７３Ｂに接続されている。

【0067】

（半導体ウェハの製造方法）
続いて以上のような構成を有する半導体ウェハ１の製造方法について、図５〜図１０を参照して説明する。ここで、図５は製造途中の半導体ウェハを示す図２と同様の平面図、図６は図５の６−６線断面図である。図７は図５の後続の半導体ウェハを示す図２と同様の平面図、図８は図７の８−８線断面図である。図９は図７の後続の半導体ウェハを示す図２と同様の平面図、図１０は図９の１０−１０線断面図である。なお、図示の都合上、図７，９では、表面絶縁層２２にハッチングを付している。

【0068】

半導体ウェハ１を製造するときは、まずウェハプロセスを施すことによって、デバイス領域１０にメモリ部と複数の接続パッド３２が形成されているウェハ（処理前ウェハ）を準備する。そして、処理前ウェハについて、図６に示すように、第１の表面１ａ上に保護絶縁層３１を形成し、その保護絶縁層３１の各接続パッド３２の形成箇所に接続用ホール３１ａを形成する。次に、スクライブライン３Ａ，３Ｂに沿って、溝部２０，２１を形成する。溝部２０，２１はダイシングソーによって形成することができるが、反応性イオンエッチング等のエッチングによって形成してもよい。

【0069】

続いて、図７，８に示すように、第１の表面１ａ全体に例えばエポキシ樹脂、ポリイミド樹脂等の樹脂を塗布する。すると、塗布した樹脂は処理前ウェハの表面全体に行き渡り、しかも溝部２０，２１の中に入り込む。続いて、処理前ウェハの表面を研磨して平坦化すると、図８に示したように、処理前ウェハの表面全体を覆うようにして表面絶縁層２２が形成される。塗布した樹脂のうちの溝部２０，２１の内側に入り込んだ部分が溝部内絶縁部２２ａとなるため、表面絶縁層２２は溝部内絶縁部２２ａと一体となって形成される。

【0070】

次いで、図９，１０に示すように、表面絶縁層２２にコンタクトホール２２ｂを形成して接続パッド３２を露出させる。その後、配線電極１５、１６を形成する。配線電極１５、１６は、前述した凸状構造を有し、しかも延出端子部１５ａ、１６ａを備える形状で形成する。配線電極１５、１６は、例えば以下のような手順で形成することができる。

【0071】

まず、表面絶縁層２２の上にめっき用の図示しないシード層を形成する。次に、そのシード層の上に溝部を備えたフレーム（図示せず）を形成する。フレームは例えばフォトリゾグラフィにより、フォトレジストをパターニングすることによって形成される。さらに、形成されているフレームの溝部内側であって、シード層の上に、配線電極１５、１６の一部となるめっき層を形成する。次に、フレームを除去し、さらにシード層のうち、めっき層の下に存在する部分以外の部分をエッチングによって除去する。以上のようにすることによって、めっき層およびその下のシード層によって配線電極１５、１６を形成することができる。

【0072】

配線電極１５、１６は表面絶縁層２２よりも後に形成されるので、延出端子部１５ａ、１６ａはその全体が表面絶縁層２２の表面２２ｃの上側に配置される格好で形成される。電極パッド１５ｂ、１６ｂは、周辺部分が表面２２ｃの上側に配置されるとともに、中央部分が表面２２ｃよりも内側に入り込み、接続パッド３２につながって形成される。

【0073】

（積層チップパッケージの製造方法、積層チップパッケージおよびデバイスプレートの構造）
以上のような構成を有する半導体ウェハ１は、同じもの複数枚を用いることによって積層チップパッケージ１００を製造することができる。積層チップパッケージ１００の製造方法を図１１〜図１４を用いて説明すれば次のとおりである。

【0074】

ここで、図１１は、積層チップパッケージ１００を製造する途中の半導体ウェハ１および台座３４を示す図３と同様の断面図である。図１２は図１１の後続の工程を示す図３と同様の断面図、図１３は図１２の後続の工程を示す図３と同様の断面図、図１４は図１３の後続の工程を示す図３と同様の断面図である。

【0075】

積層チップパッケージ１００は次のようにして製造する。まず、前述した半導体ウェハ１の第１の表面１ａに接着材を塗布して台座３４に固定する。図１１では、このとき塗布した接着材からなる接着層３３が示されている。半導体ウェハ１は後述する積層デバイスウェハ９８の最も上位に配置される最上位基板として用いられる。台座３４は半導体ウェハ１をサポートするための部材であって、図１１ではガラス板を用いている。続いて、半導体ウェハ１の第２の表面１ｂを溝部２０，２１が出現するまで研摩して図１１に示すように半導体ウェハ１の厚さを薄くする。

【0076】

次に、半導体ウェハ１と同じ構成を備えた別の半導体ウェハ１Ａを用意し、それを図１２に示すように半導体ウェハ１の第２の表面１ｂ側に接着材を用いて接着する。このとき、半導体ウェハ１と半導体ウェハ１Ａについて、双方の溝部２０，２１の位置が揃うように位置合わせ行う。それから半導体ウェハ１Ａの第２の表面１ｂを溝部２０，２１が出現するまで研摩する。この研磨によって半導体ウェハ１Ａの厚さを薄くすると積層デバイスウェハが得られる。積層デバイスウェハは半導体ウェハ１が複数積層されている。

【0077】

さらに、図１３に示すように半導体ウェハ１と同じ構成を備えた別の半導体ウェハ１Ｂ，１Ｃを用意する。そして、半導体ウェハ１Ｂ，１Ｃのそれぞれについて、積層デバイスウェハの第２の表面１ｂ側に接着してから研磨する工程（接着・研磨工程）を実行する。

【0078】

引き続いて接着・研磨工程を繰り返し実行し、その後、台座３４および接着層３３を除去すると、図１４に示すような積層デバイスウェハ９８が製造される。積層デバイスウェハ９８は半導体ウェハ１と半導体ウェハ１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇが重なり全部で８枚の半導体ウェハが積層されている。この積層デバイスウェハ９８は、台座３４および接着層３３が除去されているため、半導体ウェハ１の配線電極１５，１６が凸状に出現している。

【0079】

続いて、積層デバイスウェハ９８を溝部２０，２１に沿って切断する。すると、図１６に示すように、直方体状のデバイスブロック９９が得られる。図１６は、デバイスブロック９９を示す斜視図である。デバイスブロック９９は、４つの側面のうちの一つが配線用側面９９ａとなっている。配線用側面９９ａには、延出端子部１５ａ、１６ａの後述する端面１５ｃ、１６ｃが表面絶縁層２２の表面２２ｃよりも外側に突出して出現している。そして、その配線用側面９９ａに図１７に示すように接続電極６０を形成すると、積層チップパッケージ１００が製造される。接続電極６０は配線用側面９９ａにおいて、上下に並んだ複数の端面１５ｃ同士または複数の端面１６ｃ同士を接続するよう帯状に形成する。

【0080】

積層チップパッケージ１００は図１７のほか図１８にも示すように、１つのデバイスプレート５０と、７つのデバイスプレート５１とが重なり、全部で８枚のデバイスプレートが積層された構造を有している。

【0081】

また、積層チップパッケージ１００はデバイスプレート５０、５１の配線を接続電極６０によって行っている。積層チップパッケージ１００では、４つの側面の中の一つの配線用側面９９ａにすべての接続電極６０が形成されている。このことにより、積層チップパッケージ１００は片側配線構造を実現している。積層チップパッケージ１００は端面１５ｃ、１６ｃがそれぞれ複数形成されており、それらを縦方向につなぐ格好で接続電極６０が形成されている。

【0082】

積層チップパッケージ１００は、半導体ウェハ１のメモリ部を変更することにより、６４ＧＢ（ギガバイト）、１２８ＧＢ、２５６ＧＢといった種々の記憶容量を備えたメモリを実現することができる。なお、積層チップパッケージ１００は、デバイスプレートが８枚積層されているが、複数のデバイスプレートが積層されていればよく、デバイスプレートの積層数は８枚には限定されない。

【0083】

積層チップパッケージ１００は配線用側面９９ａに接続電極６０を形成することによって製造されるが、接続電極６０によって接続される端面１５ｃ、１６ｃは表面２２ｃよりも上方向に突出して形成されている。

【0084】

そして、接続電極６０を形成するときは、接続電極６０を形成するためのマスクパターンを正確に配置しなければならないが、そのマスクパターンの位置合わせが大まかでも積層チップパッケージ１００を製造することができる。大まかな位置合わせでも、上下に並んだ端面１５ｃ同士、端面１６ｃ同士を接続する接続電極６０を形成することができる。

【0085】

すなわち、積層チップパッケージ１００では、接続電極６０を形成する際、アライメントは高精度で行わなくてもよい。そのため、直方体状のデバイスブロック９９を得た後の工程を簡易にすることができ、積層チップパッケージ１００の製造工程全体を簡略化することができる。したがって、積層チップパッケージ１００の製造時間を短縮することができる。これにより、単位時間あたりに製造できる積層チップパッケージ１００の個数を増やすことができ、積層チップパッケージ１００の製造単価を低減することができる。

【0086】

接続電極６０を形成する際、アライメントを高精度で行わなくてもよいことの理由について述べれば次のとおりである。

【0087】

まず、デバイスブロック９９は、４つの側面すべてが積層デバイスウェハ９８を切断したときの切断面によって構成されている。この切断面の一つに端面１５ｃ、１６ｃが端面１５ｇ、１６ｇ（詳しくは図２５参照）と同様に突出している端面となって出現している。これは次の理由による。なお、本実施の形態では、突出している端面を突出端面ともいう。

【0088】

各半導体ウェハ１（半導体ウェハ１Ａ、１Ｂ、１Ｃ、１Ｄ、１Ｅ、１Ｆ、１Ｇも同様）の配線電極１５，１６は、延出端子部１５ａ、延出端子部１６ａを有している。延出端子部１５ａ、延出端子部１６ａは溝部２０の内側に延出されている。そのため、積層デバイスウェハ９８を溝部２０，２１に沿って切断したときに延出端子部１５ａ、延出端子部１６ａも切断される。そして、延出端子部１５ａ、延出端子部１６ａが切断されたときに形成される端面１５ｃ、１６ｃが切断面の一つに出現する。

【0089】

一方、延出端子部１５ａ、１６ａは、拡張高ｈ１５を有する電極パッド１５ｂ、１６ｂと同様に凸状に形成されている。そのため、端面１５ｃ、１６ｃは表面２２ｃよりも上方向に突出した突出端面となって出現する。

【0090】

ここで、接続パッド３２について、溝部２０の内側にまで延出する端子部を形成した場合を考える（この端子部を仮想端子部という）。この場合、デバイスブロックの側面には、その仮想端子部の端面が出現することになる。

【0091】

しかし、延出端子部１５ａ、１６ａは拡張高ｈ１５を備えた電極パッド１５ｂ、１６ｂと共通の天端面１５ｅ、１６ｅを有し、接続パッド３２よりも厚さが厚く形成されている。そのため、端面１５ｃ、１６ｃは前述の仮想端子部の端面よりも大きさが大きくなって出現する。デバイスブロック９９では、このような大きさの大きい端面１５ｃ、１６ｃが縦方向に並んで出現しているため、端面１５ｃ同士が接続しやすく、端面１６ｃ同士も接続しやすくなっている。接続電極６０は端面１５ｃ同士、端面１６ｃ同士をつなぐことができればよいので、接続電極６０を形成する際、マスクパターンの位置合わせを大まかにしてもよい。このような理由から、デバイスブロック９９では、接続電極６０を形成する際、アライメントを高精度で行わなくてもよくなっている。

【0092】

一方、端面１５ｃ、１６ｃの大きさが大きくなっているということは、配線電極１５，１６の断面積が拡張されていることを意味している。したがって、配線電極１５，１６の抵抗値を低下させることができる。そうすると、配線電極１５，１６を通る電流が流れやすくなるため、積層チップパッケージ１００の消費電力を低減することもできる。

【0093】

このように、半導体ウェハ１は以上のような配線電極１５，１６を有することによって、積層チップパッケージ１００の製造工程を簡略化することができ、製造時間を短縮できるようになっている。

【0094】

さらに、デバイスブロック９９は、その上面に凸状に浮かび上がった電極パッド１５ｂ、１６ｂが出現している。絶縁層の表面よりも上に浮かび上がったパッド状端子が必要なときは、そのようなパッド状端子を備えた端子層（このような端子層は、半導体装置を有しないインターポーザである）を重ねて積層チップパッケージを製造しなければならない。

【0095】

しかし、デバイスブロック９９は電極パッド１５ｂ、１６ｂが凸状に浮かび上がったデバイスプレート５０が最上位に積層されている。そのため、インターポーザを重ねる必要がなくなっている。したがって、積層チップパッケージ１００は、端子層が不要であるため、その分、高さの低いコンパクトな構造になっている。

【0096】

また、半導体ウェハ１が溝部２０の内側に延出している延出端子部１５ａ、１６ａを有しているので、積層デバイスウェハを溝部２０に沿って切断したときの切断面に端面１５ｃ、１６ｃを出現させることができる。つまり、半導体ウェハ１を積層した積層デバイスウェハ９８を溝部２０に沿って切断すれば、端面１５ｃ、１６ｃが得られるということである。

【0097】

したがって、半導体ウェハ１を用いるときはデバイス領域１０につながる配線を切断面に出現させるためにわざわざ別の工程を設ける必要がない。仮に、配線電極１５、１６が延出端子部１５ａ、１６ａを有していないとすると、溝部２０に沿って切断しても配線電極１５、１６を切断することはできない。そのため、積層デバイスウェハを溝部に沿って切断しただけでは、その切断面にデバイス領域１０につながる配線を出現させることができない。したがって、そのような配線を切断面に出現させるため、別の工程を行わねばならない。

【0098】

しかし、半導体ウェハ１を用いるときは、積層デバイスウェハを溝部に沿って切断したときの切断面に配線電極１５、１６の端面を出現させることができるから、配線を切断面に出現させるための工程をわざわざ行う必要がない。したがって、半導体ウェハ１を用いることによって積層チップパッケージの製造工程をいっそう簡略化することができる。

【0099】

また、配線電極１５、１６は表面絶縁層２２の上に浮かび上がるようにして形成されている。そのため、切断面に端面１５ｃ、１６ｃが出現した場合、上下に位置する端面１５ｃ、１６ｃ同士が表面絶縁層２２を介在して配置されることになる。したがって、上下に位置するデバイスプレート同士がショートしてしまう事態を回避することができる。

【0100】

さらに、半導体ウェハ１における配線電極１５、１６は、配線電極群１７を形成しているが、配線電極群１７はデバイス領域１０に接する溝部２０，２１の一部分に偏って配置された偏在構造を有している。そのため、半導体ウェハ１を用いて積層チップパッケージ１００を製造したときに、デバイス領域１０につながる配線を片側側面に寄せることができ、積層チップパッケージ１００の片側側面配線を実現することができる。

【0101】

したがって、半導体ウェハ１は片側側面配線を実現し得る積層チップパッケージ１００を製造するのに適したものである。また、半導体ウェハ１は一部の切断面についてだけ、不良のデバイスがあるかどうかの検査を行えば済む。したがって、半導体ウェハ１を用いることによって積層チップパッケージの製造工程をよりいっそう簡略にすることもできる。

【0102】

その上、延出端子部１５ａ、１６ａが電極パッド１５ｂ、１６ｂよりも幅の狭い幅狭構造を有するため、デバイス領域１０の中に配線電極１５、１６を多数並べることができる。したがって、半導体ウェハ１は配線電極１５、１６による配線の密度を高めることができる。さらに、半導体ウェハ１では、各デバイス領域１０のメモリ部が同じ平面上に形成されているため、アライメント誤差が０になっている。

【0103】

一方、デバイスブロック９９は、図１５に示すデバイスプレート５０の下側に図１６に示すデバイスプレート５１が積層された構造を有している。

【0104】

デバイスブロック９９は、その一つの配線用側面９９ａに端面１５ｃ、１６ｃが出現している。配線用側面９９ａは積層デバイスウェハ９８を溝部２０，２１によって切断したときの切断面である。

【0105】

デバイスプレート５０は、本発明の実施の形態に係る第１の半導体プレートであって、図１５に示すように、全体が厚さの薄い矩形板状に形成され、その４つの側面が絶縁層によって覆われている。この絶縁層は、半導体ウェハ１を溝部２０，２１に沿って切断したことで形成されているため、溝部内絶縁部２２ａと同様の樹脂によって構成されている。

【0106】

そして、デバイスプレート５０は、片側の平坦面が表面絶縁層２２の表面２２ｃとなり、その表面２２ｃよりも上側に浮かび上がる立体的な配線電極１５、配線電極１６が複数形成されている。配線電極１５、配線電極１６の端面１５ｃ、１６ｃは４つの側面のうちのひとつの側面５０Ａに突出端面となって出現している。端面１５ｃ、１６ｃは第１の突出端面であって、接続電極６０に接続し得るものとなっている。デバイスプレート５０の表面絶縁層２２は自らの表層を構成しているが、積層チップパッケージ１００の中ではその表層を構成している。

【0107】

デバイスプレート５１は、本発明の実施の形態に係る第２の半導体プレートであって、デバイスプレート５０と比較して、表面２２ｃおよび配線電極１５、配線電極１６を覆う接着層３３を有する点で相違し、その他は同じ構成を有している。デバイスプレート５１では、配線電極１５、配線電極１６の端面１５ｃ、１６ｃが表面絶縁層２２の表面２２ｃよりも外側に突出している突出端面となって、デバイスプレート５０の端面１５ｃ、１６ｃの下側に形成されている。また、デバイスプレート５１は、接着層３３を介してデバイスプレート５０の下側に積層されている。

【0108】

第２の実施の形態
（半導体ウェハの構造）
まず、図１９を参照して、本発明の第２の実施の形態に係る半導体ウェハ９１の構造について説明する。

【0109】

本実施の形態に係る半導体ウェハ９１は、半導体ウェハ１と比較して、デバイス領域１０の代わりにデバイス領域９２を有する点、配線電極１６の代わりに配線電極８６を有する点で相違している。

【0110】

デバイス領域９２は、デバイス領域１０と比べて、配線電極１５とともに、配線電極８６が形成されている点で相違している。

【0111】

配線電極８６は、Ｃｕ等の導電性の材料からなり、延出端子部８６ａと、矩形状の電極パッド８６ｂとを有している。また、配線電極８６は、配線電極１５と同様に、延出端子部８６ａと電極パッド８６ｂとがデバイス領域９２の外周の一部分に沿って形成されている。こうして、デバイス領域９２では、配線電極１５、８６がデバイス領域１０と同様の配線電極群１７を形成していることに加え、それらの電極パッド１５ｂ、８６ｂのすべてをデバイス領域９２の片側に寄せ集めている。こうして、デバイス領域９２では、配線電極１５、８６が寄せ集めパッド群８８を形成している。

【0112】

第１の実施の形態に係る半導体ウェハ１では、配線電極１６の延出端子部１６ａがデバイス領域１０を跨ぐようにして形成されていた。そのため、半導体ウェハ１では、延出端子部１６ａの長さをある程度の長さで確保しなければならなかった。

【0113】

一方、半導体ウェハ９１では、延出端子部８６ａをデバイス領域９２の外周の一部分に沿って形成しているので、延出端子部８６ａの長さを延出端子部１６ａよりも短縮することができる。半導体ウェハ９１では、延出端子部８６ａの長さが短くなることにより、デバイス領域９２へのアクセスを速く行えるようになる。また、配線電極１６を形成する場合に比べて配線電極８６を形成するのに要するめっき等が少量で済むようになり、コストを削減することもできる。

【0114】

そのほか、半導体ウェハ９１は、半導体ウェハ１と同様に、片側側面配線を実現し得る積層チップパッケージの製造工程を簡略化することができる。

【0115】

また、半導体ウェハ９１を用いてデバイスプレート５０と同様のデバイスプレート１５１を製造し、そのデバイスプレート１５１を８枚積層することによって、図２３に示すような積層チップパッケージ１０２を製造することができる。

【0116】

（半導体ウェハの製造方法）
半導体ウェハ９１を製造するときは、配線電極１５、８６を形成する前までは半導体ウェハ１を製造するときと同様にする。その後、前述した延出端子部１５ａ、８６ａを備える形状にして配線電極１５、８６を形成する。配線電極１５、８６は半導体ウェハ１の場合と同様の手順で形成することができる。

【0117】

その他の実施の形態
図２０、図２１を参照して、半導体ウェハ１１１について説明する。第１の実施の形態に係る半導体ウェハ１では、溝部２０，２１が形成されていた。半導体ウェハ１１１は、半導体ウェハ１と比較して、溝部２１が形成されてなく、溝部２０だけが形成されている点で相違している。したがって、半導体ウェハ１１１は、複数の溝部２０が一定間隔で複数本並び、溝部が互いに他の溝部と交差しないストライプ状に形成されている。

【0118】

次に、図２２に示す半導体ウェハ１１２は溝部２０だけが形成されている点で半導体ウェハ１１１と一致するが、溝部２０はスクライブライン３Ａの一つ置きに沿って形成されている。

【0119】

半導体ウェハ１では、デバイス領域１０が４本の溝部２０，２１に接しているため、デバイス領域１０の上下左右４方向が溝部２０，２１に接している。したがって、図１５に示したように、半導体ウェハ１から製造されるデバイスプレート５０は４つの側面が溝部内絶縁部２２ａと同様の樹脂によって覆われている。

【0120】

これに対し、半導体ウェハ１１１では、デバイス領域１０は左右２方向のみが溝部２０に接している。したがって、半導体ウェハ１１１のような溝部がストライプ状に形成されている半導体ウェハを用いたデバイスプレート５５は図２４のようになる。デバイスプレート５５は、２組の対向する側面、すなわち、側面５５Ａおよびその向かい側と、側面５５Ｂおよびその向かい側とを有するが、側面５５Ａおよびその向かい側だけが樹脂によって覆われ、側面５５Ｂおよびその向かい側は樹脂によって覆われていない構造になっている。

【0121】

また、デバイスプレート５５は対向する２つの側面５５Ａの双方に配線電極１５，８６の端面１５ｃ、８６ｃが形成されている。図示はしないが、デバイスプレート５５を積層した場合、対向する２つの側面に接続電極を形成することによって積層チップパッケージが得られる。この積層チップパッケージは対向している両面に接続電極が形成され、両面配線構造になる。

【0122】

半導体ウェハ１１２では、デバイス領域１０は左右いずれか１方向のみが溝部２０に接している。そのため、半導体ウェハ１１２のようなスクライブラインに沿って一つ置きに溝部が形成されている半導体ウェハを用いると、デバイスプレートはいずれか１つの側面だけに配線電極の端面が出現する。他の側面は樹脂で覆われていない。

【0123】

以上の説明は、本発明の実施の形態についての説明であって、この発明の装置及び方法を限定するものではなく、様々な変形例を容易に実施することができる。又、各実施形態における構成要素、機能、特徴あるいは方法ステップを適宜組み合わせて構成される装置又は方法も本発明に含まれるものである。

【産業上の利用可能性】

【0124】

本発明を適用することにより、積層チップパッケージの製造工程を簡略化でき、製造時間を短縮化することができる。本発明は、積層チップパッケージを製造するための半導体基板や、それを用いて製造される積層チップパッケージおよび半導体プレートの分野で利用することができる。

【符号の説明】

【0125】

１，９１，１１１，１１２…半導体ウェハ、３Ａ，３Ｂ…スクライブライン、１０，９２…デバイス領域、１５，１６，８６…配線電極、１５ａ，１６ａ，８６ａ…延出端子部、１５ｂ，１６ｂ，８６ｂ…電極パッド、１５ｃ，１６ｃ，８６ｃ…端面、１５ｄ，１６ｄ…交差側面、１５ｅ，１６ｅ…天端面、１５ｆ，１６ｆ…埋込部、１５ｇ，１６ｇ…端面、１７…配線電極群、２０，２１…溝部、２２…表面絶縁層、２２ａ…溝部内絶縁部、２２ｃ…表面、３１…保護絶縁層、３２…接続パッド、５０，５１，５５…デバイスプレート、８８…寄せ集めパッド群、１００，１０２…積層チップパッケージ。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】