特許 5649664 全ＮＭＯＳ−４トランジスタ不揮発性メモリセルのプログラム方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5649664

(24)【登録日】2014年11月21日

(45)【発行日】2015年1月7日

(54)【発明の名称】全ＮＭＯＳ−４トランジスタ不揮発性メモリセルのプログラム方法

(51)【国際特許分類】

   G11C 16/04 20060101AFI20141211BHJP

   H01L 21/8247 20060101ALI20141211BHJP

   H01L 27/115 20060101ALI20141211BHJP

   H01L 21/336 20060101ALI20141211BHJP

   H01L 29/788 20060101ALI20141211BHJP

   H01L 29/792 20060101ALI20141211BHJP

【ＦＩ】

   G11C17/00 623Z

   H01L27/10 434

   H01L29/78 371

   G11C17/00 623B

【請求項の数】4

【全頁数】12

(21)【出願番号】特願2012-551964(P2012-551964)

(86)(22)【出願日】2010年11月29日

(65)【公表番号】特表2013-519180(P2013-519180A)

(43)【公表日】2013年5月23日

(86)【国際出願番号】US2010058203

(87)【国際公開番号】WO2011096977

(87)【国際公開日】20110811

【審査請求日】2013年11月25日

(31)【優先権主張番号】12/698,318

(32)【優先日】2010年2月2日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】591150672

【氏名又は名称】ナショナル セミコンダクター コーポレーション

【氏名又は名称原語表記】ＮＡＴＩＯＮＡＬ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＣＯＲＰＯＲＡＴＩＯＮ

(74)【代理人】

【識別番号】100098497

【弁理士】

【氏名又は名称】片寄 恭三

(72)【発明者】

【氏名】パーベル ポプレバイン

(72)【発明者】

【氏名】ウメール カーン

(72)【発明者】

【氏名】ヘニャン ジェームズ リン

(72)【発明者】

【氏名】アンドリュー ジェイ フランクリン

【審査官】 菅原 浩二

(56)【参考文献】

【文献】 米国特許第０７４８３３１０（ＵＳ，Ｂ１）

【文献】 米国特許第０６９８５３８６（ＵＳ，Ｂ１）

【文献】 特開２００９−２５９３６１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０２６２５８４（ＵＳ，Ａ１）

【文献】 特開２００７−１２３８３０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００７／００７０７０７（ＵＳ，Ａ１）

【文献】 特開２００８−２７０５５０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／０４

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２１／８２４７

Ｈ０１Ｌ ２７／１１５

Ｈ０１Ｌ ２９／７８８

Ｈ０１Ｌ ２９／７９２

(57)【特許請求の範囲】

【請求項1】

不揮発性メモリ（ＮＶＭ）セルをプログラムする方法であって、
前記ＮＶＭセルが、ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第１ＮＭＯＳプログラミングトランジスタ、ドレイン電極と、バルク領域電極と、ソース電極と、前記共通ストレージノードに接続されるゲート電極とを有する第２ＮＭＯＳ読み出しトランジスタ、相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第３ＮＭＯＳ消去トランジスタ、および相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第４ＮＭＯＳ制御トランジスタを含み、
前記ＮＶＭセルをプログラムする方法が、
前記第１、第２、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧に設定すること、
前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極に禁止電圧を印加しながら、前記第１ＮＭＯＳプログラミングトランジスタの前記ソースおよびドレイン電極を前記正の基準電圧に設定し、前記第１ＮＭＯＳプログラミングトランジスタの前記バルク領域電極を前記正の基準電圧または前記禁止電圧に維持すること、
予め選択されるプログラミング時間中、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の制御電圧に傾斜減少させながら、前記予め選択されるプログラミング時間中、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の消去電圧に傾斜減少させること、
前記予め選択されるプログラミング時間の終わりに、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の制御電圧から前記正の基準電圧に傾斜増加させながら、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の消去電圧から前記正の基準電圧に傾斜増加させること、および、
前記第１、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を前記正の基準電圧に戻しながら、前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極を前記禁止電圧に設定すること、
を含む、方法。

【請求項2】

請求項１に記載の方法であって、前記禁止電圧が０Ｖである、方法。

【請求項3】

複数の不揮発性メモリ（ＮＶＭ）セルを含むＮＶＭセルアレイをプログラムする方法であって、
前記アレイ中の各ＮＶＭセルが、ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第１ＮＭＯＳプログラミングトランジスタ、ドレイン電極と、バルク領域電極と、ソース電極と、前記共通ストレージノードに接続されるゲート電極とを有する第２ＮＭＯＳ読み出しトランジスタ、相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第３ＮＭＯＳ消去トランジスタ、および相互接続されるソース、ドレイン、およびバルク領域電極と、前記共通ストレージノードに接続されるゲート電極とを有する第４ＮＭＯＳ制御トランジスタを含み、
前記ＮＶＭセルアレイをプログラムする方法が、
前記第１、第２、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧に設定すること、
前記ＮＶＭセルアレイ内のプログラムするために選択される各ＮＶＭセル毎に、前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極に禁止電圧を印加しながら、前記第１ＮＭＯＳプログラミングトランジスタの前記ソースおよびドレイン電極を前記正の基準電圧に設定し、前記第１ＮＭＯＳプログラミングトランジスタの前記バルク領域電極を前記正の基準電圧または前記禁止電圧に維持すること、
前記ＮＶＭセルアレイ内のプログラムするように選択されない各ＮＶＭセル毎に、前記第２ＮＭＯＳ読み出しトランジスタおよび前記第１ＮＭＯＳプログラミングトランジスタの前記ソース、ドレイン、およびバルク領域電極を前記禁止電圧に設定すること、
前記ＮＶＭセルアレイ内のプログラムするために選択される各ＮＶＭセル毎に、予め選択されるプログラミング時間中、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の制御電圧に傾斜減少させながら、前記予め選択されるプログラミング時間中、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記正の基準電圧から所定の負の消去電圧に傾斜減少させること、
前記ＮＶＭセルアレイ内のプログラムするために選択される各ＮＶＭセル毎に、前記予め選択されるプログラミング時間の終わりに、前記第４ＮＭＯＳ制御トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の制御電圧から前記正の基準電圧に傾斜増加させながら、前記第３ＮＭＯＳ消去トランジスタの前記相互接続されるソース、ドレイン、およびバルク領域電極を前記所定の負の消去電圧から前記正の基準電圧に傾斜増加させること、および、
前記ＮＶＭセルアレイ内の各ＮＶＭセル毎に、前記第１、第３、および第４のＮＭＯＳトランジスタの前記ソース、ドレイン、バルク領域、およびゲート電極を前記正の基準電圧に戻しながら、前記第２ＮＭＯＳ読み出しトランジスタの前記ソース、ドレイン、およびバルク領域電極を前記禁止電圧に設定すること、
を含む、方法。

【請求項4】

請求項３に記載の方法であって、前記禁止電圧が０Ｖである、方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は集積回路メモリデバイスに関し、詳細には、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングを利用する全ＮＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セルに関する。

【0002】

本発明は集積回路メモリデバイスに関し、詳細には、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングを利用する全ＮＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セルに関する。

【背景技術】

【0003】

２００７年１月１６日に本願と同一出願人であるポプレバインらに付与された米国特許第７，１６４，６０６号は、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングを利用する全ＰＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セルを開示している。

【0004】

図１を参照すると、米国特許第７，１６４，６０６号に開示されているように、ストレージノードＰ_ｓに共通接続されるフローティングゲート電極を有する全ＰＭＯＳ−４トランジスタＮＶＭセル１００を含むＮＶＭアレイを、アレイ内のプログラムしようとする各ＮＶＭ毎にプログラムする方法に従って、セルのすべての電極が接地される。次いで、禁止電圧Ｖ_ｎが、セルの読み出しトランジスタＰ_ｒのバルク接続されるソース電極Ｖ_ｒと、セルの消去トランジスタＰ_ｅの共通接続されるドレイン、バルク領域、およびソース電極Ｖ_ｅと、読み出しトランジスタＰ_ｒのドレイン電極Ｄ_ｒとに印加される。セルのプログラミングトランジスタＰ_ｗのソース電極Ｖ_ｐおよびドレイン電極Ｄ_ｐは接地される。プログラミングトランジスタＰ_ｗのバルク領域電極Ｖ_ｎｗに印加される電圧は任意選択であり、接地することもできるし、禁止電圧Ｖ_ｎに維持することもできる。アレイ内のプログラムするように選択されないすべてのＮＶＭセルについて、禁止電圧Ｖ_ｎがＶ_ｒ、Ｖ_ｅ、およびＤ_ｒ電極に印加され、Ｖ_ｐ、Ｄ_ｐ、およびＶ_ｎｗ電極にも印加される。次いで、プログラムしようとするセルについては、セルの制御トランジスタＰ_ｃの制御電圧Ｖ_ｃが、プログラミング時間Ｔ_ｐｒｏｇに０Ｖから最大プログラミング電圧Ｖ_ｃｍａｘに掃引される。次いで、制御電圧Ｖ_ｃが、最大プログラミング電圧Ｖ_ｃｍａｘから０Ｖに傾斜減少される。次いで、セルのすべての電極および禁止電圧Ｖ_ｎが接地に戻される。

【0005】

米国特許第７，１６４，６０６号に詳細に記載されているように、その中で開示される全ＰＭＯＳ−４トランジスタＮＶＭセルは、プログラミング用の逆ファウラー・ノルドハイム・トンネルリングに依存している。つまり、全ＰＭＯＳ−ＮＶＭセルのプログラミングトランジスタのフローティングゲート電極と、プログラミングトランジスタのドレイン、ソース、およびバルク領域電極との間の電位差が、トンネルリング閾値電圧を超えるとき、ドレインおよびソース電極からフローティングゲートまで電子がトンネルし、フローティングゲートを負に帯電させる。

【0006】

ここで米国特許第７，１６４，６０６号を参照によりその全体を本明細書に組み込み、本発明に関する背景情報を提供する。

【0007】

米国特許第７，１６４，６０６号に開示される全ＰＭＯＳ−４トランジスタＮＶＭセルのプログラミング技術は、高電流電力源を必要とせずにセルアレイ内の多数のセルを同時にプログラムし得る低電流消費と、簡単なプログラムシーケンスという利点をともに提供するものである。しかし、４トランジスタＰＭＯＳ−ＮＶＭセルは、ｎエピタキシャルシリコンを成長させてすべてのＮウェルを一緒に短絡させるか、各Ｎウェルが個々のＮ＋、Ｐ＋、またはトレンチ保護リングによって囲まれる必要があり、フローティングポリシリコンゲートが保護リングと交差する場合に電荷が失われる、ある種の集積回路製造プロセスでは使用することができない。

【0008】

そのため、全ＰＭＯＳ−４トランジスタＮＶＭセルが可能でないプロセスで使用することができ、全ＰＭＯＳ−４トランジスタセルの利点が維持されるＮＶＭセル設計が必要とされている。

【発明の概要】

【0009】

本発明は、複数の全ＮＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セルを含むＮＶＭセルアレイをプログラムする方法を提供する。ＮＶＭセルアレイ内の全ＮＭＯＳ−ＮＶＭセルはそれぞれ、ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第１ＮＭＯＳプログラミングトランジスタ、ドレイン電極と、バルク領域電極と、ソース電極と、共通ストレージノードに接続されるゲート電極とを有する第２ＮＭＯＳ読み出しトランジスタ、共通接続されるソース、ドレイン、およびバルク領域電極と、共通ストレージノードに接続されるゲート電極とを有する第３ＮＭＯＳ消去トランジスタ、および共通接続されるソース、ドレイン、およびバルク領域電極と、共通ストレージノードに接続されるゲート電極とを有する第４ＮＭＯＳ制御トランジスタを含む。このプログラミング方法は、アレイ内の各ＮＶＭセル毎に、第１、第２、第３、および第４のＮＭＯＳトランジスタのソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧に設定することと、アレイ内のプログラムするために選択される各ＮＶＭセル毎に、第２ＮＭＯＳ読み出しトランジスタのソース、ドレイン、およびバルク領域電極に禁止電圧を印加しながら、第１ＮＭＯＳプログラミングトランジスタのソースおよびドレイン電極を正の基準電圧に設定し、第１ＮＭＯＳプログラミングトランジスタのバルク領域電極を正の基準電圧または禁止電圧に維持することと、ＮＶＭセルアレイ内のプログラムするように選択されない各ＮＶＭセル毎に、第２ＮＭＯＳ読み出しトランジスタおよび第１ＮＭＯＳプログラミングトランジスタのソース、ドレイン、およびバルク領域電極を禁止電圧に設定することと、アレイ内のプログラムするように選択される各ＮＶＭセル毎に、予め選択されるプログラミング時間中、第４ＮＭＯＳ制御トランジスタの相互接続されるソース、ドレイン、およびバルク領域電極を正の基準電圧から最小制御電圧に傾斜減少させながら、予め選択されるプログラミング時間中、第３ＮＭＯＳ消去トランジスタの相互接続されるソース、ドレイン、およびバルク領域電極を正の基準電圧から最小消去電圧に傾斜減少させることと、アレイ内のプログラムするために選択される各ＮＶＭセル毎に、予め選択されるプログラミング時間の終わりに、第４ＮＭＯＳ制御トランジスタの相互接続されるソース、ドレイン、およびバルク領域電極を最小制御電圧から正の基準電圧に傾斜増加させながら、第３ＮＭＯＳ消去トランジスタの相互接続されるソース、ドレイン、およびバルク領域電極を最小消去電圧から正の基準電圧に傾斜増加させることと、アレイ内のプログラムするように選択される各ＮＶＭセル毎に、第１、第３、および第４のＮＭＯＳトランジスタのソース、ドレイン電極、およびゲート電極を正の基準電圧に戻しながら、第２ＮＭＯＳ読み出しトランジスタのソース、ドレイン、およびバルク領域電極を禁止電圧に設定することとを含む。

【0010】

本発明の様々な態様の特徴および利点は、本発明の以下の詳細な説明および本発明の概念を利用する例示実施形態を示す添付の図面を考慮すればよりよく理解されよう。

【図面の簡単な説明】

【0011】

【図1】全ＰＭＯＳ−４トランジスタＮＶＭセルを示す概略図である。

【0012】

【図2】本発明の概念に従った全ＮＭＯＳ−４トランジスタＮＶＭセルの実施形態を示す概略図である。

【0013】

【図3】ＮＶＭセルアレイに組み込まれるように適合される図２のＮＶＭセルの実施形態を示す概略図である。

【0014】

【図3A】ＮＶＭセルアレイに組み込まれるように適合される図２のＮＶＭセルの代替実施形態を示す概略図である。

【0015】

【図4】図３および図３Ａに示すタイプの複数の適合されたＮＶＭセルを含むＮＶＭセルアレイの実施形態を示す概略図である。

【0016】

【図5】図１の全ＰＭＯＳ−４トランジスタＮＶＭセルを示す断面図である。

【0017】

【図6】本発明の概念に従った全ＮＭＯＳ−ＮＶＭセルの図２の実施形態を示す断面図である。

【発明を実施するための形態】

【0018】

図２は、共通ストレージノードＮ_ｓに接続される４つのＮＭＯＳトランジスタを含む全ＮＭＯＳ−４トランジスタ不揮発性メモリ（ＮＶＭ）セル２００を示す。以下により詳細に説明するように、これら４つのＮＶＭセルの機能であるプログラミング（または書き込み）、読み出し、消去、および制御の機能毎に１つのＮＭＯＳトランジスタが提供される。

【0019】

ＮＶＭセル２００のプログラミング機能は、ソースプログラミング電圧Ｖ_ｐを受け取るソース電極と、ドレインプログラミング電圧Ｄ_ｐを受け取るドレイン電極と、バルクプログラミング電圧Ｖ_ｐｗｐを受け取るバルク領域電極とを有する第１ＮＭＯＳプログラミングトランジスタＮ_ｗによって制御される。プログラミングトランジスタＮ_ｗのゲート電極は、共通ストレージノードＮ_ｓに接続される。

【0020】

ＮＶＭセル２００の読み出し機能は、ソース読み出し電圧Ｖ_ｒを受け取るソース電極と、ドレイン読み出し電圧Ｄ_ｒを受け取るドレイン電極と、バルク読み出し電圧Ｖ_ｐｗｒを受け取るバルク領域電極とを有する第２ＮＭＯＳ読み出しトランジスタＮ_ｒによって制御される。読み出しトランジスタＮ_ｒのゲート電極は、共通ストレージノードＮ_ｓに接続される。

【0021】

ＮＶＭセル２００の消去機能は、相互接続され、消去電圧Ｖ_ｅが印加される、ソース、ドレイン、およびバルク領域電極を有する第３ＮＭＯＳ消去トランジスタＮ_ｅによって制御される。消去トランジスタＮ_ｅのゲート電極は、共通ストレージノードＮｓに接続される。

【0022】

ＮＶＭセル２００の制御機能は、相互接続され、制御電圧Ｖ_ｃが印加される、ソース、ドレイン、およびバルク領域電極を有する第４ＮＭＯＳ制御トランジスタＮ_ｃによって制御される。制御トランジスタＮ_ｃのゲート電極は、共通ストレージノードＮｓに接続される。

【0023】

先に参照した米国特許第７，１６４，６０６号は、逆ファウラー・ノルドハイム・トンネルリング・プログラミング技術が全ＰＭＯＳ−４トランジスタＮＶＭセルならびにプログラミング、消去、および読み出し動作のシーケンスにどのように機能するかを詳細に記載している。本発明の全ＮＭＯＳ−４トランジスタＮＶＭセル２００に対するプログラミング、消去、および読み出し動作は、全ＰＭＯＳセルに対するこれらの動作と相補的である。つまり、プログラミング、消去、および読み出しシーケンスは同じで、電圧の極性が異なる。全ＰＭＯＳセルの場合、回路基準電圧は０Ｖであり、全ＮＭＯＳセルでは、基準電圧が正（Ｖ_ＤＤ）である。全ＰＭＯＳセルの場合、禁止電圧Ｖ_ｎは正電圧であり、全ＮＭＯＳセルの場合、禁止電圧Ｖ_ｎは０Ｖである。全ＰＭＯＳセルの場合、制御電圧Ｖ_ｃおよび消去電圧Ｖ_ｅはそれぞれ正電圧Ｖ_ｃｍａｘおよびＶ_ｅｍａｘであり、全ＮＭＯＳセルでは、制御電圧Ｖ_ｃおよび消去電圧Ｖ_ｅはそれぞれ負電圧Ｖ_ｃｍｉｎおよびＶ_ｅｍｉｎである。

【0024】

図２を参照すると、全ＮＭＯＳ−４トランジスタＮＶＭセル２００をプログラムするには、第１ＮＭＯＳプログラミングトランジスタＮ_ｗ、第２ＮＭＯＳ読み出しトランジスタＮ_ｒ、第３ＮＭＯＳ消去トランジスタＮ_ｅ、および第４ＮＭＯＳ制御トランジスタＮ_ｃのソース、ドレイン、バルク領域、およびゲート電極がいずれも正の基準電圧Ｖ_ＤＤに初期設定される。禁止電圧Ｖ_ｎ（０Ｖ）が、第２ＮＭＯＳ読み出しトランジスタＮ_ｒのソース、ドレイン、およびバルク領域電極に印加されながら、第１ＮＭＯＳプログラミングトランジスタＮ_ｗのソースおよびドレイン電極が正の基準電圧Ｖ_ＤＤに設定され、第１ＮＭＯＳプログラミングトランジスタＮ_ｗのバルク領域電極が正の基準電圧Ｖ_ＤＤまたは禁止電圧Ｖ_ｎ（０Ｖ）に維持される。次いで、第４ＮＭＯＳ制御トランジスタＮ_ｃの相互接続されるソース、ドレイン、およびバルク領域電極が、プログラミング時間Ｔ_ｐｒｏｇ中、正の基準電圧Ｖ_ＤＤから負の最小制御電圧Ｖ_ｃｍｉｎに傾斜減少されながら、プログラミング時間Ｔ_ｐｒｏｇ中、第３ＮＭＯＳ消去トランジスタＮ_ｅの相互接続されるソース、ドレイン、およびバルク領域電極が、正の基準電圧Ｖ_ＤＤから負の最小消去電圧Ｖ_ｅｍｉｎに傾斜減少される。プログラミング時間Ｔ_ｐｒｏｇの終わりに、第４ＮＭＯＳ制御トランジスタＮ_ｃの相互接続されるソース、ドレイン、およびバルク領域電極が、負の最小制御電圧Ｖ_ｃｍｉｎから正の基準電圧に傾斜増加されながら、第３ＮＭＯＳ消去トランジスタＮ_ｅの相互接続されるソース、ドレイン、およびバルク領域電極が、負の最小消去電圧Ｖ_ｅｍｉｎから正の基準電圧Ｖ_ＤＤに傾斜増加される。次いで、第１、第３、および第４のＮＭＯＳトランジスタのソース、ドレイン、およびバルク領域電極が正の基準電圧Ｖ_ＤＤに戻されながら、第２ＮＭＯＳ読み出しトランジスタＮ_ｒのソース、ドレイン、およびバルク領域電極が禁止電圧Ｖ_ｎ（０Ｖ）に設定される。

【0025】

図３は、ＮＶＭセルアレイ内でのＮＶＭセル２００の使用を容易にするための付加的なＮチャネルパストランジスタＮ１およびＮ２を含むように適合される全ＮＭＯＳ−４トランジスタＮＶＭセル２００を示す。例えば、共通ストレージノードＮ_ｓからデータを読み出すために、ＮチャネルパストランジスタＮ１が、読み出しワード線ノードＲＷＬを論理ハイにし、読み出しビット線ノードＲＢＬの電流を感知することによって使用される。共通ストレージノードＮ_ｓに対してデータをプログラムするために、ＮチャネルパストランジスタＮ２が、プログラムワード線ノードＰＷＬを論理ハイにし、プログラムビット線ノードＰＢＬを論理ハイにしてプログラムしようとするセルのプログラミングトランジスタソースノードＶ_ｐで論理ハイを得ることによって（または、ノードＰＢＬを論理ローにしてソースノードＶ_ｐで論理ローを得て消去段階にセルを保つことによって）使用される。図３の破線円は、相互接続され、正の基準電圧Ｖ_ＤＤまたは禁止電圧０Ｖに設定し得る、ソースおよびドレインならびにバルク領域電極を備えたプログラミングトランジスタＮ_ｐを利用する相互接続されるソース、ドレイン、およびバルク領域電極を備えたプログラミングトランジスタＮ_ｐの可能な代替実施形態を示す。

【0026】

図３Ａは、図３の適合されたＮＶＭセルの代替実施形態を示す。図３Ａの適合されたセルの様態はいずれも、プログラミングトランジスタＮ_ｗの構成を除き図３の適合されたセルの態様と同じである。図３Ａは、ソース電極と、共通接続されるドレインおよびバルク領域電極と、共通ストレージノードＮ_ｓに接続されるゲート電極とを有するプログラミングトランジスタＮ_ｗを示す。図３Ａの破線円は、プログラミングトランジスタＮ_ｗが、独立したソース、ドレイン、およびバルク領域電極ならびに共通ストレージノードＮ_ｓに接続されるゲート電極を有する別の可能な代替実施形態を示す。

【0027】

こうすると、プログラミングトランジスタＮ_ｗに対する可能なバイアスの組合せは以下のようになる。
１）Ｖ_ｐ＝Ｖ_ＤＤ、Ｄ_ｐ＝Ｖ_ＤＤ、Ｖ_ｐｗｐ＝Ｖ_ＤＤ（図３）
２）Ｖ_ｐ＝Ｖ_ＤＤ、Ｄ_ｐ＝Ｖ_ＤＤ、Ｖ_ｐｗｐ＝Ｖ_ＳＳ（図３の代替）
３）Ｖ_ｐ＝Ｖ_ＤＤ、Ｄ_ｐ＝フローティング、Ｖ_ｐｗｐ＝Ｖ_ＤＤ（図３Ａ）
４）Ｖｐ＝Ｖ_ＤＤ、Ｄ_ｐ＝フローティング、Ｖ_ｐｗｐ＝Ｖ_ＳＳ（図３Ａの代替）
トランジスタの観点から、ソースとドレインが交換可能であり、そのため、機能の観点から、Ｖ_ｐ＝Ｖ_ＤＤ、Ｄ_ｐフローティングはＶ_ｐフローティングに等しく、Ｄ_ｐ＝Ｖ_ＤＤであることが当業者には理解されよう。

【0028】

図４は、ＮＶＭセルアレイ４００に組み込まれた、図３および図３Ａに示すタイプのものとし得る複数のＮＶＭセル２００を示す。消去電圧Ｖ_ｅおよび制御電圧Ｖ_ｃが、アレイ４００内の各ＮＶＭセルに直接印加される。高電圧スイッチや他のサポート回路がなければ、アレイ４００から外部または内部の電圧および信号源に、かつ信号の到達点まで、極めて簡略化された接続がなされる。上述したように、プログラム電圧Ｖ_ｐは、ＮチャネルパストランジスタＮ２（図３、図３Ａ）を介して各セルに個々に供給されて、セルがプログラムされるか、あるいは、消去段階に維持される。

【0029】

消去モードの間、アレイ４００の読み出しワード線（ＲＷＬ）およびプログラムワード線（ＰＷＬ）はすべて論理ローであり、消去電圧Ｖ_ｅが印加され、アレイ４００の回路の残りの線は正の基準電圧Ｖ_ＤＤに保たれる。

【0030】

プログラミングモードの間、アレイ４００の読み出しワード線（ＲＷＬ）はすべて論理ローであり、プログラムワード線の１本、例えば、ＰＷＬ（０）が論理ハイとなるが、残りのプログラムワード線ＰＷＬ（１）〜ＰＷＬ（Ｎ−１）は論理ローとなる。アレイ４００内の特定のセルをプログラムするため、対応するプログラムビット線、例えば、ＰＢＬ（０）を論理ハイにし、アレイ４００内の残りのセルを消去段階に保つため、対応するプログラムビット線ＰＢＬを論理ローにする。次いで、制御電圧Ｖ_ｃおよび消去電圧Ｖ_ｅをともにアレイ４００内のすべてのセルに印加し、残りの信号線を正の基準電圧Ｖ_ＤＤに設定する。

【0031】

読み出しモードの間、アレイ４００内のすべてのプログラムワード線（ＰＷＬ）は論理ローであり、読み出しワード線の１本、例えば、ＲＷＬ（０）が論理ハイとなるが、アレイ４００内の残りの読み出しワード線ＲＷＬ（０）〜ＲＷＬ（Ｎ−１）は論理ローとなる。読み出しビット線ＲＢＬ（０）〜ＲＷＬ（Ｍ−１）のそれぞれにおいて、アレイ内のプログラム済みの対応する各セル毎に高電流または高電圧が受け取られ、消去済みの対応する各セル毎に低電流または低電圧が受け取られる。

【0032】

図２、図３、図３Ａ、および図４を参照して、アレイ４００内の全ＮＭＯＳセル用のプログラミング、消去、および読み出しシーケンスの概要を以下に示す。

【0033】

プログラムシーケンス
第１ＮＭＯＳプログラミングトランジスタＮ_ｗ、第２ＮＭＯＳ読み出しトランジスタＮ_ｒ、第３ＮＭＯＳ消去トランジスタＮ_ｅ、および第４ＮＭＯＳ制御トランジスタＮ_ｃのソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧（Ｖ_ＤＤ）に設定する。ＮＶＭセルアレイ４００内のプログラムするために選択された各ＮＶＭセル毎に、読み出しトランジスタＮ_ｒのソース、ドレイン、およびバルク領域電極に禁止電圧（０Ｖ）を印加しながら、プログラミングトランジスタＮ_ｗのソースおよびドレイン電極を正の基準電圧に設定し、プログラミングトランジスタのバルク領域電極を正の基準電圧（Ｖ_ＤＤ）または禁止電圧（０Ｖ）に維持する。ＮＶＭセルアレイ４００内のプログラムするように選択されない各ＮＶＭセル毎に、読み出しトランジスタおよびプログラミングトランジスタＮ_ｗのソース、ドレイン、およびバルク領域電極を禁止電圧（０Ｖ）に設定する。予め選択されるプログラミング時間Ｔ_ｐｒｏｇ中、制御トランジスタＮ_ｃの相互接続されるソース、ドレイン、およびバルク領域電極を正の電源電圧（Ｖ_ＤＤ）から所定の負の制御電圧Ｖ_ｃｍｉｎに傾斜減少させながら、予め選択されるプログラミング時間Ｔ_ｐｒｏｇ中、消去トランジスタＮ_ｅの相互接続されるソース、ドレイン、およびバルク領域電極を所定の負の消去電圧Ｖ_ｅｍｉｎに傾斜減少させる。ＮＶＭセルアレイ４００内のプログラムするために選択される各ＮＶＭセル毎に、予め選択されるプログラミング時間Ｔ_ｐｒｏｇの終わりに、制御トランジスタＮ_ｃの相互接続されるソース、ドレイン、およびバルク領域電極を所定の負の制御電圧Ｖ_ｃｍｉｎから正の基準電圧（Ｖ_ＤＤ）に傾斜増加させながら、消去トランジスタＮ_ｅの相互接続されるソース、ドレイン、およびバルク領域電極を所定の負の消去電圧Ｖ_ｅｍｉｎから正の基準電圧（Ｖ_ＤＤ）に傾斜増加させる。ＮＶＭセルアレイ内の各ＮＶＭセル毎に、プログラミングトランジスタＮ_ｗ、消去トランジスタＮ_ｃ、および制御トランジスタＮ_ｃのソース、ドレイン、バルク領域、およびゲート電極を正の基準電圧（Ｖ_ＤＤ）に戻しながら、読み出しトランジスタＮ_ｒのソース、ドレイン、およびバルク領域電極を禁止電圧（０Ｖ）に設定する。

【0034】

消去シーケンス
アレイ４００内の消去しようとする各ＮＶＭセル毎に、予め選択される消去時間Ｔ_{ｅｒａｓｅ}中、消去電圧電極Ｖ_ｅを正の基準電圧（Ｖ_ＤＤ）から所定の負の消去電圧Ｖ_ｅｍｉｎに傾斜減少させ、次いで、消去電圧電極Ｖ_ｅを負の消去電圧Ｖ_ｅｍｉｎから正の基準電圧（Ｖ_ＤＤ）に傾斜増加させて戻す。消去しようとするセル内の他のすべての電極を正の基準電圧（Ｖ_ＤＤ）に設定する。

【0035】

読み出しシーケンス
アレイ４００内の読み出そうとする各ＮＶＭセル毎に、読み出し電圧電極Ｖ_ｒを約１Ｖに設定し、読み出しトランジスタＮ_ｒのドレインおよびバルク領域電極を０Ｖ（例えば、プログラムされたセルへの外乱を阻止しながら、セルの電流を読み出すことができるのに十分な電圧）に設定する。読み出そうとするセル内のすべての他の電極を正の基準電圧（Ｖ_ＤＤ）に設定する。

【0036】

プログラミング、消去、および読み出しシーケンスに利用する電圧レベルは、ＮＶＭセルのＮＭＯＳトランジスタで使用するゲート酸化物の厚さに依存することが当業者には理解されよう。例えば、ゲート酸化物の厚さが８０Åの場合、Ｖ_ＤＤ＝３．３Ｖ、Ｖ_ｃｍｉｎ＝Ｖ_ｅｍｉｎ＝−６．７Ｖ、Ｔ_ｐｒｏｇ＝Ｔ_{ｅｒａｓｅ}＝２０〜５０ｍｓである。ゲート酸化物の厚さが１２０Åの場合、Ｖ_ＤＤ＝５Ｖ、Ｖ_ｃｍｉｎ＝Ｖ_ｅｍｉｎ＝−１１Ｖである。

【0037】

図５および図６はそれぞれ、図１の全ＰＭＯＳ−４トランジスタＮＶＭセルおよび図２の全ＮＭＯＳ−ＮＶＭセルの断面図を示す。図６に示すように、全ＮＭＯＳ−ＮＶＭセルは、アイソレートされたＰウェル（ＰＷＥＬＬ）を利用する。その結果、全ＰＭＯＳセルに比べてセル面積が小さくなるが、これは、Ｐ基板内で、分離されるＰウェル間の間隔（最小Ｎウェル幅を表す）が、分離されるＮウェル間の間隔よりも小さいためである。

【0038】

ここで説明した本発明の特定の実施形態は例として提供されたものであり、当業者なら、添付の特許請求の範囲が示す本発明およびその均等物の範囲から逸脱することなく、他の改変も想起するであろうことを理解されたい。

【図1】

【図2】

【図3】

【図3A】

【図4】

【図5】

【図6】