特許 5654196 ＤＬＬ回路ユニット及び半導体メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5654196

(24)【登録日】2014年11月28日

(45)【発行日】2015年1月14日

(54)【発明の名称】ＤＬＬ回路ユニット及び半導体メモリ

(51)【国際特許分類】

   G11C 11/407 20060101AFI20141218BHJP

   G11C 11/4076 20060101ALI20141218BHJP

   H03K 23/00 20060101ALI20141218BHJP

【ＦＩ】

   G11C11/34 362S

   G11C11/34 354C

   H03K23/00 D

【請求項の数】16

【全頁数】17

(21)【出願番号】特願2008-133923(P2008-133923)

(22)【出願日】2008年5月22日

(65)【公開番号】特開2009-283065(P2009-283065A)

(43)【公開日】2009年12月3日

【審査請求日】2011年3月2日

(73)【特許権者】

【識別番号】513192281

【氏名又は名称】ピーエスフォー ルクスコ エスエイアールエル

【氏名又は名称原語表記】ＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ．

(74)【代理人】

【識別番号】100077838

【弁理士】

【氏名又は名称】池田 憲保

(74)【代理人】

【識別番号】100082924

【弁理士】

【氏名又は名称】福田 修一

(74)【代理人】

【識別番号】100129023

【弁理士】

【氏名又は名称】佐々木 敬

(72)【発明者】

【氏名】水兼 良雄

(72)【発明者】

【氏名】藤澤 宏樹

【審査官】 後藤 彰

(56)【参考文献】

【文献】 特開２００５−２２８４２６（ＪＰ，Ａ）

【文献】 特開２０００−０２１１６５（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １１／４０７

Ｇ１１Ｃ １１／４０７６

Ｈ０３Ｋ ２３／００

(57)【特許請求の範囲】

【請求項1】

外部から入力される入力クロック信号に基づき内部クロック信号を生成するＤＬＬ回路と、
前記入力クロック信号に基づき第１のクロック信号を生成するクロック生成回路と、
前記ＤＬＬ回路が不動作状態から動作状態となるまでの始動期間を得るために、前記クロック生成回路から供給される前記第１のクロック信号をカウントし、前記始動期間中は前記内部クロック信号を非活性化するＤＬＬ出力制御信号を出力するカウンタ回路と、
を有し、
前記第１のクロック信号の活性化及び非活性化が前記カウンタ回路から出力されるクロック生成制御信号を用いて制御されることを特徴とするＤＬＬ回路ユニット。

【請求項2】

前記第１のクロック信号が前記クロック生成制御信号に基づき間欠的に活性化されることを特徴とする請求項１に記載のＤＬＬ回路ユニット。

【請求項3】

前記第１のクロック信号が、前記始動期間と前記始動期間に連続する所定の期間のみ活性化することを特徴とする請求項１又は２に記載のＤＬＬ回路ユニット。

【請求項4】

前記所定の期間は、前記ＤＬＬ出力制御信号が前記内部クロック信号の非活性化を示す論理レベルから前記内部クロック信号の活性化を示す論理レベルへ遷移した後、前記クロック生成制御信号が前記第１のクロック信号の活性化を示す論理レベルから前記第１のクロック信号の非活性化を示す論理レベルへ遷移するまでの期間であることを特徴とする請求項３に記載のＤＬＬ回路ユニット。

【請求項5】

前記カウンタ回路が、縦続接続された複数のフリップフロップ回路を有し、
前記ＤＬＬ出力制御信号が前記縦続接続された複数のフリップフロップ回路の中間段のフリップフロップ回路から出力され、
前記クロック生成制御信号が前記縦続接続された複数のフリップフロップ回路の最終段のフリップフロップ回路から出力されることを特徴とする請求項１乃至４のいずれか一項に記載のＤＬＬ回路ユニット。

【請求項6】

外部から入力される第１の制御信号と前記カウンタ回路が搭載された半導体記憶装置の状態を示す半導体記憶装置状態信号とを受けて前記ＤＬＬ回路の前記不動作状態又は前記動作状態を判定し、該判定の結果を示すＤＬＬ状態信号を前記クロック生成回路に出力する判定回路を有し、
前記第１のクロック信号の活性化が前記クロック生成制御信号と前記ＤＬＬ状態信号とを用いて制御されることを特徴とする請求項１乃至５のいずれか一項に記載のＤＬＬ回路ユニット。

【請求項7】

前記第１の制御信号が、前記半導体記憶装置のパワーダウンモードを制御する信号であり、
前記半導体記憶装置状態信号が、前記半導体記憶装置のIdle状態を示すＩＤＬＥ信号又はリフレッシュ動作状態を示すＲＥＦ信号であることを特徴とする請求項６に記載のＤＬＬ回路ユニット。

【請求項8】

前記判定回路は、前記第１の制御信号が前記パワーダウンモードを示す論理レベルであり、且つ、前記半導体記憶装置状態信号が前記Idle状態又は前記リフレッシュ状態を示す論理レベルである場合に、前記ＤＬＬ回路を前記不動作状態と判定することを特徴とする請求項７に記載のＤＬＬ回路ユニット。

【請求項9】

前記ＤＬＬ状態信号は、前記ＤＬＬ回路の不動作状態を第１の論理レベルで示し前記ＤＬＬ回路の動作状態を第２の論理レベルで示し、
前記判定回路は、前記半導体記憶装置について予め規定されたパワーダウンエントリーからパワーダウンイグジットまでの期間よりも長く、前記ＤＬＬ状態信号を前記第１の論理レベルに保持するように構成されることを特徴とする請求項６乃至８のいずれか一項に記載のＤＬＬ回路ユニット。

【請求項10】

前記第１の制御信号から第１の内部制御信号を生成し、前記判定回路が、前記第１の内部制御信号と前記第１の内部制御信号を所定量遅延させた第２の内部制御信号との否定論理和をとるＮＯＲ回路を有することを特徴とする請求項６乃至９のいずれか一項に記載のＤＬＬ回路ユニット。

【請求項11】

前記クロック生成回路は、前記クロック生成制御信号と特定のコマンドとを受けて論理演算を行う論理回路を備え、前記論理回路の演算結果を参照して前記第１のクロック信号を間欠的に前記カウンタ回路に供給することを特徴とする請求項１乃至１０のいずれか一項に記載のＤＬＬ回路ユニット。

【請求項12】

請求項１〜１１のいずれかに記載のＤＬＬ回路ユニットを有することを特徴とする半導体チップ。

【請求項13】

請求項１２記載の半導体チップを有することを特徴とする半導体パッケージ。

【請求項14】

請求項１２記載の半導体チップを有することを特徴とする半導体メモリ。

【請求項15】

請求項１４記載の半導体メモリを有することを特徴とするコンピュータ。

【請求項16】

請求項１〜１１のいずれかの記載のＤＬＬ回路ユニットを用い、前記第１のクロック信号を前記クロック生成制御信号に基づき間欠的に活性化させることを特徴とするカウンタ回路の制御方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＤＬＬ回路を実装したＤＲＡＭチップのような半導体メモリに用いられるカウンタ回路ユニットに関する。

【背景技術】

【0002】

ＤＤＲ−ＳＤＲＡＭ（Double Data Rate − Synchronous Dynamic Random Access Memory）では、メモリ内部の動作遅延を最小限に抑えるため、外部クロック信号に同期した内部クロック信号を生成するＤＬＬ(Delay Locked Loop)が用いられている。

【0003】

ＤＬＬ回路は、オンしてから安定した内部クロック信号を出力できるようになるまで所定の期間（以下「始動期間」という）を要する。

【0004】

即ち、ＤＬＬ回路は、不動作状態から動作状態となるまで、始動期間を要する。

【0005】

例えば、特許文献１には、ＤＬＬ回路が安定動作するまでの期間、例えばtXPDLL（Slow Precharge Power Down ExitからRead若しくは同期モードＯＤＴコマンドが入力可能となる期間）をカウントするカウンタ回路を有し、当該期間中はＤＬＬ回路をマスクするカウンタ回路を有する半導体装置が記載されている（特許文献１）。

【0006】

【特許文献1】特開２００７−１１５３６６号公報

【発明の開示】

【発明が解決しようとする課題】

【0007】

しかしながら、特許文献１のような回路ではカウンタ回路を常時動作させていたため、回路の省電力化という観点からはさらなる改良の余地があった。

【0008】

本発明は、上記の問題に鑑みてなされたものであり、その目的は正常動作まで、始動期間を要するＤＬＬ回路等を制御するクロック回路ユニットを提供することにある。

【課題を解決するための手段】

【0009】

前述した目的を達成するために、本発明の態様によれば、外部から入力される入力クロック信号に基づき内部クロック信号を生成するＤＬＬ回路と、前記入力クロック信号に基づき第１のクロック信号を生成するクロック生成回路と、前記ＤＬＬ回路が不動作状態から動作状態となるまでの始動期間を得るために、前記クロック生成回路から供給される前記第１のクロック信号をカウントし、前記始動期間中は前記内部クロック信号を非活性化するＤＬＬ出力制御信号を出力するカウンタ回路と、を有し、前記第１のクロック信号の活性化及び非活性化が前記カウンタ回路から出力されるクロック生成制御信号を用いて制御されることを特徴とするカウンタ回路ユニットが得られる。

【0010】

具体的には、ＤＬＬ回路を有する半導体チップにおいて、前記ＤＬＬ回路が始動するまでの所定の期間、前記ＤＬＬ回路をマスクするカウンタ回路であって、前記所定の期間をカウントする始動期間カウンタ回路と、前記始動期間カウンタ回路に接続され、前記カウンタ回路用のクロックを生成するクロック生成回路と、を有し、前記クロック生成回路を前記始動期間カウンタ回路の出力信号を用いて制御するように構成したことを特徴とするカウンタ回路を含む半導体チップが得られる。

【発明の効果】

【0011】

本発明によれば、ＤＬＬ回路制御用カウンタ回路をクロック生成回路により間欠的に動作させることにより、省電力化が図れるカウンタ回路ユニットを提供することができる。

【発明を実施するための最良の形態】

【0012】

以下、図面に基づいて本発明に好適な実施例を詳細に説明する。

【0013】

まず、図１を参照して、本発明のカウンタ回路ユニット１とＤＬＬ回路５を含むＤＬＬ回路ユニット３の概略構成を説明する。

【0014】

図１に示すように、ＤＬＬ回路ユニット３は、クロックイネーブル信号ＣＫＥがアサートされているときにクロック信号ＣＫ（入力クロック信号）に対応する内部クロック信号ＬｏＣＬＫを生成するＤＬＬ回路５と、ＤＬＬ回路５に接続され、ＤＬＬ回路５が不動作状態（即ち第１の論理レベル、ここではＬレベル）から始動（即ち第２の論理レベル、ここではＨレベル）するまでの所定の期間、この例の場合、tXPDLL（Slow Precharge Power Down ExitからRead若しくは同期モードＯＤＴコマンドが入力可能となる期間（以下では、始動期間と呼ぶ））、ＤＬＬ回路５をマスク（つまり、内部クロック信号ＬｏＣＬＫを非活性化）するカウンタ回路ユニット１を有している。

【0015】

カウンタ回路ユニット１はtXPDLLをカウントするtXPDLLカウンタ回路９と、tXPDLLカウンタ回路９に接続され、tXPDLLカウンタ回路９用のクロックを生成するクロック生成回路１１と、ＤＬＬ回路５、tXPDLLカウンタ回路９、クロック生成回路１１に接続され、ＣＫＥ（クロックイネーブル）信号が、予め定められたコマンド信号、例えば、Slow Precharge Power Downを指示する信号か否かを判断する判定回路（ここでは、Slow Precharge Power Down判定回路）１３を備えている。また、図示されたＤＬＬ回路ユニット３は、更に、ＤＬＬ回路５およびＤＬＬカウンタ回路９に接続されたＭＵＸ（Multiplexer）回路１４を有している。なお、ＭＵＸ（Multiplexer）回路１４はセレクタとして動作する。

【0016】

次に、図２を参照して、図１に示されたカウンタ回路ユニット１を構成する各回路の詳細について説明する。

【0017】

まず、Slow Precharge Power Down判定回路１３の構成について説明する。

【0018】

図２に示すように、Slow Precharge Power Down判定回路１３はＲＥＡＤ信号、ＣＫＥ信号（第１の制御信号）が入力され、更に、ＩＤＬＥ信号（半導体記憶装置状態信号）の反転信号が入力されるＮＯＲ回路２１を有している。

【0019】

次に、tXPDLLカウンタ回路９の構成について説明する。

【0020】

tXPDLLカウンタ回路９は、初段から最終段まで縦続接続された複数のフリップフロップ回路２３ａ、２３ｂ、２３ｃ、２３ｄを有しており、最終段のフリップフロップ回路２３ｄはクロック生成回路１１に接続され、初段と最終段の間の中間フリップフロップ回路（ここでは、２３ｂ）からtXPDLLカウンタ回路出力信号ｃ（ＤＬＬ出力制御信号）がＭＵＸ回路１４（図１）に出力されている。

【0021】

この構成では、最終段のフリップフロップ回路２３ｄの出力信号ｄ（クロック生成制御信号）がクロック生成回路１１に入力されている。

【0022】

ここで、本実施例におけるｔXPDLLカウンタ回路では、ＭＵＸ回路１４へのtXPDLLカウンタ出力信号ｃをクロック生成回路へのカウンタ出力信号ｄが出力されるフリップフロップ回路よりも前段のフリップフロップ回路から出力されるように構成している。このように構成し、内部クロック信号ＬｏＣＬＫの活性化とtXPDLLカウンタクロック信号ｂの非活性化との間にタイミングマージンを設けることで、内部クロック信号ＬｏＣＬＫが活性化する前にtXPDLLカウンタクロック信号ｂが非活性化するという誤動作を防止するこができる。

【0023】

一方、初段のフリップフロップ回路２３ａには、Slow Precharge Power Down判定回路１３からの出力信号（ＤＬＬ状態信号）を反転した入力信号ａが入力され、他方、各フリップフロップ回路２３ａ、２３ｂ、２３ｃ、２３ｄには、Slow Precharge Power Down判定回路１３の出力信号が与えられている。

【0024】

更に、フリップフロップ回路２３ａ、２３ｂ、２３ｃ、２３ｄには、クロック生成回路１１からのtXPDLLカウンタクロック信号ｂが入力され、当該カウンタクロック信号ｂをカウントする。

【0025】

次に、クロック生成回路１１の構成について説明する。

【0026】

クロック生成回路１１はクロック信号ＣＫとＯＤＴ信号が入力されるＮＡＮＤ回路２５を有し、ＮＡＮＤ回路２５はフリップフロップ回路２６に接続されている。

【0027】

また、クロック生成回路１１はＯＤＴ信号の反転信号、最終段のフリップフロップ回路２３ｄからの出力信号ｄ、およびSlow Precharge Power Down判定回路１３の出力信号が入力されるＮＯＲ回路２７が設けられている。

【0028】

更に、クロック生成回路１１はフリップフロップ回路２６の出力信号およびクロック信号ＣＫが入力されるＡＮＤ回路２９が設けられている。

【0029】

ＡＮＤ回路２９はフリップフロップ回路２３ａ、２３ｂ、２３ｃ、２３ｄに対してtXPDLLカウンタクロック信号ｂ（第１のクロック信号）を出力する。

【0030】

次に、図３を参照して、図１に示されたＤＬＬ回路ユニット３の動作について説明する。

【0031】

図３に示すように、第１の実施形態に係るカウンタ回路ユニット１は、外部から入力されるＣＫＥ信号がＨからＬに遷移することで、入力信号ａ及びtXPDLLカウンタ回路出力信号ｃ、出力信号ｄが共にＨからＬに遷移し、パワーダウンモードとなる（Ｔ１）。

【0032】

ＣＫＥ信号のＬからＨへ遷移し、パワーダウンモードが解除され（即ち、Power down exitになり）、且つ、入力信号ａがＬからＨに遷移すると、tXPDLLカウンタクロック信号ｂが活性化されて、tXPDLLカウンタ回路９のカウント動作が開始される。

【0033】

上記パワーダウンモードの解除から、tXPDLLカウンタ回路９によるtXPDLLカウンタクロック信号ｂのカウント値が所定の値に達すると（Ｔｍ＋２）、出力信号ｄがＬからＨに遷移し、tXPDLLカウンタクロック信号ｂが再び非活性状態となる。

【0034】

即ち、カウンタ回路ユニット１では、tXPDLLカウンタ回路９の出力信号ｄがＬで、Slow Precharge Power Down判定回路１３からの入力信号ａがＨの期間のみ、tXPDLLカウンタクロック信号ｂを活性化させることで、所定の期間（tXPDLL期間又はｔXPDLL期間及びtXPDLL期間に連続する所定のタイミングマージン期間）以外は、tXPDLLカウンタ回路９を停止させることができる。

【0035】

そのため、tXPDLLカウンタ回路９を常時動作させていた従来の場合（例えば、特許文献２）よりも、tXPDLLカウンタ回路９の動作による消費電力を低減した半導体装置を提供することが可能となる。

【0036】

このように、第１の実施形態によれば、カウンタ回路ユニット１が、tXPDLLカウンタ回路９と、クロック生成回路１１と、Slow Precharge Power Down判定回路１３を有し、クロック生成回路１１には、tXPDLLカウンタ回路９の出力信号ｄが入力されるように構成されている。

【0037】

この構成によれば、tXPDLLカウンタ回路９の出力信号ｄがＨの場合、即ち、ＤＬＬ回路５の始動期間のみクロック生成回路１１を動作させることができ、従来よりも、tXPDLLカウンタ回路９の動作による消費電力を低減することができる。

【0038】

以上説明したように、第１の実施形態では、tXPDLLカウンタ回路９に、特定のクロック周波数を有するクロック信号ｂを出力するクロック生成回路１１を接続すると共に、当該クロック生成回路１１をtXPDLLカウンタ回路９の出力信号ｄによって制御することにより、tXPDLLカウンタ回路９を間欠的に動作させることができ、これによって、消費電力を軽減できる。

【0039】

次に、第２の実施形態に係るカウンタ回路ユニット１ａについて図４〜図１１を参照して説明する。

【0040】

なお、第２の実施形態において、第１の実施形態と同様の機能を果たす要素には同一
の番号を付し、説明を省略する。

【0041】

第２の実施形態に係るカウンタ回路ユニット１ａは、図２に示された第１の実施形態におけるSlow Precharge Power Down判定回路１３を若干修正した構成を有しているため、図４では、第２の実施形態に係るカウンタ回路ユニット１ａのSlow Precharge Power Down判定回路だけを１３ａで示している。即ち、図４に示されたSlow Precharge Power Down判定回路は、図２に示された構成に加えて、ＣＫＥ信号を遅延させる遅延素子ＤＬＹ、ＩＤＬＥ信号とＲＥＦ信号が入力されるＯＲ回路３５、及び、出力部に設けられたＮＡＮＤ回路３１を備えている。

【0042】

具体的に云えば、図４に示されたPrecharge Power Down判定回路１３ａは、ＮＯＲ回路３３、ＯＲ回路３５、ＮＯＲ回路３７に接続されたＮＡＮＤ回路３１を有し、当該ＮＡＮＤ回路３１には、これらの出力信号が入力される。

【0043】

また、ＮＡＮＤ回路３１の出力信号は出力信号ａとして、ＤＬＬ回路５、tXPDLLカウンタ回路９、クロック生成回路１１に出力されることは第１の実施形態と同様である。

【0044】

ＮＯＲ回路３３には、遅延されないＣＫＥ０（第１の内部制御信号）と、ＣＫＥ０を遅延素子ＤＬＹで遅延させた信号（第２の内部制御信号）が入力されている。

【0045】

また、ＯＲ回路３５にはＩＤＬＥ信号とＲＥＦ信号が入力されている。この結果、ＮＡＮＤ回路３１にはＩＤＬＥ信号とＲＥＦ信号の論理和出力が半導体記憶装置状態信号として入力される。

【0046】

ＮＯＲ回路３７にはＲＥＡＤ信号及びＳＥｘｉｔ信号の反転信号が入力され、当該ＮＯＲ回路３７の出力はＮＡＮＤ回路３１に与えられている。

【0047】

図６から図１１を参照して、上記構成を採用した理由について説明する。

【0048】

なお、以下の説明は本発明をＤＲＡＭに適用した場合を前提としている。

【0049】

ＤＲＡＭのパワーダウンモードには、Idle状態からの遷移であるプリチャージパワーダウンモードと、Active状態からの遷移であるアクティブパワーダウンモードの２種類のパワーダウンモードが存在する。

【0050】

従来のＤＲＡＭでは、どちらのパワーダウンモードにおいてもＤＬＬ回路５の動作は停止するように制御されていた。この場合、例えば、特許文献２では、ＤＬＬ回路５の動作停止中においてもカウンタ回路はクロックをカウントし続けている。

【0051】

しかし、近年、プリチャージパワーダウンモードとアクティブパワーダウンモードで、ＤＬＬ回路５の動作が異なるような制御方法が用いられるようになってきた。

【0052】

例えば、プリチャージパワーダウンモード時にはＤＬＬ回路５の動作を停止し、アクティブパワーダウンモード時にはＤＬＬ回路５の動作を停止しないような場合がある。

【0053】

このように、ＤＲＡＭの遷移前の状態（ステート）とコマンドとの両方に依存するようにＤＬＬ回路５の動作／停止を制御する方法では、アクティブ（ＡＣＴ）コマンドやリフレッシュ（ＲＥＦ）コマンドが入力された後に、パワーダウンモードにエントリする際に内部の状態遷移が遅れることに起因するハザードによって、ＤＬＬ回路５が誤動作する恐れが生じる。

【0054】

より具体的に、本発明におけるハザードを説明すると、本発明におけるハザードとは、例えば、図５の下段に示すように、第１の実施形態において、ｔＣＫ＜１．０ｎｓの場合の波形に記載されているように、入力信号ａにshort pulseが発生した状態を意味する。

【0055】

入力信号ａにハザード（short pulse）が発生すると、tXPDLLカウンタ回路９内のフリップ・フロップでリセット（ＲＳＴ）が不十分なものが現れ、本来は一定期間経過後にＨになるべきtXPDLLカウンタ回路９の出力信号ｄが、一定期間経過前にＨになる事態が生じることになる。

【0056】

出力信号ｄがＨになると、tXPDLLカウンタ回路９のtXPDLLカウンタクロック信号ｂが非活性化するが、出力信号ｄが一定期間経過前にＨになると、本来、tXPDLLカウンタクロック信号ｂが活性化しているべき期間でもtXPDLLカウンタクロック信号ｂが非活性となり、tXPDLLカウンタ回路９内のフリップ・フロップで本来伝わってくるべきＨの信号が、tXPDLLカウンタ回路出力信号ｃまで伝わらない。

【0057】

よって、上述のハザードが発生すると、ＤＬＬ出力信号ｆを活性化するtXPDLLカウンタ回路出力信号ｃがＨにならず、その結果、ＤＬＬ出力信号ｆが常に非活性となるという誤動作（スタック）が起こるという問題を生じる恐れがある。

【0058】

このような問題は、特に動作周波数が高周波数になるほど、その生じる確率が高くなると考えられる（例えば図５のｔＣＫ＜１．０ｎｓの場合）。

【0059】

上述のような問題を生じる場合として、例えば、以下の３通りの場合が考えられる。

【0060】

不良モードＡ：ACT to Powerdown（図６）
Idle状態においてＡＣＴコマンドが入力され、その後パワーダウンモードにエントリする場合、本来は内部状態がBank Active状態に遷移した後にパワーダウンモードに入るため、直接アクティブパワーダウンモードとなり、この際、ＤＬＬ回路５が停止することはない。

【0061】

しかし、図６に示すように、第１の実施形態において、Idle状態からBank Active状態への遷移に時間がかかりActivating中（Bank Activeと認識される前）にパワーダウンモードにエントリしてしまうと、プリチャージパワーダウンモードを経由してしまう場合がある（表１参照）。

【0062】

【表1】

【0063】

このような場合、プリチャージパワーダウンモードに入ることによって、入力信号ａにＤＬＬ回路５の動作停止を示すハザードが生じる。

【0064】

不良モードＢ：Refresh to Powerdown（図７）
Idle状態においてＲＥＦコマンドが入力されその後パワーダウンモードにエントリする場合、本来は内部状態がRefreshing状態に遷移した後にパワーダウンモードに入る。そのため、本来は直接アクティブパワーダウンモードとなり、ＲＥＦコマンドが入力されてからパワーダウンモードに入る間に、ＤＬＬ回路５が停止することはない（状態遷移３）。

【0065】

しかし、図７に示すように、第１の実施形態においてIdle状態からRefreshing状態への遷移に時間がかかり、Refreshingと認識される前にパワーダウンモードにエントリしてしまうと（状態遷移１）、プリチャージパワーダウンモードを経由してしまう場合（状態遷移２）がある（表２参照）。

【0066】

【表2】

【0067】

このような場合、プリチャージパワーダウンモードに入ることによって、入力信号ａにＤＬＬ回路５の動作停止を示すハザードが生じる。

【0068】

不良モードＣ：（図１０）
Refreshing状態においてパワーダウンモードにエントリした場合、Refreshing動作中はアクティブパワーダウンモードであり、その後所定の時間（tRFC）を経過するとRefreshing動作が終了し、自動的にプリチャージパワーダウンモードに遷移する。

【0069】

このRefreshing動作の終了と略同一のタイミングでパワーダウンモードを解除する際、本来はＤＬＬ回路５は動作し続けていなければならない。

【0070】

しかし、上述のとおり、第１の実施形態においては、自動的にプリチャージパワーダウンモードに遷移（ＲＥＦ信号が自動的にＨからＬに遷移）することで、プリチャージパワーダウンモードを経由してしまう場合がある（表３参照）。

【0071】

このように、Refreshing動作の終了と略同一のタイミングでパワーダウンモードを解除する場合、短期間の間プリチャージパワーダウンモードとなってからパワーダウンモードを解除することで、a信号にハザードが生じる。

【0072】

このような場合、プリチャージパワーダウンモードに入ることによって、入力信号ａにＤＬＬ回路５の動作停止を示すハザード信号が生じる。

【0073】

第２の実施形態に係るSlow Precharge Power Down判定回路１３ａでは、上述のような問題が生じることを回避するために、ＡＣＴコマンドやＲＥＦコマンドが入力された後に、パワーダウンモードにエントリする際にハザードが生じることを防止する構成とした。

【0074】

具体的には、前述のようにSlow Precharge Power Down判定回路１３ａの構成を図４のように変更し、図１１に示すように、パワーダウンモードにエントリするための内部クロックイネーブル信号ＣＫＥ０の立下りを、内部状態を表す信号であるＩＤＬＥ信号がLowとなるまでの期間遅延させる構成とした。

【0075】

このような構成とすることで、ＡＣＴコマンドやＲＥＦコマンドが入力された後にパワーダウンモードにエントリする際に内部の状態遷移が遅れることに起因するハザードによって、tXPDLLカウンタクロック信号ｂが誤ったタイミングで非活性化することを防ぐことができる（表１参照）。

【0076】

さらに、図４に示すように、ＩＤＬＥ信号とＲＥＦ信号とのＯＲ論理（ＯＲ回路３５）を３入力のＮＡＮＤ回路３１の１入力とすることで、Refresh動作時は常にプリチャージパワーダウンモードとすることができる。これによって、上記不良モードＣのタイプのハザード発生も防止することが可能となった（表３参照）。

【0077】

【表3】

【0078】

従って、第２の実施形態では、２種類のパワーダウンモードを備えたＤＲＡＭに適用した場合にも、ＤＬＬ出力信号ｆが常に非活性となるという問題は生じる恐れはない。よって、ＤＬＬ回路５をスタックすることなく、tXPDLLカウンタ回路９を停止させることが可能であり、tXPDLLカウンタを常時動作させていた従来の場合よりも、tXPDLLカウンタ回路９の動作による消費電力を低減した半導体装置を提供することが可能となる。

【0079】

このように、第２の実施形態によれば、カウンタ回路ユニット１が、tXPDLLカウンタ回路９と、クロック生成回路１１と、Slow Precharge Power Down判定回路１３ａを有し、クロック生成回路１１は、tXPDLLカウンタ回路９の出力信号ｄが入力されるように構成されている。

【0080】

従って、第１の実施形態と同様の効果を奏する。

【0081】

また、第２の実施形態によれば、Slow Precharge Power Down判定回路１３ａはＣＫＥを遅延させる遅延素子ＤＬＹを有している。

【0082】

そのため、ＡＣＴコマンドやＲＥＦコマンドが入力された後にパワーダウンモードにエントリする際に内部の状態遷移が遅れることに起因するハザードによって、tXPDLLカウンタクロック信号ｂが誤ったタイミングで非活性化することを防ぐことができる。

【0083】

更に、第２の実施形態によれば、Slow Precharge Power Down判定回路１３ａはＩＤＬＥ信号とＲＥＦ信号が入力されるＯＲ回路３５を有している。

【0084】

そのため、Refresh動作時は常にプリチャージパワーダウンモードとすることで、上記不良モードＣのタイプのハザード発生も防止することが可能である。

【0085】

次に、図１２および図１３を参照して、本発明の第３の実施形態に係るＤＬＬ回路ユニット３ｂについて、説明する。

【0086】

第３の実施形態に係るＤＬＬ回路ユニット３ｂは、クロック生成回路１１ａを、tXPDLLカウンタ回路９の出力信号ｄと次のReadコマンドのBurst End信号とのＡＮＤ論理でtXPDLLカウンタクロック信号ｂを非活性化する構造としたものである。

【0087】

即ち、この実施形態では、Power Down EntryからPower Down Exitまでの期間tPDが決められた規格より短い場合（つまり、Power Down Exitコマンドがillegalなタイミングで入力された場合）に、第２の実施形態と同様に入力信号ａにハザード（short pulse）が生じても、ＤＬＬ出力信号ｆが常に非活性となることを防止することを目的とするものである。

【0088】

なお、第３の実施形態において、第１の実施形態と同様の機能を果たす要素については同一の番号を付し、説明を省略する。

【0089】

図１２に示すように、クロック生成回路１１ａは論理回路５１を有している。

【0090】

論理回路５１はtXPDLLカウンタ回路９の出力信号ｄ、ＲＥＡＤコマンド信号（具体的には次のReadコマンドのBurst End信号）、及び、Slow Precharge Power Down判定回路１３ａの出力を論理演算することによって、フリップフロップを制御する制御信号を生成し、この結果、tXPDLLカウンタクロック信号ｂを非活性化する構造を有している。

【0091】

また、クロック生成回路１１ａには、前記tXPDLLカウンタの出力信号ｄが与えられていることは、他の実施形態と同様である。

【0092】

このように、出力信号ｄと次のReadコマンドのBurst End信号とを論理演算し、これによって、tXPDLLカウンタクロック信号ｂを非活性化する構成とすることにより、図１３に示すように、Slow Precharge Power Down判定回路１３にillegalコマンド等（第３の実施形態ではPower Down EntryからPower Down Exitまでの期間tPDが決められた規格より短い場合の例である）により入力信号ａにハザードが出力された場合でも、tXPDLLカウンタクロック信号bが誤動作することが無く、ＤＬＬ出力信号ｆが常に非活性となるという問題は生じる恐れはない。

【0093】

また、論理回路５１は、Power Down Exit後に、１回もReadコマンドが入力されないまま、Power Down Entryした場合は、強制的にtXPDLLカウンタ回路９のクロックを停止することで、Power Down時の電流を低減する。実使用上においては、Power Down Exit後に、Readが入力されないままになると、Power Down Entryされるようになっているので、電流の低減が可能である。

【0094】

従って、ＤＬＬ回路５をスタックすることなく、tXPDLLカウンタ回路９を停止させることが可能であり、tXPDLLカウンタを常時動作させていた従来の場合よりも、tXPDLLカウンタ回路９の動作による消費電力を低減した半導体装置を提供することが可能となる。

【0095】

ここで、論理回路５１において、ReadコマンドのBurst End信号を使用している理由について簡単に説明する。

【0096】

ＤＬＬ回路５が安定動作するようになってから、入力可能になるとスペックで定義されているコマンドは、Readコマンドもしくは同期モードＯＤＴコマンドである。

【0097】

ただし、ＯＤＴコマンドは同期モードＯＤＴコマンドの他に非同期モードＯＤＴコマンドがあるので、ＯＤＴコマンドを利用するのは困難である。

【0098】

また、Burst End信号ではなくReadコマンド入力時を使用すると、tXPDLLカウンタ回路９が動作未完了時に停止させてしまう可能性がある。

【0099】

そこで、第３の実施形態では、論理回路５１がReadコマンドのBurst End信号を使用することで、安定化するまでのマージンを確保している。

【0100】

このように、第３の実施形態によれば、カウンタ回路ユニット１が、tXPDLLカウンタ回路９と、クロック生成回路１１と、Slow Precharge Power Down判定回路１３を有し、クロック生成回路１１は、tXPDLLカウンタ回路９の出力信号ｄが入力されるように構成されている。

【0101】

従って、第１の実施形態と同様の効果を奏する。

【0102】

また、第３の実施形態に係るクロック生成回路１１ａは、tXPDLLカウンタ回路９の出力信号ｄと次のReadコマンドのBurst End信号との論理演算を施し、tXPDLLカウンタクロック信号ｂを非活性化する構成を有している。

【0103】

そのため、Slow Precharge Power Down判定回路１３にillegalコマンド等によりハザードが出力され意図しないタイミングで入力信号ａがＬ（ＤＬＬ回路５を停止）となっても、tXPDLLカウンタクロック信号ｂ が非活性化することが無く、ＤＬＬ回路５がスタックすることは無い。

【産業上の利用可能性】

【0104】

上記した実施形態では、本発明をＤＲＡＭに適用した場合について説明したが、本発明は、何等、これに限定されることなく、ＯＤＴ非同期信号からＯＤＴ同期信号への切替をＤＬＬ回路を用いて行う必要があるすべての回路に適用することができる。更に云えば、ＯＤＴに用いられるＤＬＬ回路を制御するカウンタ回路ユニットについてのみ説明したが、本発明は、正常な動作を行なうまで時間が係る各種ＤＬＬ及びＰＬＬにも適用可能である。

【図面の簡単な説明】

【0105】

【図1】本発明の第１の実施形態に係るＤＬＬ回路ユニット３を示すブロック図である。

【図2】図１のカウンタ回路ユニット１を示す回路図である。

【図3】カウンタ回路ユニット１の動作波形を示す図である。

【図4】第２の実施形態に係るカウンタ回路ユニット１ａのSlow Precharge Power Down判定回路１３ａを示す回路図である。

【図5】図１に示されたカウンタ回路ユニット１に不良モードが発生する場合を説明するタイミングチャートである。

【図6】不良モードＡの状態遷移を示す図である。

【図7】不良モードＢの状態遷移を示す図である。

【図8】第２の実施形態に係るカウンタ回路ユニット１ａの動作を説明するタイミングチャートである。

【図9】図１のカウンタ回路ユニット１を示すタイミングチャートである。

【図10】不良モードＣの状態遷移を示す図である。

【図11】本発明の第２の実施形態に係るカウンタ回路ユニット１ａの動作を説明するタイミングチャートである。

【図12】本発明の第３の実施形態に係るカウンタ回路ユニット１ｂを示す回路図である。

【図13】カウンタ回路ユニット１ｂの動作を説明するタイミングチャートである。

【符号の説明】

【0106】

１…………カウンタ回路
３…………ＤＬＬ回路ユニット
５…………ＤＬＬ回路
９…………tXPDLLカウンタ回路
１１………クロック生成回路
１３………Slow Precharge Power Down判定回路
１４………ＭＵＸ（Multiplexer）回路
２１………ＮＯＲ回路
２３ａ……フリップフロップ回路
２５………ＮＡＮＤ回路
２７………ＮＯＲ回路
２９………ＡＮＤ回路
３１………ＮＡＮＤ回路
３３………ＮＯＲ回路
３５………ＯＲ回路
３７………ＮＯＲ回路
５１………論理回路

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】