特許 5654392 半導体装置およびその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5654392

(24)【登録日】2014年11月28日

(45)【発行日】2015年1月14日

(54)【発明の名称】半導体装置およびその製造方法

(51)【国際特許分類】

   H01L 21/3205 20060101AFI20141218BHJP

   H01L 21/768 20060101ALI20141218BHJP

   H01L 23/522 20060101ALI20141218BHJP

   H01L 21/336 20060101ALI20141218BHJP

   H01L 29/78 20060101ALI20141218BHJP

【ＦＩ】

   H01L21/88 Z

   H01L21/88 S

   H01L29/78 301N

   H01L21/90 Q

【請求項の数】6

【全頁数】7

(21)【出願番号】特願2011-54899(P2011-54899)

(22)【出願日】2011年3月13日

(65)【公開番号】特開2012-191090(P2012-191090A)

(43)【公開日】2012年10月4日

【審査請求日】2014年1月16日

(73)【特許権者】

【識別番号】000002325

【氏名又は名称】セイコーインスツル株式会社

(74)【代理人】

【識別番号】100154863

【弁理士】

【氏名又は名称】久原 健太郎

(74)【代理人】

【識別番号】100142837

【弁理士】

【氏名又は名称】内野 則彰

(74)【代理人】

【識別番号】100123685

【弁理士】

【氏名又は名称】木村 信行

(72)【発明者】

【氏名】加藤 伸二郎

【審査官】 長谷川 直也

(56)【参考文献】

【文献】 特開平１１−００８２４４（ＪＰ，Ａ）

【文献】 特開２００７−０８１４２０（ＪＰ，Ａ）

【文献】 特開２００３−３０２９１６（ＪＰ，Ａ）

【文献】 特開平０６−３３８４９９（ＪＰ，Ａ）

【文献】 特開平０２−１２２６５４（ＪＰ，Ａ）

【文献】 特開平０３−０１６１５７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３２０５−２１／３３６、２１／７６８、２１／８２２、

２３／５２−２３／５２２、２７／０４、２９／７６、

２９／７７２−２９／７８

(57)【特許請求の範囲】

【請求項1】

同一半導体基板上に配置された、単層配線からなるＭＯＳトランジスタ領域と多層配線からなる非ＭＯＳトランジスタ領域とを有する半導体装置であって、前記ＭＯＳトランジスタ領域にはＳＯＧ膜が無く、前記非ＭＯＳトランジスタ領域にはＳＯＧ膜があり、さらにその上に上層配線がある半導体装置。

【請求項2】

前記ＭＯＳトランジスタ領域と前記非ＭＯＳトランジスタ領域との間に、さらに、境界配線が配置されている請求項１記載の半導体装置。

【請求項3】

前記境界配線は、前記上層配線よりも下層の配線からなる請求項２記載の半導体装置。

【請求項4】

同一半導体基板上に配置された、単層配線からなるＭＯＳトランジスタ領域と多層配線からなる非ＭＯＳトランジスタ領域とを有する半導体装置の製造方法であって、
第１導電型の前記半導体基板内に第２導電型のウェル領域を形成して前記ＭＯＳトランジスタ領域を形成し、他領域を前記非ＭＯＳトランジスタ領域とする工程と、
前記第２導電型のウェル領域内に第１層配線を有する第１導電型のＭＯＳトランジスタを形成し、前記非ＭＯＳトランジスタ領域に下層配線を形成する工程と、
前記ＭＯＳトランジスタ領域と前記非ＭＯＳトランジスタ領域上に第１層間絶縁膜を介してＳＯＧ膜を形成する工程と、
前記ＳＯＧおよび前記第１層間絶縁膜をエッチバックして平坦化する工程と、
前記ＭＯＳトランジスタ領域上のＳＯＧを選択的に除去する工程と、
前記ＭＯＳトランジスタ領域と前記非ＭＯＳトランジスタ領域上に第２層間絶縁膜を形成した後、前記非ＭＯＳトランジスタ領域上に前記第２層間絶縁膜を介して上層配線を形成する工程と、
を有する半導体装置の製造方法。

【請求項5】

前記ＳＯＧの選択的除去には等方性エッチングを用いる請求項４記載の半導体装置の製造方法。

【請求項6】

前記ＭＯＳトランジスタ領域と前記非ＭＯＳトランジスタ領域との間に配置される境界配線が前記下層配線形成時に同時形成される請求項４または請求項５記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＳＯＧ(Spin On Glass)による平坦化を用いた半導体装置、およびその製造方法に関する。

【背景技術】

【0002】

ＳＯＧ(Spin on Glass)による平坦化を用いる半導体製造において一般的な方法は、凹凸のある下地にＣＶＤ(Chemical Vapor Deposition)により、層間絶縁膜を形成した後、層間絶縁膜上にＳＯＧ膜をスピン塗布して平坦化し、ＳＯＧ膜と層間絶縁膜の選択比が等しいエッチングにより全面エッチング（エッチバック）することにより、層間絶縁膜を平坦にする方法である。図１０は従来の方法に係る半導体装置の製造工程における断面図を示している。これまでの方法では、図１０示す断面図のように、下地の凹凸形状によりＳＯＧ膜１１が部分的に残留してしまう。ＳＯＧ膜は水分を通すので、もしウエハー上にＳＯＧの開孔部があるとＳＯＧを通してＭＯＳトランジスタ１４まで水分が到達し、ＭＯＳトランジスタの閾値を変化させる原因となってしまう。これまでＳＯＧからの水分の侵入を防ぐ方法としては、ＳＯＧを全面除去してしまう方法などが考えられた。（例えば、特許文献１参照）

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開平６−３３８４９９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、下地の凹凸が大きいと、ＳＯＧを除去した領域の凹凸も大きくなり、その上に上層配線を配置できない場合もある。本発明の目的は、上記課題を解消し、多層配線可能な半導体装置およびその製造方法を提供することにある。

【課題を解決するための手段】

【0005】

上記課題を解決するたに、本発明では以下の手段を用いた。
まず、ＭＯＳトランジスタ領域と非ＭＯＳトランジスタ領域とを有する半導体装置であって、前記ＭＯＳトランジスタ領域にはＳＯＧが無く、前記非ＭＯＳトランジスタ領域にはＳＯＧ上の上層配線があることを特徴とする半導体装置とする。

【0006】

また、前記ＭＯＳトランジスタ領域と前記非ＭＯＳトランジスタ領域との間には境界配線を配置することを特徴とする半導体装置とする。
また、前記境界配線は、前記上層配線よりも下層の配線からなることを特徴とする半導体装置とする。

【0007】

また、第１導電型の半導体基板内に第２導電型のウェル領域を形成してＭＯＳトランジスタ領域を形成し、他領域を非ＭＯＳトランジスタ領域とする工程と、前記第２導電型のウェル領域内に第１層配線を有する第１導電型のＭＯＳトランジスタを形成し、前記非ＭＯＳトランジスタ領域に下層配線を形成する工程と、前記ＭＯＳトランジスタ領域と前記非ＭＯＳトランジスタ領域上に第１層間絶縁膜を介してＳＯＧ膜を形成する工程と、前記ＳＯＧおよび前記第１層間絶縁膜をエッチバックして平坦化する工程と、前記ＭＯＳトランジスタ領域上のＳＯＧを選択的に除去する工程と、前記ＭＯＳトランジスタ領域と前記非ＭＯＳトランジスタ領域上に第２層間絶縁膜を形成した後、前記非ＭＯＳトランジスタ領域上に前記第２層間絶縁膜を介して上層配線を形成することを特徴とする半導体装置の製造方法を用いる。

【0008】

また、前記ＳＯＧの選択的除去には等方性エッチングを用いることを特徴とする半導体装置の製造方法を用いる。
さらには、前記下層配線形成時に境界配線を同時形成することを特徴とする半導体装置の製造方法を用いる。

【発明の効果】

【0009】

上記手段を用いることで、ＭＯＳトランジスタ領域においては、ＳＯＧが除去されているのでＳＯＧによる水分の影響によるＭＯＳトランジスタの閾値電圧の変動が無い。このとき、ＭＯＳトランジスタの上部には段差が残ってしまうが、２層目以上の配線を置かないので以降の工程で問題となることはない。一方、非ＭＯＳトランジスタ領域は、ＳＯＧにより平坦化され、多層配線可能な領域となる。

【図面の簡単な説明】

【0010】

【図1】本発明の第１の実施例に係る半導体装置の製造工程を示す断面図である。

【図2】図１に続く、本発明の第１の実施例に係る半導体装置の製造工程を示す断面図である。

【図3】図２に続く、本発明の第１の実施例に係る半導体装置の製造工程を示す断面図である。

【図4】図３に続く、本発明の第１の実施例に係る半導体装置の製造工程を示す断面図である。

【図5】図４に続く、本発明の第１の実施例に係る半導体装置の製造工程を示す断面図である。

【図6】図５に続く、本発明の第１の実施例に係る半導体装置の製造工程を示す断面図である。

【図7】本発明の第１の実施例に係る半導体装置を示す断面図である。

【図8】本発明の第２の実施例に係る半導体装置を示す断面図である。

【図9】本発明の第２の実施例に係る半導体装置を示す平面図である。

【図10】従来の方法に係る半導体装置の製造工程を示す断面図である。

【発明を実施するための形態】

【0011】

以下、本発明の実施例を図面に基づいて説明する。

【実施例1】

【0012】

図１は、本発明の第１の実施例に係る半導体装置の製造工程を示す断面図である。
図１に示す工程では、公知の方法により第１導電型の半導体基板１上に第２導電型のウェル領域２を形成し、ウェル領域２をＭＯＳトランジスタ領域１４とすると同時に他の領域を非ＭＯＳトランジスタ領域１５とする。次いで、ＭＯＳトランジスタ領域１４内にＭＯＳトランジスタを形成する。ＭＯＳトランジスタはウェル表面にゲート絶縁膜６を介して形成されたゲート電極７と、ゲート電極両端部のウェル領域２表面のＬＯＣＯＳ酸化膜５を有し、ＬＯＣＯＳ酸化膜５の直下には第１導電型の低濃度不純物領域３が配置されている。低濃度不純物３と接して第１導電型の高濃度不純物領域４が形成され、ソース・ドレイン領域となる。ソース・ドレイン領域にはＢＰＳＧ膜８を介して下層配線である第１層配線９が設けられる。

【0013】

一方、非ＭＯＳトランジスタ領域にはＭＯＳトランジスタが配置されず、基板表面にはＬＯＣＯＳ酸化膜５が形成される。ＬＯＣＯＳ酸化膜５上には第１の層間絶縁膜を介して下層配線である第１層配線９が設けられている。次に、図２に示す工程において、第１の層間絶縁膜１０を例えばプラズマＣＶＤを用いてＴＥＯＳを6000Å程度成膜する。次に、図３に示す工程において、ＳＯＧ膜１１をスピン塗布する。次に、図４に示す工程において、ＳＯＧ膜１１を例えばＣＦ₄を用いたプラズマエッチャーを使用してＳＯＧ膜１１と第１の層間絶縁膜１０のエッチングレートを同じにし、ＬＯＣＯＳ酸化膜５上にある電極配線９上の第１の層間絶縁膜１０の膜厚が所望の膜厚になるようにエッチバックを行なう。次に図５に示す工程において、ＭＯＳトランジスタ領域１４上にだけレジスト１２が無いようにフォトリソグラフィーを用いてレジストパターンを形成する。

【0014】

次に、図６に示す工程において、例えばバッファードフッ酸を用いた等方性湿式エッチングにより第２の層間絶縁膜１０がすべてエッチングされない程度にＳＯＧ膜１１をすべて除去した後、レジストを例えば硫酸過水を用いて除去する。ここで、等方性湿式エッチングに代えて等方性の乾式エッチングを利用しても構わない。次に、図７に示すように、第２の層間膜１３を例えばプラズマＣＶＤを用いてＴＥＯＳを6000Å程度成膜し、次いで、非ＭＯＳトランジスタ領域上のみに第２層配線（上層配線）１７を形成することで本発明の第１の実施例に係る半導体装置が完成する。以上の様な工程で製造すれば、ＭＯＳトランジスタ１４上にはＳＯＧ膜が存在せず、非ＭＯＳトランジスタ領域１５がＳＯＧ膜により平坦化され、その上に第２層配線を配置した半導体製造装置を作ることができる。

【実施例2】

【0015】

図８は、本発明の第２の実施例に係る半導体装置を示す断面図である。図７との違いはＭＯＳトランジスタ１４とＭＯＳトランジスタ以外の領域１５との間にアルミ金属からなる境界配線１６を配置した点である。図５ではＭＯＳトランジスタ１４とＭＯＳトランジスタ以外の領域１５との間の上方にはＳＯＧ膜１１があり、ＭＯＳトランジスタ１４上のＳＯＧを除去する時にレジスト１２下端部のＳＯＧが除去されてアンダーカットされ、その結果、図６に示すように境界領域に平坦でない領域が形成され、このため第２層配線を形成できる領域が少なくなってしまう。図８では境界配線１６を配置しているため、上述のレジスト下端部でのアンダーカットが発生せず、広い平坦化領域が得られ、非ＭＯＳトランジスタ領域１５上を上層配線である第２層配線１７形成領域として有効に利用できる。図９は、本発明の第２の実施例に係る半導体装置を示す平面図である。ＭＯＳトランジスタ１４と非ＭＯＳトランジスタ領域１５の境界（点線で示す）上に境界配線１６を形成する。このようにすることで、非ＭＯＳトランジスタ領域１５の殆どを平坦化することができ、第２層配線１７のレイアウトがし易くなる。

【0016】

上記説明した半導体装置およびその製造方法により形成された本発明の半導体装置であれば、ＭＯＳトランジスタ領域ではＳＯＧが除去されているのでＳＯＧによる水分の影響による閾値電圧の変動が無いが、単層配線であるＭＯＳトランジスタが形成される。一方、非ＭＯＳトランジスタ領域は、ＳＯＧにより平坦化され、多層配線可能な領域となる。

【符号の説明】

【0017】

１ 半導体基板
２ ウェル領域
３ 低濃度不純物領域
４ 高濃度不純物領域
５ ＬＯＣＯＳ酸化膜
６ ゲート酸化膜
７ ゲート電極
８ ＢＰＳＧ膜
９ 第１層配線（下層配線）
１０ 第１の層間絶縁膜
１１ ＳＯＧ膜
１２ レジスト
１３ 第２の層間絶縁膜
１４ ＭＯＳトランジスタ領域
１５ 非ＭＯＳトランジスタ領域
１６ 境界配線
１７ 第２層配線（上層配線）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】