特許 5655197 半導体パッケージ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5655197

(24)【登録日】2014年12月5日

(45)【発行日】2015年1月21日

(54)【発明の名称】半導体パッケージ

(51)【国際特許分類】

   H01L 23/12 20060101AFI20141225BHJP

   H01L 21/60 20060101ALI20141225BHJP

【ＦＩ】

   H01L23/12 501T

   H01L23/12 E

   H01L21/60 311Q

【請求項の数】3

【全頁数】10

(21)【出願番号】特願2010-241090(P2010-241090)

(22)【出願日】2010年10月27日

(65)【公開番号】特開2012-94704(P2012-94704A)

(43)【公開日】2012年5月17日

【審査請求日】2013年9月19日

(73)【特許権者】

【識別番号】514231273

【氏名又は名称】リコー電子デバイス株式会社

(74)【代理人】

【識別番号】100146215

【弁理士】

【氏名又は名称】山下 彰子

(72)【発明者】

【氏名】上里 英樹

【審査官】 小山 和俊

(56)【参考文献】

【文献】 特開２０１０−０２１５１９（ＪＰ，Ａ）

【文献】 特開２００１−３１３３６２（ＪＰ，Ａ）

【文献】 特開２００４−０３１７９０（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００８／０２１１０６８（ＵＳ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２３／１２

Ｈ０１Ｌ ２１／６０

(57)【特許請求の範囲】

【請求項1】

互いに電気的に分離された複数のリード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージにおいて、
前記ＩＣチップ内に１つ又は複数のアナログ回路が形成されており、
少なくとも１つのアナログ回路について、アナログ回路を構成する素子及び配線の少なくとも一部がその素子及び配線の基準となる電圧端子と電気的に接続されているリード部で覆われており、
前記リード部として、電源電圧が入力される入力端子リード部、負荷に接続される出力端子リード部、及び接地電位に接続されるグラウンド端子リード部を少なくとも備え、
前記ＩＣチップは、前記入力端子リード部に入力された電圧を所定の電圧に変換して前記出力端子リード部から出力するための出力ドライバトランジスタと、前記負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路と、基準電圧を供給するための基準電圧発生回路と、前記帰還抵抗回路からの帰還電圧と前記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて前記出力ドライバトランジスタの動作を制御するための差動増幅回路をもつ定電圧回路を備えた電源ＩＣであり、
前記基準電圧発生回路、前記差動増幅回路間の基準電圧配線及び前記基準電圧発生回路は前記グラウンド端子リード部で覆われ、前記差動増幅回路を構成する素子及び配線の一部は前記入力端子リード部で覆われ、前記帰還抵抗回路、前記差動増幅回路間の帰還電圧配線及び前記帰還抵抗回路は前記出力端子リード部で覆われていることを特徴とする半導体パッケージ。

【請求項2】

複数の前記リード部のうち少なくとも１つのリード部は、前記ＩＣチップに対向するＩＣチップ実装面の面積が他のリード部のＩＣチップ実装面の面積に比べて大きく形成されている請求項１に記載の半導体パッケージ。

【請求項3】

前記リード部は、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって前記樹脂から露出する面の面積よりも大きく形成されている請求項１又は２に記載の半導体パッケージ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体パッケージに関し、特に、リード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージに関する。

【背景技術】

【0002】

リード部上にフリップチップ実装されたＩＣ（Integrated Circuit）チップが樹脂で封止されてなる半導体パッケージがある。ここでのフリップチップ実装は、半導体パッケージの端子となるリード部とＩＣチップの端子とを電気的に接続する手段として、ワイヤボンディング技術のようにワイヤによって接続するのではなく、アレイ状に並んだバンプと呼ばれる突起状の端子によって接続するものである。フリップチップ実装はワイヤボンディング技術に比べてＩＣチップの実装面積を小さくすることができる。

【0003】

また、リード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージは、ＩＣチップの端子とリード部との間の配線が短いので電気的特性が良いという特徴もあり、小型化及び薄型化に対する要求の強い携帯機器の回路などに広く使われるようになってきている。また、ＩＣチップで発生する熱をリード部を介して基板に伝えやすいため、発熱が問題になる電源ＩＣにも向く実装方法である。

【0004】

ところで、電源ＩＣのようなアナログ回路を使ったＩＣは、外部からの電波やノイズの影響を受けやすい。アナログ回路で生成される電流や電圧は基準となる電圧から作り出される。その基準となる電圧と生成される電圧や電流は連動しており、アナログ回路を構成する素子や配線が基準となる電圧以外の電圧変動やノイズを受けると、素子や配線における電圧と基準となる電圧との間で差がでてしまい、アナログ回路で生成される電圧や電流に誤差が生じ、アナログ回路の特性変動がおこる。
ＩＣチップ内に形成されたアナログ回路に対する外来ノイズの影響を低減する方法として、例えば特定のアナログ回路ブロックを再配線層で覆う方法がある（例えば特許文献１を参照。）。

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に開示された方法は、特定のアナログ回路ブロックを再配線層で覆うために、再配線層を形成しなければならないという問題があった。

【0006】

本発明は、再配線層を形成しなくても、アナログ回路を構成する素子や配線に対する外来ノイズの影響を低減できる、リード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージを提供することを目的とするものである。

【課題を解決するための手段】

【0007】

本発明にかかる半導体パッケージは、互いに電気的に分離された複数のリード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージであって、上記ＩＣチップ内に１つ又は複数のアナログ回路が形成されており、少なくとも１つのアナログ回路について、アナログ回路を構成する素子及び配線の少なくとも一部がその素子及び配線の基準となる電圧端子と電気的に接続されているリード部で覆われているものである。
また、「素子又は配線がリード部で覆われている」とは、半導体パッケージを上方から見て、素子又は配線の配置位置とリード部の配置位置が重なっていることを意味する。
このような構成は、リード部の平面形状に合わせてチップレイアウトをすることにより、もしくはチップレイアウトに合わせてリード部の平面形状を設計することにより、又はその両方により、形成することができる。
本発明の半導体パッケージにおいて、複数のアナログ回路を備えている場合、それらのアナログ回路のうち２つ以上のアナログ回路について、又は全部のアナログ回路について、各アナログ回路を構成する素子及び配線がその素子及び配線の基準となる電圧端子と電気的に接続されているリード部で覆われているようにしてもよい。

【0008】

本発明の半導体パッケージの一態様は、上記リード部として、電源電圧が入力される入力端子リード部、負荷に接続される出力端子リード部、及び接地電位に接続されるグラウンド端子リード部を少なくとも備えている。さらに、この態様で、上記ＩＣチップは、上記入力端子リード部に入力された電圧を所定の電圧に変換して上記出力端子リード部から出力するための出力ドライバトランジスタと、上記負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路と、基準電圧を供給するための基準電圧発生回路と、上記帰還抵抗回路からの帰還電圧と上記基準電圧発生回路からの基準電圧を比較し、比較結果に応じて上記出力ドライバトランジスタの動作を制御するための差動増幅回路をもつ定電圧回路を備えた電源ＩＣである。さらに、この態様で、上記基準電圧発生回路、上記差動増幅回路間の基準電圧配線及び上記基準電圧発生回路は上記グラウンド端子リード部で覆われ、上記差動増幅回路を構成する素子及び配線の一部は上記入力端子リード部で覆われ、上記帰還抵抗回路、上記差動増幅回路間の帰還電圧配線及び上記帰還抵抗回路は上記出力端子リード部で覆われている。ここで、差動増幅回路を構成する素子及び配線の一部とは、差動増幅回路を構成する素子及び配線のうち、入力端子リード部に入力される電源電圧を基準とする素子及び配線を意味する。

【0009】

本発明の半導体パッケージの他の態様で、上記リード部は電源電圧が入力される入力端子リード部を備え、上記ＩＣチップは差動増幅回路を備え、上記差動増幅回路を構成する素子及び配線の一部は上記入力端子リード部で覆われている。

【0010】

本発明の半導体パッケージのさらに他の態様で、上記リード部は接地電位に接続されるグラウンド端子リード部を備え、上記ＩＣチップは基準電圧発生回路を備え、上記基準電圧発生回路を構成する素子及び配線、並びに上記基準電圧発生回路で生成された基準電圧を伝達するための基準電圧配線は、上記グラウンド端子リード部で覆われている。

【0011】

本発明の半導体パッケージのさらに他の態様で、上記リード部は負荷に接続される出力端子リード部を備え、上記ＩＣチップは上記負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路を備え、上記帰還抵抗回路を構成する素子及び配線、並びに上記帰還抵抗回路で生成された帰還電圧を伝達するための帰還電圧配線は、上記出力端子リード部で覆われている。

【0012】

なお、本発明の半導体パッケージは、上記の態様のものに限定されるものではなく、互いに電気的に分離された複数のリード部上にフリップチップ実装されたＩＣチップが樹脂で封止されてなる半導体パッケージであって、ＩＣチップ内にアナログ回路が形成されている半導体パッケージであれば適用することができる。

【0013】

また、本発明の半導体パッケージにおいて、複数の上記リード部のうち少なくとも１つのリード部は、上記ＩＣチップに対向するＩＣチップ実装面の面積が他のリード部のＩＣチップ実装面の面積に比べて大きく形成されているようにしてもよい。また、複数のリード部で、ＩＣチップ実装面の面積が互いに異なっているものと当該面積が同一のものとが混在していてもよいし、全部のリード部でＩＣチップ実装面の面積が互いに異なっていてもよい。

【0014】

また、上記リード部は、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって上記樹脂から露出する面の面積よりも大きく形成されているようにしてもよい。

【発明の効果】

【0015】

本発明の半導体パッケージでは、ＩＣチップ内に形成された少なくとも１つのアナログ回路について、アナログ回路を構成する素子又は配線がその素子又は配線の基準となる電圧端子と電気的に接続されているリード部で覆われているようにしたので、ＩＣチップ内に形成されたアナログ回路を構成する素子や配線に対する外来ノイズの影響を低減させることができる。

【0016】

本発明の半導体パッケージの一態様では、ＩＣチップとして、出力ドライバトランジスタ、帰還抵抗回路、基準電圧発生回路及び差動増幅回路をもつ定電圧回路を備えた電源ＩＣを備え、基準電圧発生回路及び基準電圧配線はグラウンド端子リード部で覆われ、差動増幅回路を構成する素子及び配線の一部は入力端子リード部で覆われ、帰還抵抗回路及び帰還電圧配線は上記出力端子リード部で覆われているようにしたので、各アナログ回路及び配線に対する外来ノイズの影響を低減させることができ、安定した所定の電圧を負荷に供給することができる。

【0017】

本発明の半導体パッケージの他の態様では、リード部は電源電圧が入力される入力端子リード部を備え、ＩＣチップは差動増幅回路を備え、差動増幅回路を構成する素子及び配線の一部は入力端子リード部で覆われているようにしたので、差動増幅回路に対する外来ノイズの影響を低減させることができる。

【0018】

本発明の半導体パッケージのさらに他の態様では、リード部は接地電位に接続されるグラウンド端子リード部を備え、ＩＣチップは基準電圧発生回路を備え、基準電圧発生回路を構成する素子及び配線、並びに基準電圧発生回路で生成された基準電圧を伝達するための基準電圧配線は、グラウンド端子リード部で覆われているようにしたので、基準電圧発生回路及び基準電圧配線に対する外来ノイズの影響を低減させることができ、安定した基準電圧を供給することができる。

【0019】

本発明の半導体パッケージのさらに他の態様では、リード部は負荷に接続される出力端子リード部を備え、ＩＣチップは負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路を備え、帰還抵抗回路を構成する素子及び配線、並びに帰還抵抗回路で生成された帰還電圧を伝達するための帰還電圧配線は、出力端子リード部で覆われているようにしたので、帰還抵抗回路及び帰還電圧配線に対する外来ノイズの影響を低減させることができ、安定した帰還電圧を供給することができる。

【0020】

本発明の半導体パッケージにおいて、複数のリード部のうち少なくとも１つのリード部は、ＩＣチップに対向するＩＣチップ実装面の面積が他のリード部のＩＣチップ実装面の面積に比べて大きく形成されているようにすれば、そのリード部で覆われるべきアナログ回路を構成する素子及び配線のレイアウト面積を大きくすることができ、ＩＣチップのレイアウト設計が容易になる。

【0021】

また、上記リード部は、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって上記樹脂から露出する面（露出面と称す。）の面積よりも大きく形成されているようにすれば、リード部の露出面サイズの制限等により当該露出面を大きくすることができない場合であっても、リード部のチップ面積実装面を大きくすることができ、ＩＣチップのレイアウト設計が容易になる。

【図面の簡単な説明】

【0022】

【図1】半導体パッケージの一実施例を説明するための平面図である。

【図2】図１のＡ−Ａ’位置での断面図である。

【図3】同実施例の裏面図である。

【図4】同実施例に実装されているＩＣチップの裏面図である。

【図5】定電圧回路を備えた電源ＩＣを示すブロック図である。

【図6】図５の定電圧回路を示す回路図である。

【図7】半導体パッケージの他の実施例を説明するための平面図である。

【発明を実施するための形態】

【0023】

図１は、半導体パッケージの一実施例を説明するための平面図である。図１で、封止樹脂は外形のみが図示され、ＩＣチップは仮想線（二点鎖線）で図示され、バンプ部は図示が省略されている。図２は、図１のＡ−Ａ’位置での断面図である。図３は、この実施例の裏面図である。図４は、この実施例に実装されているＩＣチップの裏面図である。図１から図４を参照してこの実施例について説明する。

【0024】

互いに電気的に分離された４つのリード部１ａ，１ｂ，１ｃ，１ｄをもつリードフレーム上にＩＣチップ３がバンプ部５を介してフリップチップ実装されている。バンプ部５は例えばはんだによって形成されている。図４に示すように、ＩＣチップ３には４つのパッド部３ａ，３ｂ，３ｃ，３ｄが設けられている。パッド部３ａはバンプ部５を介してリード部１ａに接続され、パッド部３ｂはバンプ部５を介してリード部１ｂに接続され、パッド部３ｃはバンプ部５を介してリード部１ｃに接続され、パッド部３ｄはバンプ部５を介してリード部１ｄに接続されている。

【0025】

リード部１ａ，１ｂ，１ｃ，１ｄ、ＩＣチップ３及びバンプ部５は封止樹脂７によって樹脂封止されている。リード部１ａ，１ｂ，１ｃ，１ｄはＩＣチップ実装面（ＩＣチップ３に対向する面）とは反対側の面に段差を備え、ＩＣチップ実装面とは反対側の面の一部分のみが封止樹脂７の裏面に露出している。すなわち、リード部１ａ，１ｂ，１ｃ，１ｄは、ＩＣチップ実装面の面積が、ＩＣチップ実装面とは反対側の面であって封止樹脂７から露出する面の面積よりも大きく形成されている。
封止樹脂７の側面に、リード部１ａ，１ｂ，１ｃ，１ｄの側面の一部分が露出している。

【0026】

ＩＣチップ３内に１つ又は複数のアナログ回路が形成されている。この実施例では、ＩＣチップ３が定電圧回路を備えた電源ＩＣである場合について説明する。
図５は、定電圧回路を備えた電源ＩＣを示すブロック図である。

【0027】

電源ＩＣは、電源を負荷に安定して供給すべく、定電圧回路９を備えている。
定電圧回路９は、電池などから供給される直流電圧Ｖ_DDが入力される入力端子１１ａ、負荷に接続される出力端子１１ｂ（Ｖ_OUT）、接地電位（ＧＮＤ）に接続されるグラウンド端子１１ｃ、及び、イネーブル信号（ＣＥ）が入力されるイネーブル端子１１ｄを備えている。
定電圧回路９は、さらに、基準電圧発生回路１３、差動増幅回路１５、ＰチャネルＭＯＳトランジスタからなる出力ドライバトランジスタ１７、負荷に供給される電圧に対する帰還電圧を生成するための帰還抵抗回路１９を備えている。

【0028】

出力ドライバトランジスタ１７は入力端子１１ａと出力端子１１ｂの間に接続されている。基準電圧発生回路１３と差動増幅回路１５は入力端子１１ａとグラウンド端子１１ｃの間に接続されている。帰還抵抗回路１９は出力端子１１ｂとグラウンド端子１１ｃの間に直列に接続された抵抗素子Ｒ１，Ｒ２を備えている。イネーブル端子１１ｄは基準電圧発生回路１３と差動増幅回路１５に接続されている。イネーブル端子１１ｄは抵抗２１を介してグラウンド端子１１ｃにも接続されている。

【0029】

差動増幅回路１５の出力端子は出力ドライバトランジスタ１７のゲートに接続されている。基準電圧発生回路１３で生成される基準電圧Ｖ_REFは差動増幅回路１５の反転入力端子（−）に入力される。帰還抵抗回路１９で生成される帰還電圧Ｖ_FBは差動増幅回路１５の非反転入力端子（＋）に入力される。差動増幅回路１５は、帰還電圧Ｖ_FBが基準電圧Ｖ_REFに等しくなるように出力ドライバトランジスタ１７の出力を制御する。

【0030】

図６は、図５の定電圧回路を示す回路図である。
基準電圧発生回路１３について説明する。入力端子１１ａとグラウンド端子１１ｃの間に直列に接続された定電流源Ｉ１とエンハンスメント型ＮｃｈＭＯＳトランジスタＭ１によって構成されている。定電流源Ｉ１は例えばディプリーション型ＭＯＳトランジスタで形成される。トランジスタＭ１は、ゲート及びドレインが定電流源Ｉ１に接続され、ソースがグラウンド端子１１ｃに接続されている。基準電圧発生回路１３で生成される基準電圧Ｖ_REFは、定電流源Ｉ１とトランジスタＭ１の間の電圧である。すなわち、基準電圧Ｖ_REFはトランジスタＭ１のゲート−ソース間電圧であり、接地電位を基準に生成される電圧である。基準電圧Ｖ_REFは基準電圧配線２３を介して差動増幅回路１５に供給される。

【0031】

差動増幅回路１５について説明する。一対の差動入力用ＮｃｈＭＯＳトランジスタＭ２，Ｍ３のドレインがそれぞれＰｃｈＭＯＳトランジスタＭ４，Ｍ５を介して入力端子１１ａに接続されている。トランジスタＭ４，Ｍ５のゲートは、互いに接続され、いずれか一方の差動入力用ＮｃｈＭＯＳトランジスタ、例えばトランジスタＭ２のドレインに接続されている。これにより、トランジスタＭ４，Ｍ５は負荷の役割を果たしている。トランジスタＭ２のゲートには基準電圧配線２３を介して基準電圧Ｖ_REFが入力される。トランジスタＭ３のゲートには帰還抵抗回路１９で生成された帰還電圧Ｖ_FBが帰還電圧配線２５を介して入力される。トランジスタＭ２，Ｍ３のソースは互いに接続され、定電流源Ｉ２を介してグラウンド端子１１ｃに接続されている。定電流源Ｉ２は、例えばゲートが基準電圧配線２３に接続されたエンハンスメント型ＮｃｈＭＯＳトランジスタで形成される。

【0032】

差動増幅回路１５には、バッファ回路を構成するＰｃｈＭＯＳトランジスタＭ６も設けられている。トランジスタＭ６のソースは入力端子１１ａに接続されている。トランジスタＭ６のゲートはトランジスタＭ３，Ｍ５間の接続点に接続されている。トランジスタＭ６のドレインは定電流源Ｉ３を介してグラウンド端子１１ｃに接続されている。又は断続回路に接続され、ＮＭＯＳトランジスタＮＣＨ９のゲートは基準電圧部９ａに接続されている。定電流源Ｉ３は、例えばゲートが基準電圧配線２３に接続されたエンハンスメント型ＮｃｈＭＯＳトランジスタで形成される。トランジスタＭ６と定電流源Ｉ３の間の接続点が差動増幅回路１５の出力端子となる。差動増幅回路１５の出力端子は出力ドライバトランジスタ１７のゲートに接続されている。
さらに、差動増幅回路１５には、トランジスタＭ３，Ｍ５間の接続点とトランジスタＭ６と定電流源Ｉ３の間の接続点との間に直列に接続された抵抗素子Ｒ３と容量素子Ｃ２からなる、位相補償のためのＲＣ回路も設けられている。

【0033】

帰還抵抗回路１９について説明する。帰還抵抗回路１９は抵抗素子Ｒ１，Ｒ２及び容量素子Ｃ１を備えている。抵抗素子Ｒ１，Ｒ２は出力端子１１ｂとグラウンド端子１１ｃの間に直列に接続されている。容量素子Ｃ１は、出力端子１１ｂと抵抗素子Ｒ１の間の接続点と帰還電圧配線２５との間に接続されている。帰還抵抗回路１９で生成される帰還電圧Ｖ_FBは、抵抗素子Ｒ１，Ｒ２の間の電圧であり、出力端子１１ｃの電圧を基準に生成される電圧である。帰還電圧Ｖ_FBは帰還電圧配線２５を介して差動増幅回路１５に供給される。

【0034】

図５及び図６を参照して説明した電源ＩＣの入力端子１１ａは、図４を参照して説明したＩＣチップ３の入力端子パッド部３ａ及び図１から図３を参照して説明した半導体パッケージのバンプ部５を介して入力端子リード部１ａに接続される。同様に、出力端子１１ｂは出力端子パッド部３ｂ及びバンプ部５を介して出力端子リード部１ｂに接続され、グラウンド端子１１ｃはグラウンド端子パッド部３ｃ及びバンプ部５を介してグラウンド端子リード部１ｃに接続され、イネーブル端子１１ｄはイネーブル端子パッド部３ｄ及びバンプ部５を介してイネーブル端子リード部１ｄに接続される。

【0035】

ＩＣチップ３で、基準電圧発生回路１３及び基準電圧配線２３はＩＣチップ３がリードフレームに実装されたときにグラウンド端子リード部１ｃで覆われる位置に形成される。少なくともトランジスタＭ１及び基準電圧配線２３はグラウンド端子リード部１ｃで覆われる位置に形成される。基準電圧発生回路１３で生成される基準電圧Ｖ_REFの基準となる電圧端子はグラウンド端子１１ｃである。定電流源Ｉ１に流れる電流は通常数十ｎＡ（ナノアンペア）〜数μＡ（マイクロアンペア）程度の小さい電流であり、外来ノイズの影響を受けやすいが、少なくともトランジスタＭ１及び基準電圧配線２３が、グラウンド端子１１ｃと電気的に接続されているグラウンド端子リード部１ｃで覆われていることにより、基準電圧発生回路１３及び基準電圧配線２３に対する外来ノイズの影響を低減させることができる。これにより、安定した基準電圧Ｖ_REFが供給される。

【0036】

さらに、ＩＣチップ３で、差動増幅回路１５を構成する素子及び配線のうち、入力端子１１ａを基準となる電圧端子とする素子及び配線は、ＩＣチップ３がリードフレームに実装されたときに入力端子リード部１ａで覆われる位置に形成される。少なくとも抵抗素子Ｒ３及び容量素子Ｒ２は入力端子リード部１ａで覆われる位置に形成される。位相補償に必要なＲＣ回路を構成する抵抗素子Ｒ３及び容量素子Ｒ２が外来ノイズの影響を受けると、差動増幅回路１５の出力が発振してしまうことがあるが、少なくとも抵抗素子Ｒ３及び容量素子Ｒ２が、入力端子１１ａと電気的に接続されている入力端子リード部１ａで覆われていることにより、差動増幅回路１５に対する外来ノイズの影響を低減させることができる。これにより、差動増幅回路１５に対する外来ノイズの影響を低減させることができる。
また、トランジスタＭ４，Ｍ５，Ｍ６及びそれらのトランジスタのゲートにつながる配線は、基準となる電圧端子が入力端子１１ａなので、これらの素子及び配線も入力端子リード部１ａで覆われることが好ましい。

【0037】

さらに、ＩＣチップ３で、帰還抵抗回路１９及び帰還電圧配線２５はＩＣチップ３がリードフレームに実装されたときに出力端子リード部１ｂで覆われる位置に形成される。少なくとも抵抗素子Ｒ１、容量素子Ｃ１及び帰還電圧配線２５は出力端子リード部１ｂで覆われる位置に形成される。帰還抵抗回路１９で生成される帰還電圧の基準となる電圧端子は出力端子１１ｂである。抵抗素子Ｒ１、容量素子Ｃ１、帰還電圧配線２５が外来ノイズの影響を受けると、帰還電圧が変動してしまうことがあるが、少なくとも抵抗素子Ｒ１、容量素子Ｃ１及び帰還電圧配線２５が、出力端子１１ｂと電気的に接続されている出力端子リード部１ｂで覆われていることにより、帰還抵抗回路１９及び帰還電圧配線２５に対する外来ノイズの影響を低減させることができる。これにより、安定した帰還電圧が供給される。

【0038】

このように、電源ＩＣを備えた本発明の半導体パッケージは、各アナログ回路１３，１５，１９について外来ノイズの影響を低減させることができるので、安定した所定の電圧を負荷に供給することができる。

【0039】

上記実施例では、リード部１ａ，１ｂ，１ｃ，１ｄのＩＣチップ実装面の面積は同じであるが、リード部１ａ，１ｂ，１ｃ，１ｄのうち少なくとも１つについて、ＩＣチップ実装面の面積が他のリード部のＩＣチップ実装面の面積に比べて大きく形成されているようにしてもよい。
例えば、図７に示すように、リード部１ｂのＩＣチップ実装面の面積がリード部１ａ，１ｃ，１ｄのＩＣチップ実装面の面積に比べて大きく形成されていてもよい。これにより、ＩＣチップ３で、リード部１ｂで覆われるべきアナログ回路を構成する素子及び配線のレイアウト面積を大きくすることができ、ＩＣチップ３のレイアウト設計が容易になる。

【0040】

以上、本発明の実施例を説明したが、上記実施例における各部材の個数や形状、配置、回路構成等は一例であり、本発明はこれらに限定されるものではなく、特許請求の範囲に記載された本発明の範囲内で種々の変更が可能である。

【0041】

例えば、リード部１ａ，１ｂ，１ｃ，１ｄは、ＩＣチップ実装面の面積が露出面の面積よりも大きく形成されているが、本発明の半導体パッケージは、リード部におけるＩＣチップ実装面面積と露出面面積が同じであってもよい。
また、上記実施例では、リード部１ａ，１ｂ，１ｃ，１ｄとしてリードフレームに形成されたものを用いているが、本発明の半導体パッケージにおけるリード部は電鋳技術によって形成されたものであってもよい。
また、上記実施例では、本発明の半導体パッケージをリードレスタイプのパッケージに適用しているが、本発明の半導体パッケージは封止樹脂からリードが突出している半導体パッケージにも適用できる。

【産業上の利用可能性】

【0042】

本発明は、例えば電源ＩＣ等のアナログ回路を備えたＩＣチップがリード部にフリップチップ実装されて樹脂封止された半導体パッケージに適用できる。

【符号の説明】

【0043】

１ａ，１ｂ，１ｃ，１ｄ リード部
３ ＩＣチップ
７ 封止樹脂
９ 定電圧回路
１３ 基準電圧発生回路
１５ 差動増幅回路
１７ 出力ドライバトランジスタ
１９ 帰還抵抗回路
２３ 基準電圧配線
２５ 帰還電圧配線

【先行技術文献】

【特許文献】

【0044】

【特許文献1】特開２００４−０３１７９０号公報

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】