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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B1)
(11)【特許番号】5658382
(24)【登録日】2014年12月5日
(45)【発行日】2015年1月21日
(54)【発明の名称】半導体装置、及び半導体装置の製造方法
(51)【国際特許分類】
H01L 21/8246 20060101AFI20141225BHJP
H01L 27/105 20060101ALI20141225BHJP
H01L 43/08 20060101ALI20141225BHJP
【ＦＩ】
H01L27/10 447
H01L43/08 Z
【請求項の数】3
【全頁数】26
(21)【出願番号】特願2014-8005(P2014-8005)
(22)【出願日】2014年1月20日
【審査請求日】2014年1月21日
【早期審査対象出願】
(73)【特許権者】
【識別番号】311014428
【氏名又は名称】ユニサンティス エレクトロニクス シンガポール プライベート リミテッド
【氏名又は名称原語表記】Ｕｎｉｓａｎｔｉｓ Ｅｌｅｃｔｒｏｎｉｃｓ Ｓｉｎｇａｐｏｒｅ Ｐｔｅ Ｌｔｄ．
(74)【代理人】
【識別番号】100092093
【弁理士】
【氏名又は名称】辻居 幸一
(74)【代理人】
【識別番号】100082005
【弁理士】
【氏名又は名称】熊倉 禎男
(74)【代理人】
【識別番号】100067013
【弁理士】
【氏名又は名称】大塚 文昭
(74)【代理人】
【識別番号】100086771
【弁理士】
【氏名又は名称】西島 孝喜
(74)【代理人】
【識別番号】100109070
【弁理士】
【氏名又は名称】須田 洋之
(74)【代理人】
【識別番号】100109335
【弁理士】
【氏名又は名称】上杉 浩
(72)【発明者】
【氏名】舛岡 富士雄
(72)【発明者】
【氏名】中村 広記
【審査官】
小山 満
(56)【参考文献】
【文献】
特開２００８−２１８５１４（ＪＰ，Ａ）
【文献】
国際公開第２０１３／０９３９８８（ＷＯ，Ａ１）
【文献】
国際公開第２００９／１０２０６１（ＷＯ，Ａ１）
【文献】
特開２０１０−１１４１４３（ＪＰ，Ａ）
【文献】
特開２００２−３２９８４６（ＪＰ，Ａ）
【文献】
国際公開第２００９／０９６４６８（ＷＯ，Ａ１）
【文献】
米国特許出願公開第２０１３／００６２６７４（ＵＳ，Ａ１）
【文献】
米国特許出願公開第２００８／０３１０２１３（ＵＳ，Ａ１）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２１／８２４６
Ｈ０１Ｌ ２７／１０５
Ｈ０１Ｌ ４３／０８
(57)【特許請求の範囲】
【請求項1】
半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程と、
前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、
前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層の上部に、それぞれ第１と第２の磁気トンネル接合記憶素子を形成する第６工程と、
を有することを特徴とする半導体装置の製造方法。
前記第１工程の後、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
前記第２工程の後、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程と、
前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、
前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層の上部に、それぞれ第１と第２の磁気トンネル接合記憶素子を形成する第６工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項2】
前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項3】
前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成し、前記第２の柱状半導体層上部に第３の拡散層を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【0002】
近年、磁気抵抗メモリが開発されている（例えば、特許文献１を参照）。
【0003】
特許文献１図４Ａに示されているようなＳＴＴ−ＭＲＡＭアレイの従来の構成では、ソース・ライン（ＳＬ）は、ワード・ラインに対して直交でありかつビット・ライン（ＢＬ）に対して平行である。この構成を平面トランジスタを用いて形成すると、特許文献１図４Ｂに示されるように、ソースラインに対して付加的な金属１を生ずるので、ビット・セル・アレイに対して使用される面積を増大させ、そして大きいビット・セル寸法となる。
【0004】
基板に対してソース、ゲート、ドレインが垂直方向に配置され、ゲート電極が柱状半導体層を取り囲む構造のSurrounding Gate Transistor（以下、「ＳＧＴ」という。）が提案されている。（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【0005】
【特許文献1】特開２０１３−９３５９２号公報
【特許文献2】特開２００４−３５６３１４号公報
【発明の概要】
【発明が解決しようとする課題】
【0006】
そこで、セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することを目的とする。
【課題を解決するための手段】
【0007】
上記の課題を解決するために、本発明に係る半導体装置は、第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有することを特徴とする。
【0008】
上記の半導体装置は、さらに、前記第１のゲート配線に直交する方向に延在し、前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線を有する。
【0009】
上記の課題を解決するために、本発明に係る半導体装置は、半導体基板上に形成され、前記第１のゲート配線に直交する方向に延在する第１のフィン状半導体層と、前記第１のフィン状半導体層の周囲に形成された第１の絶縁膜と、
前記第１のフィン状半導体層上に形成された前記第１の柱状半導体層と、
前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、
前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、
前記第１のゲート配線に直交する方向に延在し、前記第１の磁気トンネル接合記憶素子の上部に接続された第１のビット線と、
前記第１の柱状半導体層の上部に形成された第１の拡散層と、
前記第１の柱状半導体層の下部に形成された第２の拡散層と、
前記第１のフィン状半導体層上に形成された第２の柱状半導体層と、
前記第２の柱状半導体層の周囲に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜の周囲に形成され、前記第１のフィン状半導体層に直交する方向に延在する第２のゲート配線と、
前記第２の柱状半導体層上に形成された第２の磁気トンネル接合記憶素子と、
前記第２の柱状半導体層の上部に形成された第３の拡散層と、
前記第２の柱状半導体層の下部に形成された前記第２の拡散層と、
を備え、
前記第２の拡散層は前記第１のフィン状半導体層に更に形成され、ソース線として機能することを特徴とする半導体装置。
【0010】
前記第１のゲート配線及び前記第２のゲート配線は、金属からなるものとすることができる。
【0011】
前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は、前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであるようにすることができる。
【0012】
前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに設けることができる。
【0013】
前記第１の柱状半導体層を水平に切ったときの断面積と、前記第１の磁気トンネル接合記憶素子を水平に切ったときの断面積とを、がほぼ同じにすることができる。
【0014】
上記の課題を解決するために、本発明に係る半導体装置の製造方法は、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程と、
前記第１工程の後、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程と、
前記第２工程の後、前記第１の柱状半導体層前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程と、
前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程と、
前記第４の工程の後、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程と、
前記第５工程の後、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層の上部に、それぞれ第１と第２の磁気トンネル接合記憶素子を形成する第６工程と、
を有することを特徴とする。
【0015】
前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化後、前記第１のポリシリコン上に第３の絶縁膜を形成することをさらに含むことができる。
【0016】
前記第１の柱状半導体層と前記第１のダミーゲートと前記第２の柱状半導体層と前記第２のダミーゲートの周囲に第４の絶縁膜を形成後、第３のレジストを形成し、エッチバックを行い、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層上部に第１の拡散層を形成し、前記第２の柱状半導体層上部に第３の拡散層を形成することができる。
【発明の効果】
【0017】
本発明によれば、柱状半導体を用いることにより、セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することができる。
【0018】
第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記ゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置により、セル面積を小さくすることができ、ソース線とビット線を異なる階層に形成することができる。
【0019】
また、第１の絶縁膜により隣接するフィン状半導体層を分離することができ、第１のフィン状半導体層に形成された第２の拡散層を用いて、各メモリセルのソースを相互に接続することができ、第２の拡散層はソース線として機能することができる。すなわち、磁気トンネル接合記憶素子を有するメモリにおいて、ソース線とビット線を異なる階層に形成することができ、ソース線とビット線を平行に形成し、かつセル面積を小さくすることができる。
【0020】
前記第１のゲート配線と前記第２のゲート配線とは、金属からなることにより、高速動作を行うことができる。
【0021】
前記第１のフィン状半導体層に直交する方向の前記第１の柱状半導体層の幅は前記第１のフィン状半導体層に直交する方向の前記第１のフィン状半導体層の幅と同じであることにより、フィン状半導体層と柱状半導体層とゲート配線とが、直交する二枚のマスクにて形成されたものであり、合わせずれを回避することができる。
【0022】
前記第１のゲート配線の周囲と底部に前記第１のゲート絶縁膜をさらに有することを特徴とすることにより、本半導体装置がゲートラストにより形成され、ゲート配線とフィン状半導体層との絶縁を確かなものとすることができる。
【0023】
前記第１の柱状半導体層を水平に切ったときの断面積と、前記第１の磁気トンネル接合記憶素子を水平に切ったときの断面積とがほぼ同じであることを特徴とすることにより、磁気トンネル接合記憶素子と柱状半導体層とを一体化して形成した場合、工程数を削減することができる。
【図面の簡単な説明】
【0024】
【図1】（ａ）は本発明に係る半導体装置の平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図2】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図3】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図4】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図5】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図6】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図7】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図8】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図9】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図10】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図11】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図12】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図13】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図14】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図15】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図16】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図17】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図18】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図19】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図20】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図21】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図22】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図23】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図24】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図25】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図26】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図27】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図28】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図29】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図30】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図31】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図32】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図33】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図34】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図35】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図36】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図37】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図38】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図39】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【図40】（ａ）は本発明に係る半導体装置の製造方法に係る平面図である。（ｂ）は（ａ）のＸ−Ｘ’線での断面図である。（ｃ）は（ａ）のＹ−Ｙ’線での断面図である。
【発明を実施するための形態】
【0025】
以下に図面に基づいて、本発明の実施の形態について説明する。本発明の実施形態の半導体装置の構造を図１に示す。
【0026】
図１（ａ）左下のメモリセルは、第１の柱状半導体層１１３と、前記第１の柱状半導体層１１３の周囲に形成された第１のゲート絶縁膜１３２ａと、前記ゲート絶縁膜１３２ａの周囲に形成された第１のゲート配線１３３ａと、前記第１の柱状半導体層１１３上に形成された第１の磁気トンネル接合記憶素子（１３６ａ、１３７ａ、１３８ａ）と、を有する。
【0027】
第１の磁気トンネル接合記憶素子は、固定相１３６ａ、トンネル障壁層１３７ａ、自由層１３８ａからなる。固定相１３６ａと第１の柱状半導体層１１３との間に下部電極１３５ａを有する。自由層１３８ａ上部に上部電極１３９ａを有する。
【0028】
前記第１のゲート配線１３３ａに直交する方向に延在する前記第１の磁気トンネル接合記憶素子（１３６ａ、１３７ａ、１３８ａ）の上部に接続された第１のビット線１４５ａを有する。
【0029】
前記第１の柱状半導体層１１３の上部に形成された第１の拡散層１１９と、前記第１の柱状半導体層１１３の下部に形成された第２の拡散層１２４と、を有する。
【0030】
第１のフィン状半導体層１０４は半導体基板上に形成され、第１のフィン状半導体層１０４は第１のゲート配線１３３ａに直交する方向に延在し、第１のフィン状半導体層１０４の周囲に形成された第１の絶縁膜１０６と、第１のフィン状半導体層１０４上に第１の柱状半導体層１１３は形成される。
【0031】
図１（ａ）右下のメモリセルは、第２の柱状半導体層１１４と、前記第２の柱状半導体層１１４の周囲に形成された第２のゲート絶縁膜１３２ｂと、前記第２のゲート絶縁膜１３２ｂの周囲に形成された第２のゲート配線１３３ｂと、前記第２の柱状半導体層１１４上に形成された第２の磁気トンネル接合記憶素子（１３６ｂ、１３７ｂ、１３８ｂ）と、を有する。
【0032】
第２の磁気トンネル接合記憶素子は、固定相１３６ｂ、トンネル障壁層１３７ｂ、自由層１３８ｂからなる。固定相１３６ｂと第２の柱状半導体層１１４との間に下部電極１３５ｂを有する。自由層１３８ｂ上部に上部電極１３９ｂを有する。
【0033】
前記第２のゲート配線１３３ｂに直交する方向に延在する前記第２の磁気トンネル接合記憶素子（１３６ｂ、１３７ｂ、１３８ｂ）の上部に接続された第１のビット線１４５ａを有する。
【0034】
前記第２の柱状半導体層１１４の上部に形成された第３の拡散層１２０と、前記第２の柱状半導体層１１４の下部に形成された第２の拡散層１２４と、を有する。
【0035】
第１のフィン状半導体層１０４上に第２の柱状半導体層１１４は形成される。
【0036】
前記第２の拡散層１２４は前記第１のフィン状半導体層１０４に更に形成されることを特徴とし、前記第２の拡散層１２４はソース線として機能する。
【0037】
前記第１のゲート配線１３３ａと前記第２のゲート配線１３３ｂとは、金属からなることが好ましい。
【0038】
図１（ａ）左上のメモリセルは、第１の柱状半導体層１１５と、前記第１の柱状半導体層１１５の周囲に形成された第１のゲート絶縁膜１３２ｄと、前記ゲート絶縁膜１３２ｄの周囲に形成された第１のゲート配線１３３ａと、前記第１の柱状半導体層１１５上に形成された第１の磁気トンネル接合記憶素子（１３６ｃ、１３７ｃ、１３８ｃ）と、を有する。
【0039】
第１の磁気トンネル接合記憶素子は、固定相１３６ｃ、トンネル障壁層１３７ｃ、自由層１３８ｃからなる。固定相１３６ｃと第１の柱状半導体層１１５との間に下部電極１３５ｃを有する。自由層１３８ｃ上部に上部電極１３９ｃを有する。
【0040】
前記第１のゲート配線１３３ａに直交する方向に延在する前記第１の磁気トンネル接合記憶素子（１３６ｃ、１３７ｃ、１３８ｃ）の上部に接続された第１のビット線１４５ｂを有する。
【0041】
前記第１の柱状半導体層１１５の上部に形成された第１の拡散層１２１と、前記第１の柱状半導体層１１５の下部に形成された第２の拡散層１２５と、を有する。
【0042】
第１のフィン状半導体層１０５は半導体基板上に形成され、第１のフィン状半導体層１０５は第１のゲート配線１３３ａに直交する方向に延在し、第１のフィン状半導体層１０５の周囲に形成された第１の絶縁膜１０６と、第１のフィン状半導体層１０５上に第１の柱状半導体層１１５は形成される。
【0043】
図１（ａ）右上のメモリセルは、第２の柱状半導体層１１６と、前記第２の柱状半導体層１１６の周囲に形成された第２のゲート絶縁膜１３２ｄと、前記第２のゲート絶縁膜１３２ｄの周囲に形成された第２のゲート配線１３３ｂと、前記第２の柱状半導体層１１６上に形成された第２の磁気トンネル接合記憶素子（１３６ｄ、１３７ｄ、１３８ｄ）と、を有する。
【0044】
第２の磁気トンネル接合記憶素子は、固定相１３６ｄ、トンネル障壁層１３７ｄ、自由層１３８ｄからなる。固定相１３６ｄと第２の柱状半導体層１１６との間に下部電極１３５ｄを有する。自由層１３８ｄ上部に上部電極１３９ｄを有する。
【0045】
前記第２のゲート配線１３３ｂに直交する方向に延在する前記第２の磁気トンネル接合記憶素子（１３６ｄ、１３７ｄ、１３８ｄ）の上部に接続された第１のビット線１４５ｂを有する。
【0046】
前記第２の柱状半導体層１１６の上部に形成された第３の拡散層１２２と、前記第２の柱状半導体層１１６の下部に形成された第２の拡散層１２５と、を有する。
【0047】
第１のフィン状半導体層１０５上に第２の柱状半導体層１１６は形成される。
【0048】
前記第２の拡散層１２５は前記第１のフィン状半導体層１０５に更に形成されることを特徴とし、前記第２の拡散層１２５はソース線として機能する。
【0050】
まず、半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程を示す。本実施例では、シリコン基板としたが、半導体であればよい。
【0051】
図２に示すように、シリコン基板１０１上にフィン状シリコン層を形成するための第１のレジスト１０２、１０３を形成する。
【0052】
図３に示すように、シリコン基板１０１をエッチングし、第１のフィン状シリコン層１０４、１０５を形成する。今回はレジストをマスクとしてフィン状シリコン層を形成したが、酸化膜や窒化膜といったハードマスクを用いてもよい。
【0053】
図４に示すように、第１のレジスト１０２、１０３を除去する。
【0054】
図５に示すように、第１のフィン状シリコン層１０４、１０５の周囲に第１の絶縁膜１０６を堆積する。第１の絶縁膜として高密度プラズマによる酸化膜や低圧CVD(Chemical Vapor Deposition)による酸化膜を用いてもよい。
【0055】
図６に示すように、第１の絶縁膜１０６をエッチバックし、第１のフィン状シリコン層１０４、１０５の上部を露出する。
【0056】
以上により半導体基板上に第１のフィン状半導体層を形成し、前記第１のフィン状半導体層の周囲に第１の絶縁膜を形成する第１工程が示された。
【0057】
次に、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程を示す。
【0058】
図７に示すように、前記第１のフィン状シリコン層１０４、１０５の周囲に第２の絶縁膜１０７、１０８を形成する。第２の絶縁膜１０７、１０８は、酸化膜が好ましい。
【0059】
図８に示すように、前記第２の絶縁膜１０７、１０８の上に第１のポリシリコン１０９を堆積し平坦化する。
【0060】
図９に示すように、前記第１のポリシリコン１０９上に第３の絶縁膜１１０を形成する。第３の絶縁膜１１０は、窒化膜が好ましい。
【0061】
図１０に示すように、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジスト１１１、１１２を、前記第１のフィン状シリコン層１０４、１０５の方向に対して垂直の方向に形成する。
【0062】
図１１に示すように、前記第３の絶縁膜１１０と前記第１のポリシリコン１０９と前記第２の絶縁膜１０７、１０８と前記第１のフィン状シリコン層１０４、１０５をエッチングすることにより、第１の柱状シリコン層１１３、１１５と前記第１のポリシリコンによる第１のダミーゲート１０９ａと第２の柱状シリコン層１１４、１１６と前記第１のポリシリコンによる第２のダミーゲート１０９ｂを形成する。このとき、第３の絶縁膜１１０は、分離され、第３の絶縁膜１１０ａ、１１０ｂとなる。また、第２の絶縁膜１０７、１０８は分離され、第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂとなる。このとき、第２のレジスト１１１、１１２がエッチング中に除去された場合、第３の絶縁膜１１０ａ、１１０ｂがハードマスクとして機能する。第２のレジストがエッチング中に除去されないとき、第３の絶縁膜を使用しなくてもよい。
【0063】
図１２に示すように、第２のレジスト１１１、１１２を除去する。
【0064】
以上により、前記第１のフィン状半導体層の周囲に第２の絶縁膜を形成し、前記第２の絶縁膜の上に第１のポリシリコンを堆積し平坦化し、第１と第２のゲート配線と第１の柱状半導体層と第２の柱状半導体層を形成するための第２のレジストを、前記第１のフィン状半導体層の方向に対して垂直の方向に形成し、前記第１のポリシリコンと前記第２の絶縁膜と前記第１のフィン状半導体層をエッチングすることにより、第１の柱状半導体層と前記第１のポリシリコンによる第１のダミーゲートと第２の柱状半導体層と前記第１のポリシリコンによる第２のダミーゲートを形成する第２工程が示された。
【0065】
次に、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程を示す。
【0066】
図１３に示すように、前記第１の柱状シリコン層１１３、１１５と前記第２の柱状シリコン層１１４、１１６と前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂの周囲に第４の絶縁膜１１７を形成する。第４の絶縁膜１１７は、酸化膜が好ましい。
【0067】
図１４に示すように、第３のレジスト１１８を形成し、エッチバックを行い、前記第１の柱状シリコン層１１３、１１５上部と前記第２の柱状シリコン層１１４、１１６上部を露出する。
【0068】
図１５に示すように、不純物を導入し、前記第１の柱状シリコン層１１３、１１５上部に第１の拡散層１１９、１２１を形成する。また、第２の柱状シリコン層１１４、１１６上部に第３の拡散層１２０、１２２を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。
【0069】
図１６に示すように、第３のレジスト１１８を除去する。
【0070】
図１７に示すように、第４の絶縁膜１１７の周囲に第２のポリシリコン１２３を堆積する。
【0071】
図１８に示すように、第２のポリシリコン１２３をエッチングをすることにより、前記第１のダミーゲート１０９ａと前記第１の柱状シリコン層１１３、１１５と前記第２のダミーゲート１０９ｂと前記第２の柱状シリコン層１１４、１１６の側壁に残存させ、第３のダミーゲート１２３ａと第４のダミーゲート１２３ｂを形成する。このとき、第４の絶縁膜１１７は分離され、第４の絶縁膜１１７ａ、１１７ｂとなってもよい。
【0072】
以上により、前記第１の柱状半導体層と前記第２の柱状半導体層と前記第１のダミーゲートと前記第２のダミーゲートの周囲に第４の絶縁膜を形成し、前記第４の絶縁膜の周囲に第２のポリシリコンを堆積し、エッチングをすることにより、前記第１のダミーゲートと前記第１の柱状半導体層と前記第２のダミーゲートと前記第２の柱状半導体層の側壁に残存させ、第３のダミーゲートと第４のダミーゲートを形成する第３工程が示された。
【0073】
次に、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程を示す。
【0074】
図１９に示すように、不純物を導入し、前記第１の柱状シリコン層１１３、１１５下部と前記第２の柱状シリコン層１１４、１１６下部と第１のフィン状シリコン層１０４、１０５上部に第２の拡散層１２４、１２５を形成する。ｎ型拡散層のときは、砒素やリンを導入することが好ましい。ｐ型拡散層のときは、ボロンを導入することが好ましい。拡散層形成は、後述の第５の絶縁膜からなるサイドウォール形成後に行ってもよい。
【0075】
図２０に示すように、前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとの周囲に、第５の絶縁膜１２６を形成する。第５の絶縁膜１２６は、窒化膜が好ましい。
【0076】
図２１に示すように、第５の絶縁膜１２６をエッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォール１２６ａ、１２６ｂを形成する。
【0077】
図２２に示すように、前記第２の拡散層１２４、１２５上に金属と半導体の化合物１２７ａ、１２７ｂ、１２７ｃ、１２８ａ、１２８ｂ、１２８ｃを形成する。このとき、第３のダミーゲート１２３ａ上部、第４のダミーゲート１２３ｂ上部にも金属と半導体の化合物１２９ａ、１２９ｂが形成されてもよい。
【0078】
以上により、前記第１のフィン状半導体層上部と前記第１の柱状半導体層下部と前記第２の柱状半導体層下部に第２の拡散層を形成し、前記第３のダミーゲートと前記第４のダミーゲートとの周囲に、第５の絶縁膜を形成し、エッチングをし、サイドウォール状に残存させ、前記第５の絶縁膜からなるサイドウォールを形成し、前記第２の拡散層上に金属と半導体の化合物を形成し、ソース線を形成する第４工程が示された。
【0079】
次に、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程を示す。
【0080】
図２３に示すように、窒化膜１３０を堆積し、層間絶縁膜１３１を堆積する。
【0081】
図２４に示すように、化学機械研磨し、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとの上部を露出する。このとき、第３のダミーゲート１２３ａ上部、第４のダミーゲート１２３ｂ上部の金属と半導体の化合物１２９ａ、１２９ｂを除去する。
【0082】
図２５に示すように、前記第１のダミーゲート１０９ａと前記第２のダミーゲート１０９ｂと前記第３のダミーゲート１２３ａと前記第４のダミーゲート１２３ｂとを除去する。
【0083】
図２６に示すように、前記第２の絶縁膜１０７ａ、１０７ｂ、１０８ａ、１０８ｂと前記第４の絶縁膜１１７ａ、１１７ｂを除去する。
【0084】
図２７に示すように、第１と第２のゲート絶縁膜となるゲート絶縁膜１３２を前記第１の柱状シリコン層１１３、１１５の周囲と前記第２の柱状シリコン層１１４、１１６の周囲と前記第５の絶縁膜１２６ａ、１２６ｂの内側に形成する。
【0085】
図２８に示すように、金属１３３を堆積する。
【0086】
図２９に示すように、金属１３３のエッチバックを行い、前記第１の柱状シリコン層１１３、１１５の周囲に第１のゲート配線１３３ａを形成し、前記第２の柱状シリコン層１１４、１１６の周囲に第２のゲート配線１３３ｂを形成する。
【0087】
以上により、層間絶縁膜を堆積し平坦化し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとの上部を露出し、前記第１のダミーゲートと前記第２のダミーゲートと前記第３のダミーゲートと前記第４のダミーゲートとを除去し、前記第２の絶縁膜と前記第４の絶縁膜を除去し、第１と第２のゲート絶縁膜となるゲート絶縁膜を前記第１の柱状半導体層の周囲と前記第２の柱状半導体層の周囲と前記第５の絶縁膜の内側に形成し、金属を堆積し、エッチバックを行い、前記第１の柱状半導体層の周囲に第１のゲート配線を形成し、前記第２の柱状半導体層の周囲に第２のゲート配線を形成する第５工程が示された。
【0088】
次に、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層の上部に第１と第２の磁気トンネル接合記憶素子を形成する第６工程を示す。
【0089】
図３０に示すように、第２の層間絶縁膜１３４を堆積する。
【0090】
図３１に示すように、第２の層間絶縁膜１３４をエッチバックし、第１の柱状シリコン層１１３、１１５上部と、第２の柱状シリコン層１１４、１１６上部を露出する。このときゲート絶縁膜１３２は分離され、第１のゲート絶縁膜１３２ａ、第２のゲート絶縁膜１３２ｂとなる。また、第２の層間絶縁膜１３４は分離され、第２の層間絶縁膜１３４ａ、１３４ｂとなる。
【0091】
図３２に示すように、下部電極のための金属１３５と固定相のための膜１３６、トンネル障壁層のための膜１３７、自由層のための膜１３８、上部電極のための金属１３９を堆積する。固定相のための膜１３６は、ＣｏＦｅＢが好ましい。また、トンネル障壁層のための膜１３７は、ＭｇＯが好ましい。また、自由層のための膜１３８は、ＣｏＦｅＢが好ましい。また、２重ＭｇＯ自由層層構造としてもよい。
【0092】
図３３に示すように、第１と第２の磁気トンネル接合記憶素子を形成するための第５のレジスト１４０、１４１、１４２、１４３を形成する。
【0093】
図３４に示すように、下部電極のための金属１３５と固定相のための膜１３６、トンネル障壁層のための膜１３７、自由層のための膜１３８、上部電極のための金属１３９をエッチングする。金属１３５は、分離され、下部電極１３５ａ、１３５ｂ、１３５ｃ、１３５ｄとなる。また、固定相のための膜１３６は、分離され、固定相１３６ａ、１３６ｂ、１３６ｃ、１３６ｄとなる。また、トンネル障壁層のための膜１３７は分離され、トンネル障壁層１３７ａ、１３７ｂ、１３７ｃ、１３７ｄとなる。自由層のための膜１３８は分離され、自由層１３８ａ、１３８ｂ、１３８ｃ、１３８ｄとなる。また、上部電極のための金属１３９は分離され、上部電極１３９ａ、１３９ｂ、１３９ｃ、１３９ｄとなる。
【0094】
図３５に示すように、第５のレジスト１４０、１４１、１４２、１４３を除去する。
【0095】
図３６に示すように、第３の層間絶縁膜１４４を堆積し、エッチバックし、上部電極１３９ａ、１３９ｂ、１３９ｃ、１３９ｄ上部を露出する。
【0096】
図３７に示すように、金属１４５を堆積する。
【0097】
図３８に示すように、ビット線を形成するため第６のレジスト１４６、１４７を形成する。
【0098】
図３９に示すように、金属１４５をエッチングし、ビット線１４５ａ、１４５ｂを形成する。
【0099】
図４０に示すように、第６のレジスト第６のレジスト１４６、１４７を除去する。
【0100】
以上により、第２の層間絶縁膜を堆積し、平坦化し、前記第１の柱状半導体層上部と前記第２の柱状半導体層上部を露出し、前記第１の柱状半導体層の上部と前記第２の柱状半導体層の上部に第１と第２の磁気トンネル接合記憶素子を形成する第６工程が示された。
【0101】
以上により、本発明の実施形態に係る半導体装置の構造を形成するための製造工程が示された。
【0102】
なお、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。
【0103】
例えば、上記実施例において、ｐ型（ｐ+型を含む。）とｎ型（ｎ+型を含む。）とをそれぞれ反対の導電型とした半導体装置の製造方法、及び、それにより得られる半導体装置も当然に本発明の技術的範囲に含まれる。
【符号の説明】
【0104】
１０１．シリコン基板１０２．第１のレジスト
１０３．第１のレジスト
１０４．第１のフィン状シリコン層
１０５．第１のフィン状シリコン層
１０６．第１の絶縁膜
１０７．第２の絶縁膜
１０７ａ．第２の絶縁膜
１０７ｂ．第２の絶縁膜
１０８．第２の絶縁膜
１０８ａ．第２の絶縁膜
１０８ｂ．第２の絶縁膜
１０９．第１のポリシリコン
１０９ａ．第１のダミーゲート
１０９ｂ．第２のダミーゲート
１１０．第３の絶縁膜
１１０ａ．第３の絶縁膜
１１０ｂ．第３の絶縁膜
１１１．第２のレジスト
１１２．第２のレジスト
１１３．第１の柱状シリコン層
１１４．第２の柱状シリコン層
１１５．第１の柱状シリコン層
１１６．第２の柱状シリコン層
１１７．第４の絶縁膜
１１７ａ．第４の絶縁膜
１１７ｂ．第４の絶縁膜
１１８．第３のレジスト
１１９．第１の拡散層
１２０．第３の拡散層
１２１．第１の拡散層
１２２．第３の拡散層
１２３．第２のポリシリコン
１２３ａ．第３のダミーゲート
１２３ｂ．第４のダミーゲート
１２４．第２の拡散層
１２５．第２の拡散層
１２６．第５の絶縁膜
１２６ａ．第５の絶縁膜からなるサイドウォール
１２６ｂ．第５の絶縁膜からなるサイドウォール
１２７ａ．金属と半導体の化合物
１２７ｂ．金属と半導体の化合物
１２７ｃ．金属と半導体の化合物
１２８ａ．金属と半導体の化合物
１２８ｂ．金属と半導体の化合物
１２８ｃ．金属と半導体の化合物
１２９ａ．金属と半導体の化合物
１２９ｂ．金属と半導体の化合物
１３０．窒化膜
１３１．層間絶縁膜
１３２．ゲート絶縁膜
１３２ａ．第１のゲート絶縁膜
１３２ｂ．第２のゲート絶縁膜
１３３．金属
１３３ａ．第１のゲート配線
１３３ｂ．第２のゲート配線
１３４．第２の層間絶縁膜
１３４ａ．第２の層間絶縁膜
１３４ｂ．第２の層間絶縁膜
１３５．下部電極のための金属
１３５ａ．下部電極
１３５ｂ．下部電極
１３５ｃ．下部電極
１３５ｄ．下部電極
１３６．固定相のための膜
１３６ａ．固定相
１３６ｂ．固定相
１３６ｃ．固定相
１３６ｄ．固定相
１３７．トンネル障壁層のための膜
１３７ａ．トンネル障壁層
１３７ｂ．トンネル障壁層
１３７ｃ．トンネル障壁層
１３７ｄ．トンネル障壁層
１３８．自由層のための膜
１３８ａ．自由層
１３８ｂ．自由層
１３８ｃ．自由層
１３８ｄ．自由層
１３９．上部電極のための金属
１３９ａ．上部電極
１３９ｂ．上部電極
１３９ｃ．上部電極
１３９ｄ．上部電極
１４０．第５のレジスト
１４１．第５のレジスト
１４２．第５のレジスト
１４３．第５のレジスト
１４４．第３の層間絶縁膜
１４５．金属
１４５ａ．ビット線
１４５ｂ．ビット線
１４６．第６のレジスト
１４７．第６のレジスト
【要約】
【課題】セル面積を小さくすることができる、磁気トンネル接合記憶素子を有するメモリの構造及び製造方法を提供することを課題とする。【解決手段】
第１の柱状半導体層と、前記第１の柱状半導体層の周囲に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜の周囲に形成された第１のゲート配線と、前記第１の柱状半導体層上に形成された第１の磁気トンネル接合記憶素子と、を有することを特徴とする半導体装置により、上記課題を解決する。
【選択図】図１