特許 5661099 メモリセルのドレイン電圧用及びゲート電圧用のレギュレータを共有したフラッシュメモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5661099

(24)【登録日】2014年12月12日

(45)【発行日】2015年1月28日

(54)【発明の名称】メモリセルのドレイン電圧用及びゲート電圧用のレギュレータを共有したフラッシュメモリ

(51)【国際特許分類】

   G11C 16/06 20060101AFI20150108BHJP

【ＦＩ】

   G11C17/00 634F

   G11C17/00 633D

【請求項の数】21

【全頁数】16

(21)【出願番号】特願2012-504170(P2012-504170)

(86)(22)【出願日】2010年12月21日

(86)【国際出願番号】JP2010007402

(87)【国際公開番号】WO2011111144

(87)【国際公開日】20110915

【審査請求日】2013年9月27日

(31)【優先権主張番号】特願2010-52722(P2010-52722)

(32)【優先日】2010年3月10日

(33)【優先権主張国】JP

(73)【特許権者】

【識別番号】000005821

【氏名又は名称】パナソニック株式会社

(74)【代理人】

【識別番号】110001427

【氏名又は名称】特許業務法人前田特許事務所

(72)【発明者】

【氏名】持田 礼司

(72)【発明者】

【氏名】圓山 敬史

(72)【発明者】

【氏名】濱本 幸昌

【審査官】 滝谷 亮一

(56)【参考文献】

【文献】 特開２００８−２１７９１４（ＪＰ，Ａ）

【文献】 特開平０５−０１２８９１（ＪＰ，Ａ）

【文献】 特開２００８−２６９７２７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ１１Ｃ １６／０６

(57)【特許請求の範囲】

【請求項1】

メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、
前記メモリセルと、１個のレギュレータと、第１及び第２のスイッチと、前記メモリセルに電圧を印加するための電圧印加トランジスタとを有し、
前記レギュレータの出力は前記第１及び第２のスイッチの入力が接続され、
前記第１のスイッチの出力は前記電圧印加トランジスタのゲートに接続され、
前記電圧印加トランジスタのドレイン端から前記メモリセルのドレイン端に電圧を印加し、
前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加する
ことを特徴とする半導体記憶装置。

【請求項2】

メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、
前記メモリセルと、１個のレギュレータと、第２及び第３のスイッチと、電圧印加トランジスタとを有し、
前記レギュレータの出力は、前記第２のスイッチの入力と、前記電圧印加トランジスタのゲートとに接続され、
前記電圧印加トランジスタのドレイン端から前記第３のスイッチを介して前記メモリセルのドレイン端に電圧を印加し、
前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加する
ことを特徴とする半導体記憶装置。

【請求項3】

前記請求項１記載の半導体記憶装置であって、
前記第２のスイッチの出力に第４のスイッチの出力が接続され、
前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加する
ことを特徴とする半導体記憶装置。

【請求項4】

前記請求項２記載の半導体記憶装置であって、
前記第２のスイッチの出力に第４のスイッチの出力が接続され、
前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加する
ことを特徴とする半導体記憶装置。

【請求項5】

前記請求項３記載の半導体記憶装置であって、
第１の動作モードでは、前記第１及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、
第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加される
ことを特徴とする半導体記憶装置。

【請求項6】

前記請求項４記載の半導体記憶装置であって、
第１の動作モードでは、前記第３及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、
第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加される
ことを特徴とする半導体記憶装置。

【請求項7】

前記請求項１又は３記載の半導体記憶装置であって、
更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、
前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、
前記第６のスイッチの入力には前記電圧発生回路の出力が接続される
ことを特徴とする半導体記憶装置。

【請求項8】

前記請求項２又は４記載の半導体記憶装置であって、
更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、
前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、
前記第６のスイッチの入力には前記電圧発生回路の出力が接続される
ことを特徴とする半導体記憶装置。

【請求項9】

前記請求項１又は３記載の半導体記憶装置であって、
更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、
前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、
前記第６のスイッチの出力には前記センスアンプの入力が接続される
ことを特徴とする半導体記憶装置。

【請求項10】

前記請求項２又は４記載の半導体記憶装置であって、
更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、
前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、
前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、
前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、
前記第６のスイッチの出力には前記センスアンプの入力が接続される
ことを特徴とする半導体記憶装置。

【請求項11】

前記請求項１又は３記載の半導体記憶装置であって、
更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、
前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、
前記メモリセルのソース端は、接地に接続される
ことを特徴とする半導体記憶装置。

【請求項12】

前記請求項２又は４記載の半導体記憶装置であって、
更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、
前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、
前記メモリセルのソース端は、接地に接続される
ことを特徴とする半導体記憶装置。

【請求項13】

前記請求項７記載の半導体記憶装置であって、
第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加される
ことを特徴とする半導体記憶装置。

【請求項14】

前記請求項８記載の半導体記憶装置であって、
第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加される
ことを特徴とする半導体記憶装置。

【請求項15】

前記請求項９記載の半導体記憶装置であって、
第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加される
ことを特徴とする半導体記憶装置。

【請求項16】

前記請求項１０記載の半導体記憶装置であって、
第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加される
ことを特徴とする半導体記憶装置。

【請求項17】

前記請求項１１記載の半導体記憶装置であって、
第１の動作モードでは、前記第１及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加される
ことを特徴とする半導体記憶装置。

【請求項18】

前記請求項１２記載の半導体記憶装置であって、
第１の動作モードでは、前記第３及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、
第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加される
ことを特徴とする半導体記憶装置。

【請求項19】

前記請求項５、６、１３〜１６の何れか１項に記載の半導体記憶装置であって、
前記第１の動作モードはメモリセルへの書込み、前記第２の動作モードはメモリセル情報の読出しである
ことを特徴とする半導体記憶装置。

【請求項20】

前記請求項３、４、１３〜１６の何れか１項に記載の半導体記憶装置であって、
前記レギュレータの出力とは異なる電圧は昇圧回路の出力電圧である
ことを特徴とする半導体記憶装置。

【請求項21】

前記請求項１〜４、７〜１２の何れか１項に記載の半導体記憶装置であって、
前記電圧印加トランジスタのソース端には昇圧回路の出力が接続される
ことを特徴とする半導体記憶装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体記憶装置に関し、特に、ＥＥＰＲＯＭ（Electrically Erasable Programmable Read Only Memory）等の不揮発性メモリに関する。

【背景技術】

【0002】

ＥＥＰＲＯＭでは、メモリセルの記憶内容を電気信号によって消去及び書き換えすることができる。具体的な書込みには、ＨＣＩ（Hot Carrier Injection：ホットキャリア注入）を利用するものがある。その際、第１のレギュレータ出力をメモリセルのゲートに印加すると共に、第２のレギュレータ出力は電圧印加トランジスタのゲートに接続し、前記電圧印加トランジスタのドレイン端から前記メモリセルのドレイン端に電圧を印加しながら、メモリセルのゲート電圧を調整する。このような技術は、例えば、特許文献１に記載されている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８−２１７９１４号公報（第９図）

【発明の概要】

【発明が解決しようとする課題】

【0004】

しかしながら、前記従来の回路構成では、必要な出力電圧範囲や精度が異なるために、メモリセルのドレイン電圧用レギュレータと、メモリセルのゲート電圧用レギュレータとの２基のレギュレータが必要となり、回路面積が大きくなるという課題がある。

【課題を解決するための手段】

【0005】

前記課題を解決するために、本発明では、前記２基のレギュレータの兼用化を図ることとして、電圧印加トランジスタのドレイン端からメモリセルのドレイン端に印加する電圧をレギュレータで調整する際には、メモリセルのゲート電圧をレギュレータを介さずに電圧印加する構成を採用する。

【0006】

具体的に、請求項１記載の発明の半導体記憶装置は、メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、前記メモリセルと、１個のレギュレータと、第１及び第２のスイッチと、前記メモリセルに電圧を印加するための電圧印加トランジスタとを有し、前記レギュレータの出力は前記第１及び第２のスイッチの入力が接続され、前記第１のスイッチの出力は前記電圧印加トランジスタのゲートに接続され、前記電圧印加トランジスタのドレイン端から前記メモリセルのドレイン端に電圧を印加し、前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加することを特徴とする。

【0007】

請求項２記載の発明の半導体記憶装置は、メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、前記メモリセルと、１個のレギュレータと、第２及び第３のスイッチと、電圧印加トランジスタとを有し、前記レギュレータの出力は、前記第２のスイッチの入力と、前記電圧印加トランジスタのゲートとに接続され、前記電圧印加トランジスタのドレイン端から前記第３のスイッチを介して前記メモリセルのドレイン端に電圧を印加し、前記第２のスイッチの出力は前記メモリセルのゲートに接続されて電圧を印加することを特徴とする。

【0008】

請求項３記載の発明は、前記請求項１記載の半導体記憶装置であって、前記第２のスイッチの出力に第４のスイッチの出力が接続され、前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加することを特徴とする。

【0009】

請求項４記載の発明は、前記請求項２記載の半導体記憶装置であって、前記第２のスイッチの出力に第４のスイッチの出力が接続され、前記レギュレータ出力とは異なる電圧を前記メモリセルのゲートに印加することを特徴とする。

【0010】

請求項５記載の発明は、前記請求項３記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加されることを特徴とする。

【0011】

請求項６記載の発明は、前記請求項４記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、第２の動作モードでは、前記第２のスイッチがオンし、前記メモリセルのゲートに前記レギュレータの出力電圧が印加されることを特徴とする。

【0012】

請求項７記載の発明は、前記請求項１又は３記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、前記第６のスイッチの入力には前記電圧発生回路の出力が接続されることを特徴とする。

【0013】

請求項８記載の発明は、前記請求項２又は４記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの入力が接続され、前記第５のスイッチの出力には前記センスアンプの入力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの出力が接続され、前記第６のスイッチの入力には前記電圧発生回路の出力が接続されることを特徴とする。

【0014】

請求項９記載の発明は、前記請求項１又は３記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、前記第６のスイッチの出力には前記センスアンプの入力が接続されることを特徴とする。

【0015】

請求項１０記載の発明は、前記請求項２又は４記載の半導体記憶装置であって、更に、第５及び第６のスイッチと、接地接続トランジスタと、センスアンプと、電圧発生回路とを有し、前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力が接続され、前記メモリセルのソース端は、前記接地接続トランジスタを介して、接地に接続され、前記メモリセルのソース端と前記接地接続トランジスタとの間には前記第６のスイッチの入力が接続され、前記第６のスイッチの出力には前記センスアンプの入力が接続されることを特徴とする。

【0016】

請求項１１記載の発明は、前記請求項１又は３記載の半導体記憶装置であって、更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、前記電圧印加トランジスタのドレイン端と前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、前記メモリセルのソース端は、接地に接続されることを特徴とする。

【0017】

請求項１２記載の発明は、前記請求項２又は４記載の半導体記憶装置であって、更に、第５のスイッチと、センスアンプと、電圧発生回路とを有し、前記第３のスイッチと前記メモリセルのドレイン端との間には前記第５のスイッチの出力が接続され、前記第５のスイッチの入力には前記電圧発生回路の出力と前記センスアンプの入力とが接続され、前記メモリセルのソース端は、接地に接続されることを特徴とする。

【0018】

請求項１３記載の発明は、前記請求項７記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加されることを特徴とする。

【0019】

請求項１４記載の発明は、前記請求項８記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソースには前記電圧発生回路の出力電圧が印加されることを特徴とする。

【0020】

請求項１５記載の発明は、前記請求項９記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加されることを特徴とする。

【0021】

請求項１６記載の発明は、前記請求項１０記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチと前記接地接続トランジスタがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５及び第６のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加され、前記メモリセルのソース端には前記センスアンプの入力が印加されることを特徴とする。

【0022】

請求項１７記載の発明は、前記請求項１１記載の半導体記憶装置であって、第１の動作モードでは、前記第１及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加されることを特徴とする。

【0023】

請求項１８記載の発明は、前記請求項１２記載の半導体記憶装置であって、第１の動作モードでは、前記第３及び第４のスイッチがオンし、前記メモリセルのドレイン端には前記レギュレータの出力電圧が印加され、前記メモリセルのゲートには前記レギュレータの出力とは異なる電圧が印加され、前記メモリセルのソースは接地に接続され、第２の動作モードでは、前記第２及び第５のスイッチがオンし、前記メモリセルのドレイン端には前記電圧発生回路の出力電圧が印加されると共に前記センスアンプの入力が接続され、前記メモリセルのゲートには前記レギュレータの出力電圧が印加されることを特徴とする。

【0024】

請求項１９記載の発明は、前記請求項５、６、１３〜１６の何れか１項に記載の半導体記憶装置であって、前記第１の動作モードはメモリセルへの書込み、前記第２の動作モードはメモリセル情報の読出しであることを特徴とする。

【0025】

請求項２０記載の発明は、前記請求項３、４、１３〜１６の何れか１項に記載の半導体記憶装置であって、前記レギュレータの出力とは異なる電圧は昇圧回路の出力電圧であることを特徴とする。

【0026】

請求項２１記載の発明は、前記請求項１〜４、７〜１２の何れか１項に記載の半導体記憶装置であって、前記電圧印加トランジスタのソース端には昇圧回路の出力が接続されることを特徴とする。

【0027】

以上により、請求項１〜２１記載の発明では、第１のモード時（例えば書き込み時）には、メモリセルのゲート電圧はレギュレートしない電圧を直接印加し、レギュレータの出力を電圧印加トランジスタのゲートに与えて、メモリセルのドレイン側に印加する電圧を前記レギュレータの出力電圧で制御する。一方、第２のモード（例えば読み出し時）には、前記レギュレータの出力をメモリセルのゲートに与えて、メモリセルのゲート電圧を制御する。

【0028】

従って、第１のモードにおけるメモリセルのゲート電圧はレギュレータを介さずに電圧印加されるので、第１のモードで使用するメモリセルのドレイン電圧印加レギュレータと、第２のモードで使用するメモリセルのゲート電圧レギュレータとを兼用化することができ、小面積な半導体記憶装置を提供できる。

【発明の効果】

【0029】

以上説明したように、本発明によれば、第１のモードで使用するメモリセルのドレイン電圧印加レギュレータと、第２のモードで使用するメモリセルのゲート電圧レギュレータとを兼用化して、小面積な半導体記憶装置を提供できる。

【図面の簡単な説明】

【0030】

【図1】図１は本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。

【図2】図２は同半導体記憶装置の要部構成を示す回路図である。

【図3】図３は同半導体記憶装置に備えるレギュレータの具体的構成を示す図である。

【図4】図４は本発明の第２の実施形態の半導体記憶装置の要部構成を示す図である。

【図5】図５は本発明の第３の実施形態の半導体記憶装置の要部構成を示す図である。

【図6】図６は本発明の第４の実施形態の半導体記憶装置の要部構成を示す図である。

【図7】図７は本発明の第５の実施形態の半導体記憶装置の要部構成を示す図である。

【発明を実施するための形態】

【0031】

以下、本発明の実施形態を説明する。

【0032】

（第１の実施形態）
図１は、本発明の第１の実施形態に係る半導体記憶装置の構成を示すブロック図である。同図に示すように、本半導体記憶装置１００は、メモリセルの記憶内容を電気信号によって消去及び書き込みすることができる半導体記憶装置であって、内部に、メモリセルアレイ１０１、ロウデコーダ１０２、カラムデコーダ１０３、書込み・読出し回路１０４、電源回路１０５を具備している。

【0033】

前記メモリセルアレイ１０１は、ビット線とワード線との交差部に配置される電気的に書換え可能な複数のメモリセルを有している。これらのメモリセルは行列状に配置されている。

【0034】

前記電源回路１０５は、前記ロウデコーダ１０２、カラムデコーダ１０３、書込み・読出し回路１０４に電圧を供給している。

【0035】

前記ロウデコーダ１０２は、電源回路１０５から供給された電圧を、選択されたメモリセルに印加する。また、カラムデコーダ１０３は、書込み・読出し回路１０４から供給された電圧を、選択されたメモリセルに印加する。更に、カラムデコーダ１０３は、読出し時にはメモリセルの情報を書込み・読出し回路１０４に出力する。書込み・読出し回路１０４は、電源回路１０５から供給された電圧をカラムデコーダ１０３に出力し、読出し時にはカラムデコーダ１０３から入力されたメモリセル情報からメモリセルの状態を判定する機能を有する。

【0036】

図２は、前記図１の半導体記憶装置１００の一部を示す回路図である。メモリセルアレイ１０１には複数のメモリセル２０７が配置され、カラムデコーダ１０３には複数の選択トランジスタ２０６が配置されており、図２にはその一部を記載している。Ｒ１、Ｒ２は、各々、メモリセル２０７と選択トランジスタ２０６との間の寄生抵抗、及び選択トランジスタ２０６と書込み・読出し回路１０４の電圧印加トランジスタ２０５との間の寄生抵抗を示している。前記電圧印加トランジスタ２０５のドレイン端には、電源回路１０５の昇圧回路２０８の出力電圧ＶＰＰ２が接続されている。そして、メモリセル２０７のソース側はスイッチ（図示せず）を介して接地電位に接続されている。

【0037】

前記電源回路１０５において、昇圧電圧２０８の出力電圧ＶＰＰ１を接続したレギュレータ２０１の出力には、第１のスイッチ２０２及び第２のスイッチ２０３の入力が接続され、第１のスイッチ２０２の出力はメモリセル２０７のドレイン側に電圧を印加する電圧印加トランジスタ２０５のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のドレイン側に印加する電圧を制御することが可能である。また、第２のスイッチ２０３の出力はロウデコーダ１０２を介してメモリセル２０７のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のゲートに印加する電圧を制御することが可能である。更に、メモリセル２０７のゲートには、出力を前記第２のスイッチ２０３の出力に接続した第４のスイッチ２０４を介して昇圧回路２０８から出力された電圧Ｖｐｒｇを印加することも可能である。

【0038】

尚、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは、電圧の大小関係に制約はなく、メモリセル２０７の特性に応じて最適な電圧を設定する。更に、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは外部から直接印加しても良い。また、昇圧回路２０８は複数で構成しても良い。

【0039】

次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第４のスイッチ２０４はオンし、メモリセル２０７のゲートにはロウデコーダ１０２を介して電圧Ｖｐｒｇが印加される。また、第１のスイッチ２０２をオン、第２のスイッチ２０３をオフとすることにより、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートに接続され、昇圧電圧ＶＰＰ２をレギュレータの出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。

【0040】

次に第２のモードにおいては、第１のスイッチ２０２をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフとすることにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。

【0041】

ここで、第１のモードは書込み動作を、第２のモードは読出し動作を示している。

【0042】

図３は、レギュレータ２０１の具体的構成の一例を示す。同図において、オペアンプ２２０の入力端子の一方には基準電圧ＶＲＥＦが印加され、その入力端子の他方には抵抗素子Ｒ５と抵抗素子Ｒ６とが接続されている。オペアンプ２２０の出力は出力トランジスタ２２１のゲートを駆動し、出力電圧Ｖｒｅｇを出力する。

【0043】

（第２の実施形態）
次に、本発明の第２の実施形態を説明する。

【0044】

図４は、本発明の第２の実施形態を示す回路図である。前記第１の実施形態と異なる点は、レギュレータ２０１の出力電圧Ｖｒｅｇを直接に電圧印加トランジスタ２０５に印加し、第３のスイッチ２０９によって、メモリセル２０７のドレイン側の電圧を制御する。その他の構成は第１の実施形態と同様である。

【0045】

次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第３のスイッチ２０９をオン、第４のスイッチ２０４をオン、第２のスイッチ２０３をオフとすることにより、メモリセル２０７のゲートにはロウデコーダ１０２を介して電圧Ｖｐｒｇが印加され、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートにのみ接続され、昇圧電圧ＶＰＰ２をレギュレータ２０１の出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。

【0046】

次に、第２のモードにおいては、第３のスイッチ２０９をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフとすることにより、メモリセル２０７のゲートにはロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。

【0047】

ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。

【0048】

（第３の実施形態）
図５は、本発明の第３の実施形態を示す回路図である。

【0049】

同図において、メモリセルアレイ１０１には複数のメモリセル２０７が配置され、カラムデコーダ１０３には複数の選択トランジスタ２０６が配置されており、図５にはその一部を記載している。Ｒ１、Ｒ２、Ｒ３、Ｒ４はメモリセル２０７に関わる選択トランジスタ２０６間の寄生抵抗を示している。メモリセル２０７のドレイン側はこの寄生抵抗Ｒ１、Ｒ２と選択トランジスタ２０６を介して書込み・読出し回路１０４に接続される。そして、書込み・読出し回路１０４内で、電圧印加トランジスタ２０５を介して電圧を印加するか、第５のスイッチ２１０を介してセンスアンプ２１１に接続するかを選択可能な構成となっている。更に、メモリセル２０７のソース側も寄生抵抗Ｒ３、Ｒ４と選択トランジスタ２０６とを介して、書込み・読出し回路１０４に接続される。そして、この書込み・読出し回路１０４内で、接地接続トランジスタ２１４を介して接地電位に接続するか、第６のスイッチ２１２を介して電圧発生回路２１３で発生した電圧Ｖｒｅａｄを印加するかを選択可能な構成となっている。

【0050】

昇圧電圧２０８の出力電圧ＶＰＰ１を接続したレギュレータ２０１の出力には、第１及び第２のスイッチ２０２、２０３の入力が接続され、第１のスイッチ２０２の出力は、メモリセル２０７のドレイン側に電圧を印加する電圧印加トランジスタ２０５のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のドレイン側に印加する電圧を制御することが可能である。また、第２のスイッチ２０３の出力はロウデコーダ１０２を介してメモリセル２０７のゲートに接続され、このゲート電圧をレギュレートすることにより、メモリセル２０７のゲートに印加する電圧を制御することが可能である。更に、メモリセル２０７のゲートには、出力を第２のスイッチ２０３の出力に接続した第４のスイッチ２０４を介して昇圧回路２０８から出力された電圧Ｖｐｒｇを印加することも可能である。

【0051】

尚、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは、電圧の大小関係に制約はなく、メモリセル２０７の特性に応じて最適な電圧を設定する。更に、昇圧回路２０８の出力電圧ＶＰＰ１、ＶＰＰ２、Ｖｐｒｇは外部から直接印加しても良い。また、昇圧回路２０８は複数で構成しても良い。

【0052】

次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第４のスイッチ２０４をオン、第１のスイッチ２０２をオン、第２のスイッチ２０３をオフ、第５のスイッチ２１０をオフ、第６のスイッチ２１２をオフ、接地接続トランジスタ２１４をオンとする。これにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介して電圧Ｖｐｒｇが印加される。また、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートに接続され、昇圧電圧ＶＰＰ２をレギュレータ２０１の出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。更にメモリセル２０７のソース側は接地電位に接続される。

【0053】

次に、第２のモードにおいては、第１のスイッチ２０２をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフ、第５のスイッチ２１０をオン、第６のスイッチ２１２をオン、接地接続トランジスタ２１４をオフとする。これにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。また、電圧印加トランジスタ２０５はオフのため、メモリセル２０７のドレイン側は寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してセンスアンプ２１１に接続される。更に、メモリセル２０７のソース側は寄生抵抗Ｒ３、Ｒ４や選択トランジスタ２０６を介し、電圧発生回路２１３で発生した電圧Ｖｒｅａｄが供給される。

【0054】

ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。

【0055】

（第４の実施形態）
図６は本発明の第４の実施形態を示す。

【0056】

本実施形態が前記第３の実施形態と異なる点は、第５のスイッチ２１０の入力側に電圧発生回路２１３を接続し、第６のスイッチ２１２の入力側にセンスアンプ２１１を接続した構成である。その他の構成は第３の実施形態と同様である。

【0057】

本実施形態は、１つのメモリセル２０７に２つの情報を記憶するなど、読出し動作時のメモリセル２０７へのバイアス条件を切り替えて動作させるデバイスに対して有効である。

【0058】

ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。

【0059】

尚、前記第３の実施形態及び第４の実施形態では、前記第２の実施形態の第３のスイッチ２０９を用いた構成でも可能である。

【0060】

（第５の実施形態）
図７は本発明の第５の実施形態を示す。

【0061】

同図においては、電圧印加トランジスタ２０５のドレイン端に第５のスイッチ２１５の出力を接続し、電圧発生回路とセンスアンプを搭載した回路ブロック２１６を第５のスイッチ２１５の入力に接続している。その他の構成は図２に示した第１の実施形態と同様である。

【0062】

次に、本実施形態の動作について具体的に説明する。第１のモードにおいて、第４のスイッチ２０４をオン、第１のスイッチ２０２をオン、第２のスイッチ２０３をオフ、第５のスイッチ２１５をオフとする。これにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介して電圧Ｖｐｒｇが印加される。また、レギュレータ２０１の出力電圧Ｖｒｅｇは電圧印加トランジスタ２０５のゲートに接続され、昇圧電圧ＶＰＰ２をレギュレータ２０１の出力電圧Ｖｒｅｇで制御した電圧が、寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介してメモリセル２０７のドレイン側に印加される。

【0063】

次に、第２のモードにおいては、第１のスイッチ２０２をオフ、第２のスイッチ２０３をオン、第４のスイッチ２０４をオフ、第５のスイッチ２１５をオンとすることにより、メモリセル２０７のゲートには、ロウデコーダ１０２を介してレギュレータ２０１の出力電圧Ｖｒｅｇが印加される。また、メモリセル２０７のソース側は寄生抵抗Ｒ１、Ｒ２や選択トランジスタ２０６を介して、回路ブロック２１６に搭載されている電圧発生回路で発生した電圧Ｖｒｅａｄが供給され、この時に流れる電流の違いから、回路ブロック２１６内のセンスアンプでメモリセル２０７の状態を判定する。

【0064】

ここで、第１のモードは書込み動作、第２のモードは読出し動作を示している。

【産業上の利用可能性】

【0065】

以上説明したように、本発明は、第１のモードで使用するメモリセルのドレイン電圧レギュレータと、第２のモードで使用するメモリセルのゲート電圧レギュレータとを兼用できるので、小面積な半導体記憶装置として有用であり、これを搭載したマイコン等に適用できる。

【符号の説明】

【0066】

１０１ メモリセルアレイ
１０２ ロウデコーダ
１０３ カラムデコーダ
１０４ 書込み・読出し回路
１０５ 電源回路
２０１ レギュレータ
２０２ 第１のスイッチ
２０３ 第２のスイッチ
２０４ 第４のスイッチ
２０５ 電圧印加トランジスタ
２０６ 選択トランジスタ
２０７ メモリセル
２０８ 昇圧回路
２０９ 第３のスイッチ
２１０、２１５ 第５のスイッチ
２１１ センスアンプ
２１２ 第６のスイッチ
２１３ 電圧発生回路
２１４ 接地接続トランジスタ
２２０ オペアンプ
２２１ 出力トランジスタ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】