特許 5664029 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5664029

(24)【登録日】2014年12月19日

(45)【発行日】2015年2月4日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 27/04 20060101AFI20150115BHJP

   H01L 29/78 20060101ALI20150115BHJP

   H01L 29/739 20060101ALI20150115BHJP

   H01L 29/06 20060101ALI20150115BHJP

   H01L 21/8234 20060101ALI20150115BHJP

   H01L 27/06 20060101ALI20150115BHJP

   H01L 27/088 20060101ALI20150115BHJP

【ＦＩ】

   H01L29/78 657D

   H01L29/78 652S

   H01L29/78 655D

   H01L29/78 652C

   H01L29/78 652P

   H01L29/78 653A

   H01L27/06 102A

   H01L27/08 102E

【請求項の数】7

【全頁数】15

(21)【出願番号】特願2010-195837(P2010-195837)

(22)【出願日】2010年9月1日

(65)【公開番号】特開2012-54403(P2012-54403A)

(43)【公開日】2012年3月15日

【審査請求日】2013年7月16日

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110001128

【氏名又は名称】特許業務法人ゆうあい特許事務所

(72)【発明者】

【氏名】小山 雅紀

(72)【発明者】

【氏名】大倉 康嗣

(72)【発明者】

【氏名】添野 明高

(72)【発明者】

【氏名】永岡 達司

(72)【発明者】

【氏名】杉山 隆英

(72)【発明者】

【氏名】青井 佐智子

(72)【発明者】

【氏名】井口 紘子

【審査官】 大橋 達也

(56)【参考文献】

【文献】 特開２００９−１４１２０２（ＪＰ，Ａ）

【文献】 特開２００８−０５３６４８（ＪＰ，Ａ）

【文献】 米国特許出願公開第２０１０／０１８７５６７（ＵＳ，Ａ１）

【文献】 特開平１１−１９５７８８（ＪＰ，Ａ）

【文献】 特開２００７−２１４５４１（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００８／００４８２９５（ＵＳ，Ａ１）

【文献】 特開２０１０−１９９５５９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／０４

Ｈ０１Ｌ ２１／８２３４

Ｈ０１Ｌ ２７／０６

Ｈ０１Ｌ ２７／０８８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／７３９

Ｈ０１Ｌ ２９／７８

(57)【特許請求の範囲】

【請求項1】

一面（３１）および他面（３２）を有すると共に第１導電型のドリフト層（３３）を含む半導体基板（３０）を備え、
前記半導体基板（３０）の他面（３２）側に、第２導電型のコレクタ層（３５）と第１導電型のカソード層（３６）とが同じ階層に形成され、これらコレクタ層（３５）およびカソード層（３６）の上にコレクタ電極が形成されており、
前記半導体基板（３０）の一面（３１）の面方向において、前記コレクタ層（３５）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴセル（１０）とされ、前記カソード層（３６）が形成された領域がダイオード素子として動作するダイオードセル（２０）とされた半導体装置であって、
前記ＩＧＢＴセル（１０）は、
前記ドリフト層（３３）の上に形成された第２導電型のチャネル層（３７）と、
前記チャネル層（３７）を貫通して前記ドリフト層（３３）に達するように形成されたトレンチ（３８）と、
前記トレンチ（３８）の表面に形成されたゲート絶縁膜（４１）と、
前記トレンチ（３８）内において、前記ゲート絶縁膜（４１）の上に形成されたゲート電極（４３）と、
前記チャネル層（３７）の表層部に形成され、当該チャネル層（３７）内において前記トレンチ（３８）の側面に接するように形成された第１導電型のエミッタ領域（４４）と、
前記チャネル層（３７）の表層部に形成された第２導電型の第１コンタクト領域（４５）と、
前記チャネル層（３７）内において前記トレンチ（３８）の深さ方向に前記エミッタ領域（４４）および前記第１コンタクト領域（４５）よりも深いと共に当該チャネル層（３７）を前記エミッタ領域（４４）および前記第１コンタクト領域（４５）側と前記ドリフト層（３３）側とに分割する第１導電型のフローティング層（４８）と、
前記ゲート電極（４３）上を含むように形成された層間絶縁膜（５０）と、を備え、
前記ダイオードセル（２０）は、
前記ＩＧＢＴセル（１０）と前記ダイオードセル（２０）との境界側では少なくとも前記トレンチ（３８）よりも深いアノードとしての第２導電型のリサーフ領域（５２）と、
前記リサーフ領域（５２）の表層部に形成された第２導電型の第２コンタクト領域（５５）を備えており、
前記リサーフ領域（５２）の第２導電型不純物濃度を深さ方向において積分して得られる面密度が、前記チャネル層（３７）の第２導電型不純物濃度を深さ方向において積分して得られる面密度よりも小さくされていることを特徴とする半導体装置。

【請求項2】

前記ＩＧＢＴセル（１０）のチャネル層（３７）と前記ダイオードセル（２０）のリサーフ領域（５２）とは、前記ダイオードセル（２０）において前記半導体基板（３０）の一面（３１）に垂直な方向でオーバーラップしていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記ＩＧＢＴセル（１０）のチャネル層（３７）と前記ダイオードセル（２０）のリサーフ領域（５２）とは、前記ＩＧＢＴセル（１０）において前記半導体基板（３０）の一面（３１）に垂直な方向でオーバーラップしていることを特徴とする請求項１に記載の半導体装置。

【請求項4】

前記トレンチ（３８）は、前記ＩＧＢＴセル（１０）と前記ダイオードセル（２０）とが並べられた方向に対して垂直な方向に延設されており、
前記第２コンタクト領域（５５）は、前記トレンチ（３８）の延設方向に対して断続的に形成されていると共に、前記トレンチ（３８）の延設方向に対して垂直な方向に断続的に形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。

【請求項5】

前記トレンチ（３８）は、前記ＩＧＢＴセル（１０）と前記ダイオードセル（２０）とが並べられた方向に対して垂直な方向に延設されており、
前記第２コンタクト領域（５５）は、前記トレンチ（３８）の延設方向に対して垂直な方向に沿うようにストライプ状に形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。

【請求項6】

前記トレンチ（３８）は、前記ＩＧＢＴセル（１０）と前記ダイオードセル（２０）とが並べられた方向に対して垂直な方向に延設されており、
前記リサーフ領域（５２）は、前記トレンチ（３８）の延設方向に対して垂直な方向に沿うようにストライプ状に形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。

【請求項7】

前記トレンチ（３８）は、前記ＩＧＢＴセル（１０）と前記ダイオードセル（２０）とが並べられた方向に対して垂直な方向に延設されており、
前記リサーフ領域（５２）は、前記トレンチ（３８）の延設方向に対して垂直な方向に沿うようにストライプ状に形成されており、
前記第２コンタクト領域（５５）は、前記半導体基板（３０）の一面（３１）に垂直な方向で所定数の前記リサーフ領域（５２）を含むと共に前記リサーフ領域（５２）に沿うようにストライプ状に形成されていることを特徴とする請求項１ないし３のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、絶縁ゲート型の半導体装置に関する。

【背景技術】

【0002】

従来より、ＩＧＢＴ（Insulated Gate Bipolar Transistor）セルとダイオード（Free Wheeling Diode）セルとが同じ半導体基板に形成された半導体装置が、例えば特許文献１で提案されている。

【0003】

具体的に、特許文献１では、例えばＮ型半導体基板の表層部にＰ型層が形成され、このＰ型層の表層部にＮ型エミッタ領域が形成されたものに対して、Ｎ型エミッタ領域とＰ型層とを貫通してＮ型半導体基板に達する第１トレンチが複数形成されている。各第１トレンチには絶縁膜を介してゲート電極が埋め込まれている。

【0004】

また、隣同士の第１トレンチの間にはＮ型エミッタ領域よりも深いＰ＋型領域がコンタクト用として形成されており、このＰ＋型領域を貫通してＰ型層に達する第２トレンチが形成されている。そして、Ｎ型半導体基板の表面上には、ゲート電極を覆う層間絶縁膜を介してエミッタ電極が形成されている。このエミッタ電極は、第２トレンチにも埋め込まれている。すなわち、第１トレンチはトレンチゲート構造を構成するトレンチであり、第２トレンチはエミッタコンタクト用のトレンチである。

【0005】

さらに、Ｎ型半導体基板の裏面側にＰ＋型コレクタ領域とＮ＋型カソード領域とが設けられ、これらＰ＋型コレクタ領域およびＮ＋型カソード領域の上に共通のコレクタ電極が形成されている。これにより、Ｐ＋型コレクタ領域が形成された部分はＩＧＢＴ素子として機能し、Ｎ＋型カソード領域が形成された部分はダイオード素子として機能する。

【0006】

このような構造によると、ダイオード素子領域のアノード構造はＩＧＢＴ素子領域の構造であり、Ｐ型層に達する第２トレンチ内に埋め込まれたエミッタ電極がダイオード素子領域のアノード電極として機能する。しかしながら、ダイオード素子領域においてエミッタ電極に接するＰ型領域は、ＩＧＢＴ素子領域のチャネル領域の閾値電圧Ｖｔを決めるための不純物濃度に設定されているので、ダイオード素子のアノードの不純物濃度としては濃すぎるという問題があった。

【0007】

そこで、特許文献１では、ダイオード素子領域には第１トレンチおよび第２トレンチを設けずに、別マスクを用いた専用工程でＩＧＢＴ素子領域のＰ型領域よりも低濃度のＰ型アノード領域を形成した構造も提案されている。これにより、半導体基板へのホールの注入を低減でき、所望のダイオード特性が得られる。

【先行技術文献】

【特許文献】

【0008】

【特許文献1】特開２００７−２１４５４１号公報

【発明の概要】

【発明が解決しようとする課題】

【0009】

しかしながら、ダイオード素子領域に専用のＰ型アノード領域を設けた構造では、相対的にＩＧＢＴ素子領域からダイオード素子領域へのホールの注入が多くなるので、順方向電圧Ｖｆがシフトしてしまうことや、リカバリ耐量が低下するという問題が生じる。また、ダイオード素子領域の断面構造がＩＧＢＴ素子領域と異なるため、ＩＧＢＴ素子領域の端に位置するトレンチの底部付近に電界が集中してしまい、耐圧が低下してしまうという問題もある。

【0010】

本発明は上記点に鑑み、ＩＧＢＴ素子領域からダイオード素子領域へのホールの注入を抑制することができ、さらに耐圧を確保できる構造を備えた半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0011】

上記目的を達成するため、請求項１に記載の発明では、一面（３１）および他面（３２）を有すると共に第１導電型のドリフト層（３３）を含む半導体基板（３０）を備え、半導体基板（３０）の他面（３２）側に、第２導電型のコレクタ層（３５）と第１導電型のカソード層（３６）とが同じ階層に形成され、これらコレクタ層（３５）およびカソード層（３６）の上にコレクタ電極が形成されており、半導体基板（３０）の一面（３１）の面方向において、コレクタ層（３５）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴセル（１０）とされ、カソード層（３６）が形成された領域がダイオード素子として動作するダイオードセル（２０）とされている。

【0012】

また、ＩＧＢＴセル（１０）は、ドリフト層（３３）の上に形成された第２導電型のチャネル層（３７）と、チャネル層（３７）を貫通してドリフト層（３３）に達するように形成されたトレンチ（３８）と、トレンチ（３８）の表面に形成されたゲート絶縁膜（４１）と、トレンチ（３８）内において、ゲート絶縁膜（４１）の上に形成されたゲート電極（４３）と、チャネル層（３７）の表層部に形成され、当該チャネル層（３７）内においてトレンチ（３８）の側面に接するように形成された第１導電型のエミッタ領域（４４）と、チャネル層（３７）の表層部に形成された第２導電型の第１コンタクト領域（４５）と、チャネル層（３７）内においてトレンチ（３８）の深さ方向にエミッタ領域（４４）および第１コンタクト領域（４５）よりも深いと共に当該チャネル層（３７）をエミッタ領域（４４）および第１コンタクト領域（４５）側とドリフト層（３３）側とに分割する第１導電型のフローティング層（４８）と、ゲート電極（４３）上を含むように形成された層間絶縁膜（５０）と、を備えている。

【0013】

そして、ダイオードセル（２０）は、ＩＧＢＴセル（１０）とダイオードセル（２０）との境界側では少なくともトレンチ（３８）よりも深いアノードとしての第２導電型のリサーフ領域（５２）と、リサーフ領域（５２）の表層部に形成された第２導電型の第２コンタクト領域（５５）を備えており、リサーフ領域（５２）の第２導電型不純物濃度を深さ方向において積分して得られる面密度が、チャネル層（３７）の第２導電型不純物濃度を深さ方向において積分して得られる面密度よりも小さくされていることを特徴とする。

【0014】

これによると、ダイオードセル（２０）にトレンチ（３８）よりも深いリサーフ領域（５２）が形成されているので、チャネル層（３７）によってドリフト層（３３）に形成される空乏層とリサーフ領域（５２）によってドリフト層（３３）に形成される空乏層とがＩＧＢＴセル（１０）とダイオードセル（２０）との境界付近で滑らかに接続される。これにより、当該境界付近の電界強度が滑らかになるので、ＩＧＢＴセル（１０）とダイオードセル（２０）との境界付近における電界集中を緩和することができ、耐圧を確保することができる。

【0015】

また、ＩＧＢＴセル（１０）のチャネル層（３７）に設けられたフローティング層（４８）が電位の壁となって機能するので、ＩＧＢＴセル（１０）の動作時には、ドリフト層（３３）からチャネル層（３７）へのホールの流れが抑制される。これにより、エミッタ電極にホールが吐き出されにくくなり、ドリフト層（３３）のホールおよび電子の濃度が上昇していわゆる導電率変調が促進される。したがって、ドリフト層（３３）の抵抗が下がり、ＩＧＢＴセル（１０）の定常損失低減を実現することができる。

【0016】

一方、ダイオードセル（２０）の動作時には、ＩＧＢＴセル（１０）の第１コンタクト領域（４５）からダイオードセル（２０）側に供給されるホールの流れがフローティング層（４８）によって阻止されるので、ＩＧＢＴセル（１０）からダイオードセル（２０）への過剰なホール注入を抑制することができる。これにより、ＩＧＢＴセル（１０）のゲート干渉によってダイオードセル（２０）の順方向電圧Ｖｆが変動してしまうことを抑制することができる。

【0017】

請求項２に記載の発明では、ＩＧＢＴセル（１０）のチャネル層（３７）と前記ダイオードセル（２０）のリサーフ領域（５２）とは、前記ダイオードセル（２０）において前記半導体基板（３０）の一面（３１）に垂直な方向でオーバーラップしていることを特徴とする。

【0018】

また、請求項３に記載の発明では、ＩＧＢＴセル（１０）のチャネル層（３７）とダイオードセル（２０）のリサーフ領域（５２）とは、ＩＧＢＴセル（１０）において半導体基板（３０）の一面（３１）に垂直な方向でオーバーラップしていることを特徴とする。

【0019】

請求項２または３に記載された発明により、チャネル層（３７）によって形成される空乏層とリサーフ領域（５２）によって形成される空乏層との接続を滑らかにすることができる。

【0020】

請求項４に記載の発明では、トレンチ（３８）は、ＩＧＢＴセル（１０）とダイオードセル（２０）とが並べられた方向に対して垂直な方向に延設されている。そして、第２コンタクト領域（５５）は、トレンチ（３８）の延設方向に対して断続的に形成されていると共に、トレンチ（３８）の延設方向に対して垂直な方向に断続的に形成された構造とすることができる。

【0021】

また、請求項５に記載の発明のように、第２コンタクト領域（５５）は、トレンチ（３８）の延設方向に対して垂直な方向に沿うようにストライプ状に形成されていても良い。

【0022】

一方、請求項６に記載の発明のように、リサーフ領域（５２）は、トレンチ（３８）の延設方向に対して垂直な方向に沿うようにストライプ状に形成されていても良い。

【0023】

他方、請求項７に記載の発明のように、リサーフ領域（５２）はトレンチ（３８）の延設方向に対して垂直な方向に沿うようにストライプ状に形成されており、第２コンタクト領域（５５）は、半導体基板（３０）の一面（３１）に垂直な方向で所定数のリサーフ領域（５２）を含むと共にリサーフ領域（５２）に沿うようにストライプ状に形成されていても良い。

【0024】

なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

【図面の簡単な説明】

【0025】

【図1】（ａ）は本発明の第１実施形態に係る半導体装置を製造するためのマスクの平面図であり、（ｂ）は本発明の第１実施形態に係る半導体装置の断面図である。

【図2】（ａ）は図１（ｂ）のＡ−Ａプロファイルであり、（ｂ）は図１（ｂ）のＢ−Ｂプロファイルである。

【図3】本発明の第２実施形態に係る半導体装置を製造するためのマスクの平面図である。

【図4】本発明の第３実施形態に係る半導体装置を製造するためのマスクの平面図である。

【図5】本発明の第４実施形態に係る半導体装置を製造するためのマスクの平面図である。

【図6】本発明の第５実施形態に係る半導体装置の断面図である。

【図7】（ａ）はリサーフ領域を形成するためのマスクの平面図であり、（ｂ）は（ａ）の破線部の断面図であり、（ｃ）は（ａ）に示されるマスクを用いて製造された半導体装置の断面図である。

【図8】本発明の第６実施形態に係る半導体装置の断面図である。

【発明を実施するための形態】

【0026】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型およびＮ−型は本発明の第１導電型に対応し、Ｐ型およびＰ＋型は本発明の第２導電型に対応している。

【0027】

（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。

【0028】

図１（ａ）は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。また、図１（ｂ）は、本実施形態に係る半導体装置の断面図である。

【0029】

図１（ｂ）に示されるように、半導体装置は、ＩＧＢＴセル１０と、このＩＧＢＴセル１０に隣接するダイオードセル２０と、を備えて構成されたＲＣ−ＩＧＢＴである。ＩＧＢＴセル１０は多数のＩＧＢＴ素子が形成された領域であり、ダイオードセル２０はダイオード素子が形成された領域である。図示しないが、ＩＧＢＴセル１０とダイオードセル２０とは交互に複数設けられている。

【0030】

これらＩＧＢＴセル１０およびダイオードセル２０は、一面３１および他面３２を有すると共にＮ−型のドリフト層３３を含む半導体基板３０に形成されている。また、半導体基板３０の他面３２に、オン電圧およびスイッチング損失の低減を目的としてＮ型のフィールドストップ層３４が形成されている。そして、フィールドストップ層３４のうち、ＩＧＢＴセル１０の領域の上にはＰ型のコレクタ層３５が形成され、ダイオードセル２０の領域の上にはＮ型のカソード層３６が形成されている。コレクタ層３５およびカソード層３６は同じ階層に形成され、これらコレクタ層３５およびカソード層３６の上に図示しないコレクタ電極が形成されている。

【0031】

このような半導体基板３０に対して、ＩＧＢＴセル１０には、ドリフト層３３の表層部にＰ型のチャネル層３７が形成され、チャネル層３７を貫通してドリフト層３３まで達するように複数個のトレンチ３８が形成されている。本実施形態では、チャネル層３７の表面を半導体基板３０の一面３１とし、ドリフト層３３のうちチャネル層３７とは反対側を他面３２とする。各トレンチ３８は、半導体基板３０の一面３１の面方向のうち一方向を長手方向とし、この長手方向に平行に延設されている。ここで、一方向とは、ＩＧＢＴセル１０とダイオードセル２０とが並べられた方向に対して垂直な方向である。そして、トレンチ３８は例えば複数個等間隔に平行に形成されている。

【0032】

チャネル層３７は図１（ａ）に示されるマスク３９が用いられてイオン注入により形成され、トレンチ３８は図１（ａ）に示されるようにマスク４０が用いられてエッチングにより形成されている。なお、図１（ａ）に示される各マスクは、開口部分にハッチングが適宜付されている。

【0033】

各トレンチ３８の内壁には、各トレンチ３８の内壁表面を覆うようにゲート絶縁膜４１が形成されている。このゲート絶縁膜４１は図１（ａ）に示されるマスク４２が用いられて熱酸化やＣＶＤ法等で形成されている。各トレンチ３８のうちＩＧＢＴセル１０に形成されたトレンチ３８のゲート絶縁膜４１の上にはポリシリコン等のゲート電極４３が埋め込まれている。これにより、トレンチゲート構造が構成されている。ゲート電極４３は図示しないパッドのうちゲート用のものに接続されている。

【0034】

また、ＩＧＢＴセル１０では、チャネル層３７はチャネル領域を構成している。本実施形態では、チャネル層３７はＩＧＢＴセル１０とダイオードセル２０との境界を越えて、ダイオードセル２０のうちＩＧＢＴセル１０側の領域にも形成されている。そして、チャネル領域であるチャネル層３７の表層部にＮ型のエミッタ領域４４が形成されている。エミッタ領域４４は、半導体基板３０の一面３１の面方向におけるトレンチ３８の長手方向に対して垂直な方向にストライプ状に形成されている。また、当該チャネル層３７の表層部に、エミッタ領域４４に挟まれるようにＰ＋型の第１コンタクト領域４５が形成されている。

【0035】

Ｎ型のエミッタ領域４４は、Ｎ−型のドリフト層３３よりも高不純物濃度で構成され、チャネル層３７内において終端しており、かつ、当該チャネル層３７内においてトレンチ３８の側面に接するように形成されている。具体的には、エミッタ領域４４は、トレンチ３８間の領域において、トレンチ３８の長手方向に沿ってトレンチ３８の側面に接するように棒状に延設され、トレンチ３８の先端よりも内側で終端した構造とされている。このエミッタ領域４４は、マスク４６が用いられてイオン注入により形成されている。これにより、エミッタ領域４４はＩＧＢＴセル１０とダイオードセル２０とが並んだ方向にストライプ状に延設される。

【0036】

一方、Ｐ＋型の第１コンタクト領域４５は、Ｐ＋型のチャネル層３７よりも高不純物濃度で構成され、エミッタ領域４４と同様に、チャネル層３７内において終端するようにマスク４７が用いられてイオン注入により形成されている。これにより、第１コンタクト領域４５は、２つのエミッタ領域４４に挟まれてトレンチ３８の長手方向（つまりエミッタ領域４４）に沿って断続的に形成されている。

【0037】

そして、ＩＧＢＴセル１０におけるチャネル層３７には、トレンチ３８の深さ方向にエミッタ領域４４および第１コンタクト領域４５よりも深いと共に当該チャネル層３７を分割するＮ型のフローティング層４８が形成されている。このフローティング層４８は、マスク４９が用いられてイオン注入により形成されている。具体的には、フローティング層４８は、チャネル層３７をエミッタ領域４４および第１コンタクト領域４５が形成された側の領域（半導体基板３０の一面３１側）とドリフト層３３に接する領域（半導体基板３０の他面３２側）とに分割している。

【0038】

さらに、チャネル層３７の上にはＰＳＧ等の層間絶縁膜５０がゲート電極４３上を含むように形成されている。層間絶縁膜５０は、図１（ａ）に示されるマスク５１が用いられてＣＶＤ法等により形成されている。これにより、Ｎ型のエミッタ領域４４の一部およびＰ＋型の第１コンタクト領域４５が層間絶縁膜５０から露出している。また、図１（ｂ）に示されるように、各トレンチ３８のうち最もダイオードセル２０側に位置するトレンチ３８を覆う層間絶縁膜５０については、最もダイオードセル２０側に位置するエミッタ領域４４を完全に覆っている。これにより、最もダイオードセル２０側に位置するエミッタ領域４４はＩＧＢＴ素子として機能しない。

【0039】

一方、ダイオードセル２０では、ドリフト層３３の表層部にトレンチ３８よりも深く、アノードとして機能するＰ型のリサーフ領域５２が形成されている。このリサーフ領域５２は、ＩＧＢＴセル１０とダイオードセル２０との境界側では少なくともトレンチ３８よりも深くなっていれば良い。本実施形態では、リサーフ領域５２は図１（ａ）に示されるマスク５３が用いられてイオン注入によりダイオードセル２０の全域でトレンチ３８よりも深く形成されている。

【0040】

そして、図１（ｂ）に示されるように、ＩＧＢＴセル１０のチャネル層３７とダイオードセル２０のリサーフ領域５２とは、ダイオードセル２０において半導体基板３０の一面３１に垂直な方向でオーバーラップしている。これにより、チャネル層３７によって形成される空乏層とリサーフ領域５２によって形成される空乏層とが滑らかに接続される。

【0041】

また、リサーフ領域５２の表層部には、図１（ａ）に示されるマスク５４が用いられてイオン注入によりＰ＋型の第２コンタクト領域５５が形成されている。マスク５４は、トレンチ３８の延設方向に沿っていると共にエミッタ領域４４の延設方向に沿って断続的に開口部が設けられたものである。したがって、第２コンタクト領域５５は、トレンチ３８の延設方向に対して断続的に形成されていると共に、トレンチ３８の延設方向に対して垂直な方向に断続的に形成されている。

【0042】

さらに、半導体基板３０の一面３１から第２コンタクト領域５５が露出するように層間絶縁膜５０が形成されている。ダイオードセル２０に係る層間絶縁膜５０の形成の際にも上記と同じマスク５１が用いられる。つまり、層間絶縁膜５０はマスク５１によりＩＧＢＴセル１０とダイオードセル２０とで同じ工程で形成される。

【0043】

第２コンタクト領域５５の不純物濃度は、例えばＩＧＢＴセル１０の第１コンタクト領域４５の不純物濃度とは異なる濃度になっている。つまり、第２コンタクト領域５５はダイオード特性に最適な不純物濃度に設定されている。

【0044】

さらに、本実施形態では、リサーフ領域５２はＩＧＢＴセル１０のチャネル層３７よりも面密度が小さい。これについて、図２を参照して説明する。図２（ａ）は図１（ｂ）のＡ−Ａプロファイルであり、図２（ｂ）は図１（ｂ）のＢ−Ｂプロファイルである。図２に示される各図の横軸は半導体基板３０の一面３１を基準としたときの他面３２側への半導体基板３０の深さを示し、縦軸は不純物濃度を示している。

【0045】

図２（ａ）に示されるように、リサーフ領域５２（リサーフＰ）はトレンチ３８よりも深く、図２（ｂ）に示されるように、チャネル層３７（チャネルＰ）はトレンチ３８よりも浅く形成されている。

【0046】

そして、図２（ａ）および図２（ｂ）に示されるように、リサーフ領域５２はチャネル層３７に対して不純物濃度が低い領域になっている。このため、図２（ａ）に示されるリサーフ領域５２の領域を積分して得られるリサーフ領域５２の面密度は、図２（ｂ）に示されるチャネル層３７の領域を積分して得られるチャネル層３７の面密度よりも小さい。

【0047】

上記のような表面構造が形成された半導体基板３０の一面３１側に図示しないエミッタ電極が形成されている。具体的には、層間絶縁膜５０から露出したＮ型のエミッタ領域４４、Ｐ＋型の第１コンタクト領域４５、およびＰ＋型の第２コンタクト領域５５の上にエミッタ電極が形成され、これらが電気的に接続されている。

【0048】

以上が、本実施形態に係る絶縁ゲート型の半導体装置の構成である。そして、半導体基板３０の一面３１の面方向において、コレクタ層３５が形成された領域がＩＧＢＴ素子として動作し、カソード層３６が形成された領域がダイオード素子として動作する。

【0049】

以上説明したように、本実施形態では、ダイオードセル２０にトレンチ３８よりも深く、チャネル層３７よりも面密度が小さいアノードとしてのリサーフ領域５２を設けたことが特徴となっている。

【0050】

これにより、ＩＧＢＴセル１０とダイオードセル２０との境界付近において、チャネル層３７によってドリフト層３３に形成される空乏層とリサーフ領域５２によってドリフト層３３に形成される空乏層とを滑らかに接続することができる。このため、当該境界付近においてドリフト層３３に形成される電界強度が滑らかになるので、当該境界付近における電界集中を緩和することができる。したがって、半導体装置の耐圧を確保することができる。

【0051】

また、本実施形態では、ＩＧＢＴセル１０のチャネル層３７にフローティング層４８を設けたことが特徴となっている。これにより、フローティング層４８が電位の壁となって機能するので、ＩＧＢＴセル１０の動作時には、ドリフト層３３からチャネル層３７へのホールの流れを抑制することができる。このため、エミッタ電極にホールが吐き出されにくくなり、ドリフト層３３のホールおよび電子の濃度が上昇していわゆる導電率変調が促進される。したがって、ドリフト層３３の抵抗が下がり、ＩＧＢＴセル１０の定常損失を低減することができる。

【0052】

一方、ダイオードセル２０の動作時には、ＩＧＢＴセル１０の第１コンタクト領域４５からダイオードセル２０側へのホールの流れをフローティング層４８によって阻止ることができる。このため、ＩＧＢＴセル１０からダイオードセル２０への過剰なホール注入が抑制される。したがって、ＩＧＢＴセル１０のゲート干渉によってダイオードセル２０の順方向電圧Ｖｆが変動してしまうことを抑制することができる。

【0053】

（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図３は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。

【0054】

図３に示されるように、本実施形態では、ＩＧＢＴセル１０とダイオードセル２０とが並べられた方向に沿ってストライプ状に開口したマスク５６が用いられて第２コンタクト領域５５が形成される。これにより、第２コンタクト領域５５はトレンチ３８の延設方向に対して垂直な方向に沿うようにストライプ状にレイアウトされる。

【0055】

上記のマスク５６の開口部は、第１実施形態で用いられた第２コンタクト領域５５形成用のマスク５４の開口部よりも広いので、本実施形態に係る第２コンタクト領域５５の面積は第１実施形態に係る第２コンタクト領域５５よりも広くなる。このため、ドリフト層３３へのホールの注入は増える。しかしながら、第１実施形態の構造に対してホールの注入を増やしたい場合には有効である。

【0056】

（第３実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図４は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。

【0057】

図４に示されるように、リサーフ領域５２を形成するためのマスク５７は、ＩＧＢＴセル１０とダイオードセル２０とが並べられた方向に沿ってストライプ状に開口したものである。すなわち、本実施形態に係るマスク５７は、第１実施形態で用いられたマスク５３の開口率が調整されたものであると言える。このようなマスク５７を用いてリサーフ領域５２を形成することもできる。これにより、リサーフ領域５２は、トレンチ３８の延設方向に対して垂直な方向に沿うようにストライプ状に形成される。なお、マスク５７はストライプ状ではなく、メッシュ状に開口していても良い。

【0058】

（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。図５は、本実施形態に係る半導体装置を製造するために用いられるマスクをすべて重ね合わせた平面図である。

【0059】

図５に示されるように、本実施形態では、リサーフ領域５２を形成するために第３実施形態に係るマスク５７を用いると共に、第２コンタクト領域５５を形成するために第２実施形態に係るマスク５６を用いる。これにより、リサーフ領域５２はトレンチ３８の延設方向に対して垂直な方向に沿うようにストライプ状に形成される。また、第２コンタクト領域５５は、半導体基板３０の一面３１に垂直な方向で所定数のリサーフ領域５２を含むと共にリサーフ領域５２に沿うようにストライプ状に形成される。本実施形態では１本の第２コンタクト領域５５が２本のリサーフ領域５２を含むように形成されている。

【0060】

以上のように、リサーフ領域５２と第２コンタクト領域５５とを両方ストライプ状にレイアウトすることもできる。

【0061】

（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分について説明する。図６は、本実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、コレクタ層３５とカソード層３６との境界上に複数のトレンチ３８のうちの一つが形成されている。そして、コレクタ層３５とカソード層３６との境界上に形成された当該トレンチ３８を境界として、ＩＧＢＴセル１０とダイオードセル２０との各領域が区画されている。このトレンチ３８内にはゲート電極４３が埋め込まれている。

【0062】

このようなＩＧＢＴセル１０とダイオードセル２０との境界部分では、リサーフ領域５２はコレクタ層３５とカソード層３６との境界上のトレンチ３８の底部に接続されるように形成されている。つまり、本実施形態では、チャネル層３７とリサーフ領域５２とは半導体基板３０の一面３１に垂直な方向でオーバーラップしていない。また、リサーフ領域５２の表層部には、第１実施形態と同様に、第２コンタクト領域５５が断続的に形成されている。

【0063】

図６に示されるリサーフ領域５２は、半導体基板３０の外縁部分に形成される耐圧構造（ＲＥＳＵＲＦ）を形成するためのイオン注入工程で同時に形成する。

【0064】

この場合、図７（ａ）に示されるマスク５８を用いる。このマスク５８には、図７（ｂ）に示されるように、ダイオードセル２０に対応する部分に複数の開口部５９が形成されている。各開口部５９は、例えば千鳥状に設けられている。そして、マスク５８の開口部５９の開口率を調整することで、リサーフ領域５２の不純物濃度や接合深さを調節する。

【0065】

上記マスク５８を用いてイオン注入工程を行うと、マスク５８のうち開口部５９が形成されていない部分では、図７（ｃ）に示されるようにリサーフ領域５２が浅い部分が形成され、このような部分は不純物濃度が薄くなる。そこで、マスク５８に開口部５９が形成されていない部分が開口した別の図示しないマスクを用意し、このマスクを用いてイオン注入を行う。これにより、第２コンタクト領域５５を形成する工程において、上記の不純物濃度が薄い部分を補完する。局所的に不純物濃度が薄くなるとラッチアップを起こし、耐圧低下を起こすため、これを防ぐために第２コンタクト領域５５を形成して不純物濃度を補完する。このようにして、図６に示されるダイオードセル２０の構造を得ることができる。

【0066】

以上説明したように、リサーフ領域５２はチャネル層３７とオーバーラップしていなくても良い。また、リサーフ領域５２を外周耐圧部と同じ工程で形成する場合には、開口部５９に対応していない部分の不純物濃度を第２コンタクト領域５５の形成時に補完して不純物濃度を調整することができる。

【0067】

（第６実施形態）
本実施形態では、第５実施形態と異なる部分について説明する。図８は、本実施形態に係る半導体装置の断面図である。この図に示されるように、本実施形態では、ＩＧＢＴセル１０のチャネル層３７とダイオードセル２０のリサーフ領域５２とがＩＧＢＴセル１０において半導体基板３０の一面３１に垂直な方向でオーバーラップしている。

【0068】

このような構造は、ＩＧＢＴセル１０とダイオードセル２０との境界付近は高開口率であると共に当該境界付近からダイオードセル２０側に向かって徐々に開口率が低くなるように開口部５９のパターンが形成されたマスク５８を用いる。これにより、図８に示されるように、当該境界付近ではリサーフ領域５２はＩＧＢＴセル１０のチャネル層３７よりも深くなり、当該境界付近から遠ざかるとリサーフ領域５２は次第に接合深さが浅くなる。これにより、当該境界付近での空乏層が滑らかに接続されて電界、電流の集中を緩和でき、半導体装置の耐量を向上することができる。

【0069】

なお、半導体基板３０の他面３２側のコレクタ層３５とカソード層３６との境界は深いリサーフ領域５２の直下に位置するように、コレクタ層３５およびカソード層３６を形成する。

【0070】

以上のように、ＩＧＢＴセル１０においてチャネル層３７とリサーフ領域５２とがオーバーラップするように、リサーフ領域５２を形成することもできる。

【0071】

（他の実施形態）
上記各実施形態で示された構造は一例であり、他の構造でも良い。すなわち、コレクタ層３５とカソード層３６との境界の位置やチャネル層３７のうちフローティング層４８が設けられる範囲等、適宜変更することができる。

【符号の説明】

【0072】

１０ ＩＧＢＴセル
２０ ダイオードセル
３０ 半導体基板
３３ ドリフト層
３５ コレクタ層
３６ カソード層
３７ チャネル層
３８ トレンチ
４１ ゲート絶縁膜
４３ ゲート電極
４４ エミッタ領域
４５ 第１コンタクト領域
４８ フローティング層
５０ 層間絶縁膜
５２ リサーフ領域
５５ 第２コンタクト領域

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】