特許 5666162 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5666162

(24)【登録日】2014年12月19日

(45)【発行日】2015年2月12日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 21/82 20060101AFI20150122BHJP

   H01L 21/822 20060101ALI20150122BHJP

   H01L 27/04 20060101ALI20150122BHJP

   H01L 27/10 20060101ALI20150122BHJP

【ＦＩ】

   H01L21/82 D

   H01L27/04 C

   H01L27/10 471

【請求項の数】6

【全頁数】30

(21)【出願番号】特願2010-93557(P2010-93557)

(22)【出願日】2010年4月14日

(65)【公開番号】特開2011-222918(P2011-222918A)

(43)【公開日】2011年11月4日

【審査請求日】2013年2月4日

(73)【特許権者】

【識別番号】513192281

【氏名又は名称】ピーエスフォー ルクスコ エスエイアールエル

【氏名又は名称原語表記】ＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ．

(74)【代理人】

【識別番号】110001195

【氏名又は名称】特許業務法人深見特許事務所

(72)【発明者】

【氏名】三浦 悠葵

【審査官】 須原 宏光

(56)【参考文献】

【文献】 特開２００６−０８６３３１（ＪＰ，Ａ）

【文献】 特開２００６−１９６８７２（ＪＰ，Ａ）

【文献】 特開平０５−００３２５２（ＪＰ，Ａ）

【文献】 特開２００５−２５９８４２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

半導体装置であって、
第１の方向に並んで配置された複数の回路セルであって、該複数の回路セルのそれぞれは前記第１の方向と略直交する第２の方向に並んで配置された第１の導電型の第１の領域と前記第１の導電型と異なる第２の導電型の第２の領域とに分離される複数の回路セルと、
前記第２の方向に平行に離間して配置すると共に前記第１の方向に延伸する第１の電源線及び第２の電源線と、を備え、
前記複数の回路セルのそれぞれの前記第１の領域は、前記第１の電源線から第１の電源電位が供給される少なくとも一つの第１のトランジスタを有し、
前記複数の回路セルのそれぞれの前記第２の領域は、前記第２の電源線から第２の電源電位が供給される少なくとも一つの第２のトランジスタを有し、
前記複数の回路セルのうちの少なくとも１つの回路セルはさらに前記第１の領域において、前記第１のトランジスタと前記第２のトランジスタとの間に第１の容量素子を有し、
前記半導体装置は、さらに、
各々が、前記第２の方向に延在し、前記複数の回路セルの各々において前記第１のトランジスタのゲート電極と前記第２のトランジスタのゲート電極とを接続する複数のゲート引き込み配線を備え、
前記複数のゲート引き込み配線のうち少なくとも１つのゲート引き込み配線は、前記第１の容量素子の上を通過し、
前記半導体装置は、さらに、
前記第１の方向に延在し、前記複数のゲート引き込み配線とクロスオーバーする複数の信号線を備え、
前記複数の信号線の各々は、前記複数のゲート引き込み配線のうちの対応する１つと電気的に接続されることを特徴とする半導体装置。

【請求項2】

前記複数の回路セルのそれぞれが有する第１のトランジスタ群及び第２のトランジスタ群は、前記第１の方向に沿って並んで配置していることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記複数の回路セルのうちの少なくとも１つの回路セルはさらに前記第２の領域において、前記第１のトランジスタと前記第２のトランジスタとの間に第２の容量素子を有することを特徴とする請求項１又は２のいずれかに記載の半導体装置。

【請求項4】

前記複数の回路セルのうちの少なくとも一部の複数の回路セルのそれぞれは、前記第１の領域において、前記第１のトランジスタと前記第２のトランジスタとの間に第１の容量素子を含み、前記一部の複数の回路セルの複数の前記第１の容量素子が電気的に接続されていることを特徴とする請求項１から３のいずれか一項に記載の半導体装置。

【請求項5】

前記複数の回路セルのそれぞれの前記第１の領域は、前記第１の方向に延在する第１及び第２の端部を含み、前記複数の回路セルのそれぞれにおいて、前記第１の領域は前記第１の端部で前記第２の領域と接触し、前記複数の回路セルのそれぞれにおいて、前記第１の領域に配置された前記第１のトランジスタと前記第１の領域の前記第２の端部との間には容量素子が配置されないことを特徴とする請求項１から４のいずれか一項に記載の半導体装置。

【請求項6】

前記複数の回路セルのそれぞれは、前記第１の方向に延伸し、前記第１の領域と前記第２の領域とが接する分離領域を備え、前記複数の回路セルの複数の前記分離領域の一部は、前記第１の方向に延伸する第１の直線上に並んで配置され、前記複数の回路セルの複数の前記分離領域の残りは、前記第１の方向に延伸し前記第２の方向において前記第１の直線と離間する第２の直線上に並んで配置されることを特徴とする請求項１から５のいずれか一項に記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、半導体装置に関し、特に補償素子を設けた半導体装置に関する。

【背景技術】

【0002】

半導体装置はパソコン、通信機器、家電、玩具等のいろいろな分野に利用されている。しかも使用されるシステムのなかのキーデバイスであり、システムの競争力確保のため、大規模化、高速化されている。このように大規模化、高速化に伴い、電源線のノイズ対策が大きな問題になっている。また、開発期間の短縮のために設計は自動化され、一定の高さを有し、各種の論理回路を構成する回路セルを配列し、回路接続情報により回路セル間を接続させるブロック方式が用いられている。このブロック方式により、回路設計及びマスクレイアウト設計はほぼ全てが自動化、ＣＡＤ化されている。しかし、電源のノイズ対策としての補償容量等の補償素子の設計は、半自動化の状態である。

【0003】

例えば、電源線のノイズ対策として、電源間に補償容量を配置して、電源電圧の変動を抑えている。これらの電源電圧の補償容量等の補償素子は、論理動作には直接関係しないが、誤動作防止、高信頼性のためには不可欠の素子である。しかし、これらの素子は、回路情報に基づいてトランジスタが設計された後に、電源配線の下とか、チップ周辺の空き領域に、技術者の経験により、人手により配置レイアウトされている。

【0004】

特許文献１の図１、図３〜図５に、回路セルのＰチャネル領域とＮチャネル領域とのそれぞれにおいて、Ｐチャネル領域とＮチャネル領域との境界（以下「ＰＮ分離部」という）に近い側に機能素子としての機能トランジスタを配置し、Ｐチャネル領域とＮチャネル領域とのそれぞれに生じた空き領域に補償容量を形成することが開示されている。
ここで、機能素子（機能トランジスタ）とは、その回路セルの所定の動作を実行するために必要な素子である。より具体的には、Ｐチャネル領域のＰＮ分離部側には機能素子としてＰ型トランジスタが配置され、Ｎチャネル領域のＰＮ分離部側には機能素子としてＮ型トランジスタが配置されている。

【0005】

特許文献１には記載されていないが、電源配線ＶＤＤ、ＶＳＳの延伸方向（ｘ方向）に沿って並べられた複数の回路セル上には、これら回路セル間の信号伝達を行なうために複数の信号線ＳＬが配置される。これら複数の信号線は、ｘ方向に延伸して配置される。これら複数の信号線は、所定の回路セルに信号を入力するに際して、当該回路セル内のＰチャネル領域とＮチャネル領域との各々に形成されたＰ型トランジスタとＮ型トランジスタのゲート電極同士を接続するゲート引き込み配線にコンタクトホールを介して接続される。これは、ゲート電極に直接コンタクトホールを形成した場合、製造時にゲート絶縁膜やゲート電極側壁に形成された絶縁膜を破壊しないためである。

【先行技術文献】

【特許文献】

【0006】

【特許文献1】特開２００６−２５３３９３号公報

【発明の概要】

【発明が解決しようとする課題】

【0007】

ここで、ゲート引き込み配線は、平面視して機能トランジスタのゲート電極の真上でははく、機能トランジスタの拡散層のｙ方向の延長線上に形成される。機能トランジスタの拡散層上には、機能素子に電源を供給する電源引き込み配線や機能素子トランジスタから信号を出力するための信号引き出し配線が配置される（図において、電源引き込み配線、信号引き出し配線はその他の第１配線層配線と記載）。ゲート引き込み配線を機能トランジスタのゲート電極の真上に配置してしまうと、隣接する配線間に充分な間隔がとれず、拡散層上に形成された電源引き込み配線や信号引き出し配線と短絡してしまうおそれがある。

【0008】

信号線をゲート引き込み配線に接続するためのコンタクトを形成するためには、少なくともゲート引き込み配線上において、信号線がゲート引き込み配線の上方を通過している必要がある。ゲート引き込み配線は、トランジスタの拡散層に電源を供給するための電源引き込み配線と同一の配線層に形成されるため、周りの配線との関係で、複数の回路セルの中には、ゲート引き込み配線をＰ型トランジスタのゲート電極とＮ型トランジスタのゲート電極との間にしか配置できない回路セルが存在する。

【0009】

特許文献１では、上述のとおり回路セル内のＰ型トランジスタとＮ型トランジスタとをそれぞれＰチャネル領域とＮチャネル領域とのＰＮ分離部（ＰＮ境界）に寄せて配置しているため、Ｐ型トランジスタとＮ型トランジスタとのゲート電極同士を接続するゲート引き込み配線の長さが短くなり、その結果、配置される信号線本数が少なくなるという問題がある。

【0010】

以下、この問題について、図２６及び図２７を参照して詳細に説明する。
図２６は、従来の半導体装置の一部を示す。図２６は、実際には下層に配置するために見えない構成についてもレイアウトの理解を容易にするために描いている。
図２７は、図２６において、半導体基板とゲート絶縁膜を介して形成されたゲート電極のみを示したものである。ここで、図２６及び図２７は、従来の半導体装置の問題点を説明するために発明者が作成した図面である。

【0011】

図２７において、回路セル枠を一点鎖線で表示して、４つの回路セルＣ１、Ｃ２、Ｃ３、Ｃ４を示している。
各回路セルは、二点鎖線で表示されたＰＮ分離部を境界として、上側にＮチャネル領域Ｎｃｈ１０１、Ｎｃｈ１０２、Ｎｃｈ１０３、Ｎｃｈ１０４を、下側にＰチャネル領域Ｐｃｈ１０１、Ｐｃｈ１０２、Ｐｃｈ１０３、Ｐｃｈ１０４を有する。

【0012】

上述の通り、Ｎチャネル領域及びＰチャネル領域のそれぞれにおいて、ＰＮ分離部に近い側に機能トランジスタを配置し、Ｎチャネル領域とＰチャネル領域とのそれぞれに生じた空き領域に補償容量が形成されている。
より具体的には、図２７において、Ｎチャネル領域Ｎｃｈ１０１は、機能トランジスタの第１及び第２拡散層ＤＮ１０１、ゲート電極ＧＮ１０１と、補償容量の拡散層ＤＮＣ１０１及びゲート電極ＧＮＣ１０１を有する。Ｎチャネル領域Ｎｃｈ１０２は、機能トランジスタの第１及び第２拡散層ＤＮ２、ゲート電極ＧＮ１０２と、補償容量の拡散層ＤＮＣ１０２及びゲート電極ＧＮＣ１０２を有する。Ｎチャネル領域Ｎｃｈ１０３は、機能トランジスタの第１及び第２拡散層ＤＮ１０３、ゲート電極ＧＮ１０３と、補償容量の拡散層ＤＮＣ１０３及びゲート電極ＧＮＣ１０３を有する。Ｎチャネル領域Ｎｃｈ１０４は、機能トランジスタの第１及び第２拡散層ＤＮ１０４、ゲート電極ＧＮ１０４と、補償容量の拡散層ＤＮＣ１０４及びゲート電極ＧＮＣ１０４を有する。
また、Ｐチャネル領域Ｐｃｈ１０１は、機能トランジスタの第１及び第２拡散層ＤＰ１、ゲート電極ＧＰ１０１と、補償容量の拡散層ＤＰＣ１０１及びゲート電極ＧＰＣ１０１を有する。Ｐチャネル領域Ｐｃｈ１０２は、機能トランジスタの第１及び第２拡散層ＤＰ２、ゲート電極ＧＰ１０２と、補償容量の拡散層ＤＰＣ１０２及びゲート電極ＧＰＣ１０２を有する。Ｐチャネル領域Ｐｃｈ１０３は、機能トランジスタの第１及び第２拡散層ＤＰ３、ゲート電極ＧＰ１０３と、補償容量の拡散層ＤＰＣ１０３及びゲート電極ＧＰＣ１０３を有する。Ｐチャネル領域Ｐｃｈ１０４は、機能トランジスタの第１及び第２拡散層ＤＰ４、ゲート電極ＧＰ１０４と、補償容量の共通拡散層ＤＰＣ１０４及びゲート電極ＧＰＣ１０４を有する。

【0013】

図２６では、信号線を４本、ＳＬ１０１、ＳＬ１０２、ＳＬ１０３、ＳＬ１０４を有し、ゲート引き込み配線としてＧＷ１０１、ＧＷ１０２、ＧＷ１０３、ＧＷ１０４、ＧＷ１０５を示している。
ゲート引き込み配線ＧＷ１０１は、コンタクトプラグＣＰＮＧ１０１を介してＮチャネル領域Ｎｃｈ１０１のゲート電極とコンタクトプラグＣＰＰＧ１０１を介してＰチャネル領域Ｐｃｈ１０１のゲート電極ＧＰ１０１とを接続し、さらに、導電プラグを介して信号線ＳＬ１０２に接続されている。
ゲート引き込み配線ＧＷ１０２は、コンタクトプラグＣＰＮＧ１０２を介してＮチャネル領域Ｎｃｈ１０２のゲート電極とコンタクトプラグＣＰＰＧ１０２を介してＰチャネル領域Ｐｃｈ１０２のゲート電極ＧＰ１０２とを接続し、さらに、導電プラグを介して信号線ＳＬ１０１に接続されている。
ゲート引き込み配線ＧＷ１０４は、コンタクトプラグＣＰＮＧ１０３ｂを介してＮチャネル領域Ｎｃｈ１０３のゲート電極とコンタクトプラグＣＰＰＧ１０３ｂを介してＰチャネル領域Ｐｃｈ１０３のゲート電極ＧＰ１０３ｂとを接続し、さらに、導電プラグを介して信号線ＳＬ１０３に接続されている。
ゲート引き込み配線ＧＷ１０５は、コンタクトプラグＣＰＮＧ１０３ｃを介してＮチャネル領域Ｎｃｈ１０３のゲート電極とコンタクトプラグＣＰＰＧ１０３ｃを介してＰチャネル領域Ｐｃｈ１０３のゲート電極ＧＰ１０３ｃとを接続し、さらに、導電プラグを介して信号線ＳＬ１０５に接続されている。

【0014】

しかしながら、符号Ｂで示した領域のゲート引き込み配線ＧＷ１０３（コンタクトプラグＣＰＮＧ１０３ａを介してＮチャネル領域Ｎｃｈ１０３のゲート電極とコンタクトプラグＣＰＰＧ１０３ａを介してＰチャネル領域Ｐｃｈ１０３のゲート電極ＧＰ１０３ａとを接続）については、真上に配置される信号線がＳＬ２だけであるため、ゲート引き込み配線ＧＷ１０３を信号線ＳＬ２以外の他の信号線に接続することができない。
これは、回路セル内のＰ型トランジスタとＮ型トランジスタとをそれぞれＰチャネル領域とＮチャネル領域とのＰＮ分離部（ＰＮ境界）に寄せた配置となっているため、ゲート引き込み配線の長さが短く、その結果、ゲート引き込み配線上に配置される信号線の本数が少ないことに起因している。

【0015】

この問題を解決する方法として、以下の方法が考えられる。
第１の方法は、複数の信号線をゲート引き込み配線上以外の部分にも配置し、所定の回路セルに信号を入力する所定の信号線を当該所定の回路セル上を通過するときにのみ当該所定の回路セル内のゲート引き込み配線上を通過するように配置し、残りの回路セル上を通過するときには、当該残りの回路セル上のゲート引き込み配線以外の部分を通過するように複数の信号線を引き廻すというものである。
しかし、この方法では、複数の信号線同士が交差する箇所が生じ、その結果、他の配線層の配線を圧迫してしまうという問題がある。

【0016】

第２の方法は、Ｐ型トランジスタとＮ型トランジスタとの間隔を広げ、ゲート引き込み配線を長くする。
しかし、この場合、それぞれのトランジスタとＰＮ分離部と距離を広くする必要があり、回路セルの高さ（回路セルのｙ方向の長さ）を変えない場合には、補償容量を配置するための空き領域のサイズが小さくなり補償容量のトータル容量が減少してしまうという問題があり、補償容量のトータル容量を変えない場合には、回路セルの面積が増大してしまうという問題がある。

【0017】

第３の方法は、ゲート引き込み配線専用の配線セルを回路セル間に配置する。
しかし、この場合、配線セルを配置した分だけ複数の回路セルから構成される回路ブロック全体のｘ方向の面積が増加してしまうという問題がある。
この問題について、図２８を参照して説明する。

【0018】

回路セルＣ１０１の左側に配置するＣ１１１、回路セルＣ１０１と回路セルＣ１０２との間に配置するＣ１１２、及び、回路セルＣ１０２と回路セルＣ１０３との間に配置するＣ１１３がゲート引き込み配線専用の配線セルである。
ゲート引き込み配線ＧＷ１０１は、つなぎの配線Ｗ１１１を介してゲート引き込み配線専用配線ＧＷ１１１に接続され、ゲート引き込み配線専用配線ＧＷ１１１が信号線ＳＬ１０１に接続されている。これにより、ゲート引き込み配線ＧＷ１０１は信号線ＳＬ１０１に電気的に接続される。
ゲート引き込み配線ＧＷ１０２は、つなぎの配線Ｗ１１２を介してゲート引き込み配線専用配線ＧＷ１１２に接続され、ゲート引き込み配線専用配線ＧＷ１１２が信号線ＳＬ１０２に接続されている。これにより、ゲート引き込み配線ＧＷ１０２は信号線ＳＬ１０２に電気的に接続される。
ゲート引き込み配線ＧＷ１０３は、つなぎの配線Ｗ１１３を介してゲート引き込み配線専用配線ＧＷ１１３に接続され、ゲート引き込み配線専用配線ＧＷ１１３が信号線ＳＬ１０３に接続されている。これにより、ゲート引き込み配線ＧＷ１０３は信号線ＳＬ１０３に電気的に接続される。
また、ゲート引き込み配線ＧＷ１０４及び１０５はそれぞれ、信号線ＳＬ１０４、信号線ＳＬ１０５に接続されている。

【0019】

以上のように、すべての信号線がゲート引き込み配線に電気的に接続されているが、上述の通り、配線セルを配置した分だけ複数の回路セルから構成される回路ブロック全体のｘ方向の面積が増加している。

【課題を解決するための手段】

【0020】

本発明に係る半導体装置は、第１の方向に並んで配置された複数の回路セルであって、該複数の回路セルのそれぞれは前記第１の方向と略直交する第２の方向に並んで配置された第１の導電型の第１の領域と前記第１の導電型と異なる第２の導電型の第２の領域とに分離される複数の回路セルと、前記第２の方向に平行に離間して配置すると共に前記第１の方向に延伸する第１の電源線及び第２の電源線と、を備え、前記複数の回路セルのそれぞれの前記第１の領域は、前記第１の電源線から第１の電源電位が供給される少なくとも一つの第１のトランジスタを有し、前記複数の回路セルのそれぞれの前記第２の領域は、前記第２の電源線から第２の電源電位が供給される少なくとも一つの第２のトランジスタを有し、前記複数の回路セルのうちの少なくとも１つの回路セルはさらに前記第１の領域において、前記第１のトランジスタと前記第２のトランジスタとの間に第１の容量素子を有することを特徴とする。

【発明の効果】

【0021】

以上説明した本発明に係る半導体装置によれば、他の配線層の配線層の圧迫、補償容量のトータル容量値の低下、回路セルの面積増大、及び、回路ブロック全体の面積増大を抑制しつつ、ゲート引き込み配線の長さを長くとることができるため、信号線の交差や配線セルの挿入をすることなく各回路セルへの入力信号線を配置することができる。

【図面の簡単な説明】

【0022】

【図1】本発明に係る半導体装置（半導体チップ）全体のレイアウトを概念的に示した平面透視図である

【図2】本発明の第１の実施形態に係る半導体装置の平面透視図である。

【図3】本発明の第１の実施形態に係る半導体装置で用いられる半導体基板上のトランジスタと補償容量のレイアウトを示す図である。

【図4】図３においてゲート電極のレイアウトを重ねた図である。

【図5】図４において第１配線層の配線パターン及びコンタクトプラグのレイアウトを重ねた図である。

【図6】図５において電源線のレイアウトを重ねた図である。

【図7】図６において信号線及び導電プラグのレイアウトを重ねた図である。

【図8】図２のＡ１−Ａ２線に沿った断面図である。

【図9】図２のＢ１−Ｂ２線に沿った断面図である。

【図10】図２のＣ１−Ｃ２線に沿った断面図である。

【図11】図２のＤ１−Ｄ２線に沿った断面図である。

【図12】本発明に係る半導体装置のレイアウト設計のフロー図である。

【図13】本発明の第１の実施形態の変形例に係る半導体装置の平面透視図である。

【図14】図１３において電源線ＶＳＳ及びＶＤＤと、第１配線層の配線パターンとを除いた図である。

【図15】本発明の第２の実施形態に係る半導体装置の平面透視図である。

【図16】本発明の第２の実施形態に係る半導体装置で用いられる半導体基板上のトランジスタと補償容量のレイアウトを示す図である。

【図17】図１６においてゲート電極のレイアウトを重ねた図である。

【図18】図１７において第１配線層の配線パターン、コンタクトプラグの一部、導電プラグの一部、電源線及び信号線を重ねた図である。

【図19】図１５のＡ３−Ａ４線に沿った断面図である。

【図20】図１５のＢ３−Ｂ４線に沿った断面図である。

【図21】図１５のＣ３−Ｃ４線に沿った断面図である。

【図22】本発明の第３の実施形態に係る半導体装置の平面透視図である。

【図23】本発明の第３の実施形態に係る半導体装置で用いられる半導体基板上のトランジスタと補償容量のレイアウトを示す図である。

【図24】図２２においてゲート電極のレイアウトを重ねた図である。

【図25】図２２において第１配線層の配線パターン及びコンタクトプラグを重ねた図である。

【図26】従来の半導体装置の平面透視図である。

【図27】図２６において、ゲート電極のレイアウトを重ねた図である。

【図28】従来の他の半導体装置の平面透視図である。

【発明を実施するための形態】

【0023】

以下に、本発明を適用した一実施形態である半導体装置について図面を参照して説明する。同一部材には同一符号を付し説明を省略又は簡略化する。また、同一部材には適宜符号を省略する。なお、以下の説明で用いる図面は模式的であり、長さ、幅、及び厚みの比率等は現実のものとは異なる。また、実際には見えない構成についても構成の理解を容易にするために描いている場合がある。

【0024】

図１は、本発明に係る半導体装置（半導体チップ）全体のレイアウトを概念的に示した平面透視図である。
半導体チップ１は、半導体基板２上に複数のメモリセルアレイ３と、メモリセルアレイ３の周辺部に設けられた周辺回路配置領域４とを有している。周辺回路配置領域４はパッド配置領域５と、複数の配線層とを有し、各配線層には金属配線が形成されている。

【0025】

さらに詳細には、周辺回路配置領域４には、半導体装置外部とメモリセルアレイ中のメモリセルとのデータのやり取りを制御する複数の書込み読み出し制御回路、内部電源発生回路等、半導体装置の動作を制御する回路が配置される領域である。これら複数の書き込み読み止し制御回路、内部電源発生回回路等の夫々は、周辺回路配置領域の予め位置やサイズが定められた対応するエリアに配置される。また、これら複数の書き込み読み止し制御回路、内部電源発生回路等の少なくとも一部は、自動レイアウト設計を用いて設計される。

【0026】

パッド配置領域５は、不図示のクロック端子用パッド、アドレス端子用パッド、コマンド端子用パッド、データ入出力端子用パッド、電源端子用パッド等の複数のパッドを配置する領域。

【0027】

複数の配線層において、半導体基板の側から数えて第１配線層は例えば、トランジスタの拡散層にコンタクトホールに充填されたコンタクトプラグを介して接続される複数の金属配線を含む。
また、第２配線層６は、複数の電源線と複数の信号線とを含む。これらの配線は例えば、アルミニウムや銅等の金属で形成される。
さらにまた、第３配線層７は、複数の電源線と複数の信号線とを含む。これらの配線は例えば、アルミニウムや銅等の金属で形成される。第３配線層は、第２配線層の上方に絶縁膜を介在して形成され、第３配線層の配線と第２配線層の配線とを接続する場合には、絶縁膜中にスルーホールを形成して対象となる第３層配線と第２層配線とを接続する。

【0028】

本明細書中において、第１の拡散層及び第３の拡散層をＭＯＳトランジスタのソースとして、第２の拡散層及び第４の拡散層をＭＯＳトランジスタのドレインとして説明しているが、ソース及びドレインの位置を逆にして同様の作用効果を奏する構成にしてもよい。

【0029】

以下、第１の導電型がＮ型のときは第１の領域はＮチャネル領域であり、第１のトランジスタはＮ型トランジスタであり、第１の容量素子はＮチャネル領域の補償容量であり、第１の電源線がＶＳＳに対応する。この場合、第２の導電型はＰ型であり、第２の領域はＰチャネル領域であり、第２のトランジスタはＰ型トランジスタであり、第２の容量素子はＰチャネル領域の補償容量であり、第２の電源線がＶＤＤに対応する。
この第１の導電型がＰ型で、第２の導電型がＮ型のときはすべてが逆のものに対応する。

【0030】

［第１の実施形態］
図２に、周辺回路領域３に配置される回路ブロックの一部のレイアウトであって本発明の第１の実施形態である半導体装置の一部を示す。図２は、実際には下層に配置するために見えない構成についてもレイアウトの理解を容易にするために描いた平面透視図である。
図３から図７は、図２で示した箇所について各層ごとの平面図を示す。図８〜図１１はそれぞれ、図８のＡ１−Ａ２線に沿った断面図、Ｂ１−Ｂ２線に沿った断面図、Ｃ１−Ｃ２線に沿った断面図、Ｄ１−Ｄ２線に沿った断面図である。
なお、内部構成を図示していない回路セルには、所定の回路パターンが形成されているものとする。

【0031】

図２に示すように、本発明の第１の実施形態に係る半導体装置１は、ｘ方向（第１の方向）に並んで配置された複数の回路セルであって、複数の回路セルのそれぞれは第１の方向と略直交するｙ方向（第２の方向）に並んで配置された第１の導電型の第１の領域と第１の導電型と異なる第２の導電型の第２の領域（一方がＮ型、他方がＰ型）とに分離される複数の回路セルと、ｙ方向に平行に離間して配置すると共に第１の方向に延伸する第１の電源線及び第２の電源線（一方がＶＳＳ、他方がＶＤＤ）と、を備え、複数の回路セルの第１の領域はそれぞれ、第１の電源線から第１の電源電位が供給される少なくとも一つの第１のトランジスタを有し、複数の回路セルの前記第２の領域はそれぞれ、第２の電源線から第２の電源電位が供給される少なくとも一つの第２のトランジスタを有し、複数の回路セルのうちの少なくとも１つの回路セルはさらに第１の領域において、第１のトランジスタと前記第２のトランジスタとの間に第１の容量素子を有する。

【0032】

以下、図３から図１１を用いて、図２に示した本発明の第１の実施形態に係る半導体装置１の構成について詳細に説明する。

【0033】

図３は、半導体基板上の構成を示すもので、回路セル枠を一点鎖線で表示して、４つの回路セルＣ１、Ｃ２、Ｃ３、Ｃ４を示している。
各回路セルは、二点鎖線で表示されたＰＮ分離部を境界として、上側にＮチャネル領域Ｎｃｈ１、Ｎｃｈ２、Ｎｃｈ３、Ｎｃｈ４を、下側にＰチャネル領域Ｐｃｈ１、Ｐｃｈ２、Ｐｃｈ３、Ｐｃｈ４を有する。
本実施形態では、ＰＮ分離部はｘ方向に直線状である。

【0034】

Ｎチャネル領域及びＰチャネル領域のそれぞれは、機能トランジスタの拡散層と補償容量の拡散層を有する。図において、機能トランジスタの拡散層を太枠で表示し、補償容量の拡散層を細枠で表示している。
本発明では、Ｎチャネル領域及びＰチャネル領域の各領域において、ＰＮ分離部側に補償容量が配置され、回路セル端側（つまり、電源線側）に機能トランジスタが配置されている点が特徴である。
なお、本発明において機能トランジスタのサイズすなわち、ｘ方向の長さ（幅）及びｙ方向の長さ（幅）は各セルの種類毎に異なってもよいが、本実施形態においては、各チャネル領域に配置する機能トランジスタのｙ方向の長さ（幅）は同じであるが、ｘ方向の長さ（幅）は異なっている。

【0035】

また、本実施形態において、補償容量の拡散層は各チャネル領域内の隣接回路セル間で互いに接続されているのに対して、Ｎチャネル領域及びＰチャネル領域間では分離されている。つまり、Ｎチャネル領域及びＰチャネル領域のそれぞれに１つの補償容量の拡散層が形成されている。

【0036】

具体的には、Ｎチャネル領域Ｎｃｈ１は機能トランジスタ（Ｎ型トランジスタ）の第１及び第２拡散層ＤＮ１及び補償容量のＮチャネル領域共通拡散層ＤＮＣを有する。Ｎチャネル領域Ｎｃｈ２は機能トランジスタの第１及び第２拡散層ＤＮ２及び補償容量の共通拡散層ＤＮＣを有する。Ｎチャネル領域Ｎｃｈ３は機能トランジスタの第１及び第２拡散層ＤＮ３及び補償容量の共通拡散層ＤＮＣを有する。Ｎチャネル領域Ｎｃｈ４は機能トランジスタの第１及び第２拡散層ＤＮ４及び補償容量の共通拡散層ＤＮＣを有する。
また、Ｐチャネル領域Ｐｃｈ１は機能トランジスタ（Ｐ型トランジスタ）の第１及び第２拡散層ＤＰ１及び補償容量のＰチャネル領域共通拡散層ＤＰＣを有する。Ｐチャネル領域Ｐｃｈ２は機能トランジスタの第１及び第２拡散層ＤＰ２及び補償容量の共通拡散層ＤＰＣを有する。Ｐチャネル領域Ｐｃｈ３は機能トランジスタの第１及び第２拡散層ＤＰ３及び補償容量の共通拡散層ＤＰＣを有する。Ｐチャネル領域Ｐｃｈ４は機能トランジスタの第１及び第２拡散層ＤＰ４及び補償容量の共通拡散層ＤＰＣを有する。
なお、第１及び第２拡散層はゲート電極の両側に配置するが、図においてはゲート電極の部分も含めて第１及び第２拡散層を一体に描いている。図３では、第１拡散層と第２拡散層とは図面上の煩雑さを回避するため、共通の符号を用いている。

【0037】

図４は、図３においてゲート電極を重ねた図である。
具体的には、Ｎチャネル領域においては、Ｎチャネル領域Ｎｃｈ１の機能トランジスタの第１及び第２拡散層ＤＮ１に対するゲート電極ＧＮ１、Ｎチャネル領域Ｎｃｈ２の機能トランジスタの第１及び第２拡散層ＤＮ２に対するゲート電極ＧＮ２１及びＧＮ２２（１つの拡散層を共有した２つのＮ型トランジスタが配置されている）、Ｎチャネル領域Ｎｃｈ３の機能トランジスタの第１及び第２拡散層ＤＮ３に対するゲート電極ＧＮ３１、ＧＮ３２及びＧＮ３３（２つの拡散層を共有した３つのＮ型トランジスタが配置されている）、Ｎチャネル領域Ｎｃｈ４の機能トランジスタの第１及び第２拡散層ＤＮ４に対するゲート電極ＧＮ４が配置されている。

【0038】

また、Ｐチャネル領域においては、Ｐチャネル領域Ｐｃｈ１の機能トランジスタの第１及び第２拡散層ＤＮ１に対するゲート電極ＧＮ１、Ｐチャネル領域Ｐｃｈ２の機能トランジスタの第１及び第２拡散層ＤＮ２に対するゲート電極ＧＮ２１及びＧＮ２２（１つの拡散層を共有した２つのＮ型トランジスタが配置されている）、Ｐチャネル領域Ｐｃｈ３の機能トランジスタの第１及び第２拡散層ＤＮ３に対するゲート電極ＧＮ３１、ＧＮ３２及びＧＮ３３（２つの拡散層を共有した３つのＮ型トランジスタが配置されている）、Ｐチャネル領域Ｐｃｈ４の機能トランジスタの第１及び第２拡散層ＤＮ４に対するゲート電極ＧＮ４が配置されている。

【0039】

Ｎチャネル領域における補償容量のゲート電極として、補償容量の共通拡散層ＤＮＣに対してゲート電極ＧＮＣ１、ＧＮＣ２、ＧＮＣ３、ＧＮＣ４が配置され、これらのゲート電極はＰＮ分離部に沿ったゲート配線ＧＮＣに共通に接続されている。
また、Ｐチャネル領域における補償容量のゲート電極として、補償容量の共通拡散層ＤＰＣに対してゲート電極ＧＰＣ１、ＧＰＣ２、ＧＰＣ３、ＧＰＣ４が配置され、これらのゲート電極はＰＮ分離部に沿ったゲート配線ＧＰＣに共通に接続されている。
すなわち、Ｎチャネル領域及びＰチャネル領域の各領域の補償容量の拡散層ＤＮＣ及びＤＰＣ上には、ゲート絶縁膜を介して所定のパターンでゲート電極が形成され、それぞれの領域に形成されたゲート電極はＰＮ分離部に沿ったゲート配線に共通に接続され、これにより、ゲート電極、ゲート絶縁膜、拡散層で容量素子を構成している。

【0040】

図５は、図４において、配線層のうち半導体基板２に最も近い第１配線層の配線（配線パターン）、この第１配線層の配線と拡散層を接続する複数のコンタクトホール及びそれに充填されたコンタクトプラグ、及び、第１配線層の配線とゲート配線とを接続する複数のコンタクトホール及びそれに充填されたコンタクトプラグのレイアウトを重ねた図である。
図６は、図５において、第１配線層に形成された第１電源線ＶＳＳ及び第２電源線ＶＤＤと、これらの第１電源線ＶＳＳ及び第２電源線ＶＤＤを、第１配線層の配線に接続する第１スルーホール及びそれに充填された導電プラグのレイアウトを重ねた図である。

【0041】

図５及び図６を参照して、配線の詳細を説明する。
Ｎチャネル領域Ｎｃｈ１の機能トランジスタの第１拡散層（ソース）ＤＮ１は、コンタクトプラグＣＰＮ１を介して第１配線層内のタングステン配線Ｗ１に接続され、タングステン配線Ｗ１は第１スルーホールに充填された導電プラグＤＰＮ１を介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｎチャネル領域Ｎｃｈ２の機能トランジスタの第１拡散層（ソース）ＤＮ２は、コンタクトプラグＣＰＮ２を介して第１配線層内のタングステン配線Ｗ２に接続され、タングステン配線Ｗ２は第１スルーホールに充填された導電プラグＤＰＮ２を介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｎチャネル領域Ｎｃｈ３の機能トランジスタの第１拡散層（ソース）ＤＮ３は、コンタクトプラグＣＰＮ３を介して第１配線層内のタングステン配線Ｗ３１に接続され、タングステン配線Ｗ３１は第１スルーホールに充填された導電プラグＤＰＮ３１を介して第２配線層内の第１電源線ＶＳＳに接続されている。また、他の第１拡散層（ソース）ＤＮ３は、コンタクトプラグＣＰＮ３２を介して第１配線層内のタングステン配線Ｗ３２に接続され、タングステン配線Ｗ３２は第１スルーホールに充填された導電プラグＤＰＮ３２を介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｎチャネル領域Ｎｃｈ４の機能トランジスタの第１拡散層（ソース）ＤＮ４は、コンタクトプラグＣＰＮ４を介して第１配線層内のタングステン配線Ｗ４に接続され、タングステン配線Ｗ４は第１スルーホールに充填された導電プラグＤＰＮ４を介して第２配線層内の第１電源線ＶＳＳに接続されている。

【0042】

Ｐチャネル領域Ｐｃｈ１の機能トランジスタの第１拡散層（ソース）ＤＰ１は、コンタクトプラグＣＰＰ１を介して第１配線層内のタングステン配線Ｗ５に接続され、タングステン配線Ｗ５は第１スルーホールに充填された導電プラグＤＰＰ１を介して第２配線層内の第２電源線ＶＤＤに接続されている。
Ｐチャネル領域Ｐｃｈ２の機能トランジスタの第１拡散層（ソース）ＤＰ２は、コンタクトプラグＣＰＰ２１を介して第１配線層内のタングステン配線Ｗ６１に接続され、タングステン配線Ｗ６１は第１スルーホールに充填された導電プラグＤＰＰ２１を介して第２配線層内の第２電源線ＶＤＤに接続されている。また、Ｐチャネル領域Ｐｃｈ２の機能トランジスタの他の第１拡散層（ソース）ＤＰ２は、コンタクトプラグＣＰＰ２２を介して第１配線層内のタングステン配線Ｗ６２に接続され、タングステン配線Ｗ６２は第１スルーホールに充填された導電プラグＤＰＰ２２を介して第２配線層内の第２電源線ＶＤＤに接続されている。
Ｐチャネル領域Ｐｃｈ３の機能トランジスタの第１拡散層（ソース）ＤＰ３は、コンタクトプラグＣＰＰ３を介して第１配線層内のタングステン配線Ｗ７に接続され、タングステン配線Ｗ７は第１スルーホールに充填された導電プラグＤＰＰ３を介して第２配線層内の第２電源線ＶＤＤに接続されている。
Ｐチャネル領域Ｐｃｈ４の機能トランジスタの第１拡散層（ソース）ＤＰ４は、コンタクトプラグＣＰＰ４を介して第１配線層内のタングステン配線Ｗ８に接続され、タングステン配線Ｗ８は第１スルーホールに充填された導電プラグＤＰＰ４を介して第２配線層内の第２電源線ＶＤＤに接続されている。

【0043】

Ｎチャネル領域に形成された補償容量の共通拡散層ＤＮＣには、コンタクトホール内に充填されたコンタクトプラグＣＰＣ１を介して、第１配線層に形成されたタングステン配線Ｗ２に電気的に接続され、また、第１配線層に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ３を介して、第１配線層に形成されたタングステン配線Ｗ４に電気的に接続されている。
また、タングステン配線Ｗ２は、第１スルートホール内に充填された導電プラグＤＰＮ２を介して、第１電源線ＶＳＳに電気的に接続されている。また、タングステン配線Ｗ４は、第１スルートホール内に充填された導電プラグＤＰＮ４を介して、第１電源線ＶＳＳに電気的に接続され、
これによって、Ｎチャネル領域に形成された補償容量の拡散層には、第１配線層の配線Ｗ２、Ｗ４を介して第１電源線ＶＳＳの電源電位が供給される。

【0044】

Ｐチャネル領域に形成された補償容量の共通拡散層ＤＰＣには、コンタクトホール内に充填されたコンタクトプラグＣＰＣ２を介して、第１配線層に形成されたタングステン配線Ｗ６１に電気的に接続され、また、コンタクトホール内に充填されたコンタクトプラグＣＰＣ５を介して、第１配線層に形成されたタングステン配線Ｗ８に電気的に接続されている。
また、タングステン配線Ｗ６１は、第１スルートホール内に充填された導電プラグＤＰＰ２１を介して、第２電源線ＶＤＤに電気的に接続されている。また、タングステン配線Ｗ８は、第１スルートホール内に充填された導電プラグＤＰＰ４を介して、第２電源線ＶＤＤに電気的に接続され、
これによって、Ｐチャネル領域に形成された補償容量の拡散層には、第１配線層の配線Ｗ６１、Ｗ８を介して第２電源線ＶＤＤの電源電位が供給される。

【0045】

図７は、図６において、信号線と、第１配線層に形成されたゲート引き込み配線と、信号線とゲート引き込み配線とを接続する第１スルーホール及びそれに充填された導電プラグのレイアウトを重ねた図である。

【0046】

Ｎチャネル領域Ｎｃｈ１の機能トランジスタのゲート電極ＧＮ１とＰチャネル領域Ｐｃｈ１の機能トランジスタのゲート電極ＧＰ１とを接続するゲート引き込み配線ＧＷ１は、第１スルーホール及びそれに充填された導電プラグＤＰＴ１を介して信号線ＳＬ１に接続されている。
Ｎチャネル領域Ｎｃｈ２の機能トランジスタのゲート電極ＧＮ２２とＰチャネル領域Ｐｃｈ２の機能トランジスタのゲート電極ＧＰ２２とを接続するゲート引き込み配線ＧＷ２は、第１スルーホール及びそれに充填された導電プラグＤＰＴ２を介して信号線ＳＬ２に接続されている。
Ｎチャネル領域Ｎｃｈ３の機能トランジスタのゲート電極ＧＮ３１とＰチャネル領域Ｐｃｈ３の機能トランジスタのゲート電極ＧＰ３１とを接続するゲート引き込み配線ＧＷ３は、第１スルーホール及びそれに充填された導電プラグＤＰＴ３を介して信号線ＳＬ３に接続されている。
Ｎチャネル領域Ｎｃｈ３の機能トランジスタのゲート電極ＧＮ３２とＰチャネル領域Ｐｃｈ３の機能トランジスタのゲート電極ＧＰ３２とを接続するゲート引き込み配線ＧＷ４は、第１スルーホール及びそれに充填された導電プラグＤＰＴ４を介して信号線ＳＬ４に接続されている。
Ｎチャネル領域Ｎｃｈ３の機能トランジスタのゲート電極ＧＮ３３とＰチャネル領域Ｐｃｈ３の機能トランジスタのゲート電極ＧＰ３３とを接続するゲート引き込み配線ＧＷ５は、第１スルーホール及びそれに充填された導電プラグＤＰＴ５を介して信号線ＳＬ５に接続されている。

【0047】

以上の通り、本発明では、Ｎチャネル領域及びＰチャネル領域の各領域において、機能トランジスタが回路セル端側（つまり、電源線側）に配置し、補償容量をＰＮ分離部側に配置する構成を採用したので、Ｎチャネル領域の機能トランジスタのゲート電極とＰチャネル領域の機能トランジスタのゲート電極とを電気的に接続するゲート引き込み配線の長さを上述の従来の半導体装置より長くとることができる。このため、配置される信号線の本数を従来の半導体装置より多くとることができる。
また、ゲート引き込み配線が従来よりも長くなるため、信号線の交差や配線セルの挿入をすることなく各回路セルへの入力信号線を配置することができる。

【0048】

図８は、図２のＡ１−Ａ２線に沿った断面図である。
Ａ１側からＡ２側へ順に、Ｎチャネル領域Ｎｃｈ２、Ｐチャネル領域Ｐｃｈ２が配置する。

【0049】

Ｎチャネル領域Ｎｃｈ２内に配置するＮ型トランジスタＮ２の第１拡散層ＤＮ２は、ゲート絶縁膜及びゲート電極を覆う層間絶縁膜２１に形成されたコンタクトホールに充填されたコンタクトプラグＣＰＮ２を介して、第１配線層２２に形成されたタングステン配線Ｗ２に電気的に接続されている。
また、補償容量の拡散層ＤＮＣは、層間絶縁膜２１に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ１を介して、タングステン配線Ｗ２に電気的に接続されている。
タングステン配線Ｗ２は、タングステン配線Ｗ２を覆う層間絶縁膜２３に形成された第１スルートホール内に充填された導電プラグＤＰＮ２を介して、第２配線層２４に形成された第１電源線ＶＳＳに電気的に接続されている。第２配線層２４は第３層間絶縁膜２５によって被覆されている。

【0050】

Ｐチャネル領域Ｐｃｈ２内に配置するＰ型トランジスタＰ２の第１拡散層ＤＰ２は、ゲート絶縁膜及びゲート電極を覆う層間絶縁膜２１に形成されたコンタクトホールに充填されたコンタクトプラグＣＰＰ２１を介して、第１配線層２２に形成されたタングステン配線Ｗ６１に電気的に接続されている。
また、補償容量の拡散層ＤＰＣは、層間絶縁膜２１に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ２を介してタングステン配線Ｗ６１に電気的に接続されている。
タングステン配線Ｗ６１は、タングステン配線Ｗ２を覆う層間絶縁膜２３に形成された第１スルートホール内に充填された導電プラグＤＰＰ２１を介して、第２配線層２４に形成された第２電源線ＶＤＤに電気的に接続されている。

【0051】

図９は、図２のＢ１−Ｂ２線に沿った断面図である。
半導体基板２中に形成された補償容量の共通拡散層ＤＮＣの上に、第１層間絶縁膜２１に形成されたゲート絶縁膜を介してゲート電極ＧＮＣ１が形成され、また、ゲート絶縁膜を介してゲート電極ＧＮＣ２（ＧＮＣ３）が形成されている。
補償容量の共通拡散層ＤＮＣは、第１層間絶縁膜２１に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ１を介して、第１配線層に形成されたタングステン配線Ｗ２に電気的に接続されている。また、補償容量の共通拡散層ＤＮＣは第１層間絶縁膜２１に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ３を介して、第１配線層に形成されたタングステン配線Ｗ４に電気的に接続されている。

【0052】

図１０は、図２のＣ１−Ｃ２線に沿った断面図である。
半導体基板２上に、ゲート絶縁膜を介して、Ｎチャネル領域Ｎｃｈ１、Ｎｃｈ２、Ｎｃｈ３、Ｎｃｈ４に共通する補償容量のゲート電極ＧＮＣが形成されている。
このゲート電極ＧＮＣは、これを覆う第１層間絶縁膜２１に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ４を介して、第１配線層２２に形成されたタングステン配線Ｗ４に電気的に接続されている。

【0053】

図１１は、図２のＤ１−Ｄ２線に沿った断面図である。
Ｎチャネル領域Ｎｃｈ１内に配置する機能トランジスタの拡散層ＤＮ１１は層間絶縁膜２１に形成されたコンタクトホールに充填されたコンタクトプラグＣＰＮ１を介して第１配線層に形成されたタングステン配線Ｗ１に電気的に接続されている。また、第２拡散層ＤＮ１２はコンタクトプラグＣＰＮ１１を介して第１配線層に形成されたタングステン配線Ｗ１１に電気的に接続されている。
Ｎチャネル領域Ｎｃｈ２内に配置する機能トランジスタの拡散層ＤＮ２１は層間絶縁膜２１に形成されたコンタクトホールに充填されたコンタクトプラグＣＰＮ２を介して第１配線層に形成されたタングステン配線Ｗ２に電気的に接続されている。また、第２拡散層ＤＮ２３はコンタクトプラグＣＰＮ２１を介して第１配線層に形成されたタングステン配線Ｗ２１に電気的に接続されている。
Ｎチャネル領域Ｎｃｈ３内に配置する機能トランジスタの拡散層ＤＮ３１は層間絶縁膜２１に形成されたコンタクトホールに充填されたコンタクトプラグＣＰＮ３１を介して第１配線層に形成されたタングステン配線Ｗ３１に電気的に接続されている。また、第２拡散層ＤＮ３２はコンタクトプラグＣＰＮ３２を介して第１配線層に形成されたタングステン配線Ｗ３２に電気的に接続されている。また、第２拡散層ＤＮ３３はコンタクトプラグＣＰＮ３３を介して第１配線層に形成されたタングステン配線Ｗ３３に電気的に接続されている。また、第２拡散層ＤＮ３４はコンタクトプラグＣＰＮ３４を介して第１配線層に形成されたタングステン配線Ｗ３４に電気的に接続されている。
Ｎチャネル領域Ｎｃｈ４内に配置する機能トランジスタの拡散層ＤＮ４１は層間絶縁膜２１に形成されたコンタクトホールに充填されたコンタクトプラグＣＰＮ４を介して第１配線層に形成されたタングステン配線Ｗ４に電気的に接続されている。また、第２拡散層ＤＮ４２はコンタクトプラグＣＰＮ４１を介して第１配線層に形成されたタングステン配線Ｗ４１に電気的に接続されている。
第１電源線ＶＳＳは、タングステン配線を覆う層間絶縁膜２１上に形成されている。

【0054】

図１２に、本発明に係る半導体装置のレイアウト設計のフロー図を示す。
ネットリストファイルには、所定エリアの回路図に基づいた各回路セルの接続情報が保存されている。スタンダードセルライブラリには、回路セル（スタンダードセル）が保存されている。

【0055】

スタンダードセルライブラリは、予め回路セルの上下の端部（電源配線が配置される側）に機能トランジスタを配置した複数のスタンダードセルを回路セルとして含むものとする。
尚、スタンダードセルライブラリは、上記予め回路セルの上下の端部に機能トランジスタを配置した複数のスタンダードセル以外の回路セル（例えば、特許文献１に記載のような回路セル）を含んでもよい。この場合は、予め回路セルの上下の端部に機能トランジスタを配置した複数のスタンダードセルをスタンダードセルライブラリの中から回路セルとして選択する処理を行なえばよい。

【0056】

トランジスタの配置領域の抽出では、イオン注入時等に隣接素子（トランジスタと補償容量）間に最低限必要な間隔を実際にトランジスタが形成される領域に加えたものをトランジスタ形成領域としてもよい。

【0057】

隣接セル間の補償容量の結合では、例えば、夫々のセル内に配置された補償容量を隣接セル内まで一律増加させて重なった領域を抽出して、この重なった領域を隣接セル間で補償容量を接続する領域とする。

【0058】

［第１の実施形態の変形例］
図１３に、本発明の第１の実施形態の変形例である半導体装置の一部を示す。図３は、実際には下層に配置するために見えない構成についてもレイアウトの理解を容易にするために描いた平面透視図である。

【0059】

図１３は、１つの回路セルのみを示している。
回路セルは、二点鎖線で表示されたＰＮ分離部を境界として、上側にＮチャネル領域Ｎｃｈを、下側にＰチャネル領域Ｐｃｈを有する。
本実施形態においてもＰＮ分離部は直線状である。

【0060】

本実施形態では、Ｎチャネル領域は機能トランジスタと補償容量を有するが、Ｐチャネル領域は機能トランジスタのみを有し、補償容量を有さない点が第１の実施形態と異なる。
本実施形態においても、ＰＮ分離部側に補償容量が配置され、回路セル端側（つまり、電源線側）に機能トランジスタが配置されている点は第１の実施形態と同様である。この構成が本発明の主要な特徴である。

【0061】

図１４は、図１３において、電源線ＶＳＳ及びＶＤＤと、第１配線層の配線パターンとを除いた図である。
Ｎチャネル領域Ｎｃｈは機能トランジスタの拡散層ＤＮ５１及び補償容量の拡散層ＤＮＣ５１を有する。また、Ｐチャネル領域Ｐｃｈは機能トランジスタの拡散層ＤＰ５１を有する。なお、拡散層はゲート電極の両側に配置するが、図においてはゲート電極の部分も含めて拡散層を一体に描いている。
Ｎチャネル領域Ｎｃｈの機能トランジスタは、ゲート絶縁膜を介してゲート電極ＧＮ５１とゲート電極ＧＮ５２を有する。また、Ｎチャネル領域Ｎｃｈの補償容量は、ゲート絶縁膜を介してゲート電極ＧＮＣ５１を有し、これにより、ゲート電極、ゲート絶縁膜、拡散層で容量素子を構成している。Ｐチャネル領域Ｐｃｈの機能トランジスタは、ゲート絶縁膜を介してゲート電極ＧＰ５１とゲート電極ＧＰ５２を有する。

【0062】

図１３に戻ると、Ｎチャネル領域Ｎｃｈの機能トランジスタの拡散層（ソース）ＤＮ５１は、コンタクトプラグＣＰＮ５１を介してタングステン配線Ｗ５１に接続され、タングステン配線Ｗ５１は導電プラグＤＰＮ５１を介して第１電源線ＶＳＳに接続されている。
また、Ｐチャネル領域Ｐｃｈの機能トランジスタの拡散層（ソース）ＰＮ５１は、コンタクトプラグを介してタングステン配線Ｗ５２に接続され、タングステン配線Ｗ５２は導電プラグＤＰＰ５１を介して第２電源線ＶＤＤに接続されている。

【0063】

Ｎチャネル領域Ｎｃｈの補償容量の拡散層ＤＮＣ５１は、コンタクトプラグＣＰＮ５４を介してタングステン配線Ｗ５３に接続され、タングステン配線Ｗ５３は導電プラグＤＰＮ５２を介して第１電源線ＶＳＳに接続されている。Ｎチャネル領域Ｎｃｈのゲート電極ＧＮＣ５１は、コンタクトプラグＣＰＮ５５を介してタングステン配線Ｗ５４に接続され、タングステン配線Ｗ５４は導電プラグＤＰＰ５２を介して第１電源線ＶＳＳに接続されている。これにより、補償容量は容量素子として機能する。

【0064】

Ｎチャネル領域Ｎｃｈの機能トランジスタのゲート電極ＧＮ５１とＰチャネル領域Ｐｃｈの機能トランジスタのゲート電極ＧＰ５１とは、コンタクトプラグを介してゲート引き込み配線ＧＷ５１によって接続されている。
本実施形態においても、機能トランジスタが回路セル端側（つまり、電源線側）に配置し、補償容量をＰＮ分離部側に配置する構成を採用したので、Ｎチャネル領域Ｎｃｈの機能トランジスタのゲート電極とＰチャネル領域Ｐｃｈの機能トランジスタのゲート電極とを電気的に接続するゲート引き込み配線の長さを上述の従来の半導体装置より長くとることができるため、配置される信号線の本数を従来の半導体装置より多くとることができる。
また、ゲート引き込み配線が従来よりも長くなるため、信号線の交差や配線セルの挿入をすることなく各回路セルへの入力信号線を配置することができる。

【0065】

［第２の実施形態］
図１５に、周辺回路領域３に配置される回路ブロックの一部のレイアウトであって本発明の第２の実施形態である半導体装置の一部を示す。図１５は、実際には下層に配置するために見えない構成についてもレイアウトの理解を容易にするために描いた平面透視図である。
図１６は、半導体基板上の構成を示すもので、回路セル枠を一点鎖線で表示して、４つの回路セルＣ１、Ｃ２、Ｃ３、Ｃ４を示している。各回路セルは、二点鎖線で表示されたＰＮ分離部を境界として、上側にＮチャネル領域Ｎｃｈ１、Ｎｃｈ２、Ｎｃｈ３、Ｎｃｈ４を、下側にＰチャネル領域Ｐｃｈ１、Ｐｃｈ２、Ｐｃｈ３、Ｐｃｈ４を有する点は第１の実施形態と同じであるが、ＰＮ分離部がｘ方向に直線状でなく、トランジスタのサイズに応じてＰチャネル領域側に寄っている例である。
本実施形態においても、補償容量の拡散層は各チャネル領域内の隣接回路セル間で互いに接続されている。

【0066】

従って、補償容量はＮチャネル領域に形成される。Ｎチャネル領域に形成される補償容量は、図２で示した第１の実施形態のＮチャネル領域に形成される補償容量よりも面積が大きくなる。
ここで、トランジスタ構造で形成される補償容量は拡散層とゲート間の平板容量で構成されるので、その容量値Ｃは以下の式で表される；
Ｃ=ε・Ｓ／ｄ (Ｃ=静電容量、ε=誘電率、Ｓ=拡散層−ゲート重なり面積、d=ゲート絶縁膜厚)
一般的に、Ｎチャネル領域に形成されるゲート絶縁膜とＰチャネル領域に形成されるゲート絶縁膜では、Ｎチャネル領域に形成されるゲート絶縁膜の方が薄い（例えば、Ｎチャネル領域のゲート絶縁膜厚ｄN=２．８μm、Ｐチャネル領域のゲート絶縁膜厚ｄP=３．８μm）。そのため、Ｎチャネル領域とＰチャネル領域の補償容量では同じ面積にした場合、ｄP／ｄN=３．８／２．８≒１．３５倍程度、Ｎチャネル領域に形成された補償容量の方が容量値が大きくなる。

【0067】

本実施形態では、ＰＮ分離部を各回路セルのＰチャネル領域に形成される機能トランジスタのｙ方向（幅方向）の大きさに応じて変化させる。具体的には、Ｐチャネル領域に形成される機能とトランジスタのｙ方向（幅方向）のサイズが小さいときには、ＰＮ分離部をＰチャネル領域側に形成された機能トランジスタ（Ｐ型トランジスタ）側に寄せるものとし、Ｐチャネル領域には、機能トランジスタのみを配置し、補償容量はＮチャネル領域に形成する。その結果、ＰＮ分離部をｘ方向に一直線に配置する場合と空き領域が同一面積であっても、相対的にＮチャネル領域に形成される補償容量の面積割合が大きくなり、上記の理由により、補償容量全体の容量値が大きくなる。

【0068】

以下、本実施形態に係る半導体装置について詳細に説明する。

【0069】

Ｎチャネル領域Ｎｃｈ１は機能トランジスタの第１及び第２拡散層ＤＮ１及び補償容量のＮチャネル領域共通拡散層ＤＮＣ６１を有する。Ｎチャネル領域Ｎｃｈ２は機能トランジスタの第１及び第２拡散層ＤＮ２及び補償容量の共通拡散層ＤＮＣ６１を有する。Ｎチャネル領域Ｎｃｈ３は機能トランジスタの第１及び第２拡散層ＤＮ３及び補償容量の共通拡散層ＤＮＣ６１を有する。Ｎチャネル領域Ｎｃｈ４は機能トランジスタの第１及び第２拡散層ＤＮ４及び補償容量の共通拡散層ＤＮＣ６１を有する。
また、Ｐチャネル領域Ｐｃｈ１は機能トランジスタの第１及び第２拡散層ＤＰ１を有するが、補償容量の拡散層は有さない。Ｐチャネル領域Ｐｃｈ２は機能トランジスタの第１及び第２拡散層ＤＰ２を有するが、補償容量の拡散層は有さない。Ｐチャネル領域Ｐｃｈ３は機能トランジスタの第１及び第２拡散層ＤＰ３を有するが、補償容量の拡散層は有さない。Ｐチャネル領域Ｐｃｈ４は機能トランジスタの第１及び第２拡散層ＤＰ４が、補償容量の拡散層は有さない。
本実施形態においても、各チャネル領域に配置する機能トランジスタのｙ方向の長さ（幅）は同じであるが、ｘ方向の長さ（幅）は異なっている。
なお、第１及び第２拡散層はゲート電極の両側に配置するが、図においてはゲート電極の部分も含めて第１及び第２拡散層を一体に描いている。明細書中では、第１拡散層と第２拡散層とは図面上の煩雑さを回避するため、共通の符号を用いている。

【0070】

図１７は、図１６においてゲート電極を重ねた図である。
機能トランジスタについては第１の実施形態と同様である。
すなわち、Ｎチャネル領域においては、Ｎチャネル領域Ｎｃｈ１の機能トランジスタの第１及び第２拡散層ＤＮ１に対するゲート電極ＧＮ１、Ｎチャネル領域Ｎｃｈ２の機能トランジスタの第１及び第２拡散層ＤＮ２に対するゲート電極ＧＮ２１及びＧＮ２２（１つの拡散層を共有した２つのＮ型トランジスタが配置されている）、Ｎチャネル領域Ｎｃｈ３の機能トランジスタの第１及び第２拡散層ＤＮ３に対するゲート電極ＧＮ３１、ＧＮ３２及びＧＮ３３（２つの拡散層を共有した３つのＮ型トランジスタが配置されている）、Ｎチャネル領域Ｎｃｈ４の機能トランジスタの第１及び第２拡散層ＤＮ４に対するゲート電極ＧＮ４が配置されている。
また、Ｐチャネル領域においては、Ｐチャネル領域Ｐｃｈ１の機能トランジスタの第１及び第２拡散層ＤＰ１に対するゲート電極ＧＮ１、Ｐチャネル領域Ｐｃｈ２の機能トランジスタの第１及び第２拡散層ＤＰ２に対するゲート電極ＧＮ２１及びＧＮ２２（１つの拡散層を共有した２つのＮ型トランジスタが配置されている）、Ｐチャネル領域Ｐｃｈ３の機能トランジスタの第１及び第２拡散層ＤＰ３に対するゲート電極ＧＮ３１、ＧＮ３２及びＧＮ３３（２つの拡散層を共有した３つのＮ型トランジスタが配置されている）、Ｐチャネル領域Ｐｃｈ４の機能トランジスタの第１及び第２拡散層ＤＰ４に対するゲート電極ＧＮ４が配置されている。

【0071】

これに対して、Ｎチャネル領域Ｎｃｈにおける補償容量のゲート電極として、補償容量の共通拡散層ＤＮＣ６１に対して共通のゲート電極ＧＮＣ６１が配置され、この共通ゲート電極ＧＮＣ６１はＰＮ分離部に沿った部分ＧＮＣ６１ａを有する構成、及び、Ｐチャネル領域Ｐｃｈに補償容量を有さない点が第１の実施形態と異なる。

【0072】

図１８は、図１７において、第１の実施形態と異なる構成である補償容量の箇所において、配線層のうち半導体基板２に最も近い第１配線層の配線（配線パターン）、この第１配線層の配線と拡散層を接続するコンタクトホール及びそれに充填されたコンタクトプラグ、及び、第１配線層の配線とゲート配線とを接続するコンタクトホール及びそれに充填されたコンタクトプラグ、第１スルーホール及びそれに充填された導電プラグ、及び、信号線を重ねた図である。

【0073】

Ｎチャネル領域に形成された補償容量の共通拡散層ＤＮＣ６１には、コンタクトホール内に充填されたコンタクトプラグＣＰＣ７１を介して、第１配線層に形成されたタングステン配線Ｗ７２に電気的に接続され、また、第１配線層に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ７２を介して、第１配線層に形成されたタングステン配線Ｗ７４に電気的に接続されている。
また、タングステン配線Ｗ７２は、第１スルートホール内に充填された導電プラグＤＰＮ７２を介して、第１電源線ＶＳＳに電気的に接続されている。また、タングステン配線Ｗ７４は、第１スルートホール内に充填された導電プラグＤＰＮ７４を介して、第１電源線ＶＳＳに電気的に接続され、
これによって、Ｎチャネル領域に形成された補償容量の共通拡散層ＤＮＣ６１には、第１配線層の配線Ｗ７２、Ｗ７４を介して第１電源線ＶＳＳの電源電位が供給される。

【0074】

ゲート引き込み配線ＧＷと信号線との接続関係を説明すると以下の通りである。
Ｎチャネル領域Ｎｃｈ１の機能トランジスタのゲート電極ＧＮ１とＰチャネル領域Ｐｃｈ１の機能トランジスタのゲート電極ＧＰ１とを接続するゲート引き込み配線ＧＷ１は、第１スルーホール及びそれに充填された導電プラグＤＰＴ１を介して信号線ＳＬ１に接続されている。
Ｎチャネル領域Ｎｃｈ２の機能トランジスタのゲート電極ＧＮ２２とＰチャネル領域Ｐｃｈ２の機能トランジスタのゲート電極ＧＰ２２とを接続するゲート引き込み配線ＧＷ２は、第１スルーホール及びそれに充填された導電プラグＤＰＴ２を介して信号線ＳＬ２に接続されている。
Ｎチャネル領域Ｎｃｈ３の機能トランジスタのゲート電極ＧＮ３１とＰチャネル領域Ｐｃｈ３の機能トランジスタのゲート電極ＧＰ３１とを接続するゲート引き込み配線ＧＷ３は、第１スルーホール及びそれに充填された導電プラグＤＰＴ３を介して信号線ＳＬ３に接続されている。
Ｎチャネル領域Ｎｃｈ３の機能トランジスタのゲート電極ＧＮ３２とＰチャネル領域Ｐｃｈ３の機能トランジスタのゲート電極ＧＰ３２とを接続するゲート引き込み配線ＧＷ４は、第１スルーホール及びそれに充填された導電プラグＤＰＴ４を介して信号線ＳＬ４に接続されている。
Ｎチャネル領域Ｎｃｈ３の機能トランジスタのゲート電極ＧＮ３３とＰチャネル領域Ｐｃｈ３の機能トランジスタのゲート電極ＧＰ３３とを接続するゲート引き込み配線ＧＷ５は、第１スルーホール及びそれに充填された導電プラグＤＰＴ５を介して信号線ＳＬ５に接続されている。

【0075】

本実施形態では、補償容量の構成が第１の実施形態とは異なるが、機能トランジスタが回路セル端側（つまり、電源線側）に配置し、補償容量をＰＮ分離部側に配置する構成は第１の実施形態と同じである。従って、Ｎチャネル領域の機能トランジスタのゲート電極とＰチャネル領域の機能トランジスタのゲート電極とを電気的に接続するゲート引き込み配線の長さを上述の従来の半導体装置より長くとることができる。このため、配置される信号線の本数を従来の半導体装置より多くとることができる。
また、ゲート引き込み配線が従来よりも長くなるため、信号線の交差や配線セルの挿入をすることなく各回路セルへの入力信号線を配置することができる。

【0076】

図１９は、図１５のＡ３−Ａ４線に沿った断面図である。
特に図示していないが、各素子間には、素子分離用の絶縁膜が形成されている
Ａ１側からＡ２側へ順に、Ｎチャネル領域Ｎｃｈ２、Ｐチャネル領域Ｐｃｈ２が配置する。

【0077】

Ｎチャネル領域Ｎｃｈ２内に配置するＮ型トランジスタＮ２の第１拡散層ＤＮ２は、ゲート絶縁膜及びゲート電極を覆う層間絶縁膜２１に形成されたコンタクトホールに充填されたコンタクトプラグＣＰＮ７２を介して、第１配線層２２に形成されたタングステン配線Ｗ７２に電気的に接続されている。
また、補償容量の拡散層ＤＮＣ６１は、層間絶縁膜２１に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ７１を介して、タングステン配線Ｗ７２に電気的に接続されている。
タングステン配線Ｗ７２は、タングステン配線Ｗ２を覆う層間絶縁膜２３に形成された第１スルートホール内に充填された導電プラグＤＰＮ７２を介して、第２配線層２４に形成された第１電源線ＶＳＳに電気的に接続されている。第２配線層２４は第３層間絶縁膜２５によって被覆されている。

【0078】

Ｐチャネル領域Ｐｃｈ２内に配置するＰ型トランジスタＰ２の第１拡散層ＤＰ２は、ゲート絶縁膜及びゲート電極を覆う層間絶縁膜２１に形成されたコンタクトホールに充填されたコンタクトプラグＣＰＰ７２を介して、第１配線層２２に形成されたタングステン配線Ｗ７５に電気的に接続されている。
タングステン配線Ｗ７５は、タングステン配線Ｗ７５を覆う層間絶縁膜２３に形成された第１スルートホール内に充填された導電プラグＤＰＰ７５を介して、第２配線層２４に形成された第２電源線ＶＤＤに電気的に接続されている。

【0079】

図２０は、図２のＢ３−Ｂ４線に沿った断面図である。
半導体基板２中に形成された補償容量の共通拡散層ＤＮＣ６１の上に、第１層間絶縁膜２１に形成されたゲート絶縁膜を介してゲート電極ＧＮＣ６１が形成されている。
補償容量の共通拡散層ＤＮＣ６１は、第１層間絶縁膜２１に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ７１を介して、第１配線層に形成されたタングステン配線Ｗ７２に電気的に接続されている。また、補償容量の共通拡散層ＤＮＣは第１層間絶縁膜２１に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ７２を介して、第１配線層に形成されたタングステン配線Ｗ７４に電気的に接続されている。

【0080】

図２１は、図２のＣ３−Ｃ４線に沿った断面図である。
半導体基板２上に、ゲート絶縁膜ＺＮ３を介して、Ｎチャネル領域Ｎｃｈ１、Ｎｃｈ２、Ｎｃｈ３、Ｎｃｈ４に共通する補償容量のゲート電極の一部ＧＮＣ６１ａが形成されている。
このゲート電極の一部ＧＮＣ６１ａは、これを覆う第１層間絶縁膜２１に形成されたコンタクトホール内に充填されたコンタクトプラグＣＰＣ７３を介して、第１配線層２２に形成されたタングステン配線Ｗ７５に電気的に接続され、また、コンタクトプラグＣＰＣ７４を介して、第１配線層２２に形成されたタングステン配線Ｗ７６に電気的に接続されている。

【0081】

［第３の実施形態］
図２２に、周辺回路領域３に配置される回路ブロックの一部のレイアウトであって本発明の第３の実施形態である半導体装置の一部を示す。図２２は、実際には下層に配置するために見えない構成についてもレイアウトの理解を容易にするために描いた平面透視図である。
本実施形態は、第１の実施形態と第２の実施形態とを合せたものであって、ＰＮ分離部をＰチャネル領域の機能トランジスタのサイズに応じてｘ方向に１直線ではなく形成させつつ、Ｐチャネル領域に１つの補償容量、Ｎチャネル領域に２つの補償容量が配置されている。
図２３は、半導体基板上の構成を示すもので、回路セル枠を一点鎖線で表示して、６つの回路セルＣ１、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６を示している。各回路セルは、二点鎖線で表示されたＰＮ分離部を境界として、上側にＮチャネル領域Ｎｃｈ１、Ｎｃｈ２、Ｎｃｈ３、Ｎｃｈ４、Ｎｃｈ５、Ｎｃｈ６を、下側にＰチャネル領域Ｐｃｈ１、Ｐｃｈ２、Ｐｃｈ３、Ｐｃｈ４、Ｐｃｈ５、Ｐｃｈ６を有する。ＰＮ分離部がｘ方向に直線状でなく、中央部ではトランジスタのサイズに応じてＰチャネル領域側に寄っている一方、その両側ではNチャネル領域側に寄っている。

【0082】

以下、本実施形態に係る半導体装置について詳細に説明する。

【0083】

Ｎチャネル領域Ｎｃｈ１は機能トランジスタの第１及び第２拡散層ＤＮ１及び補償容量の共通拡散層ＤＮＣ８１を有する。Ｎチャネル領域Ｎｃｈ２は機能トランジスタの第１及び第２拡散層ＤＮ２及び補償容量の共通拡散層ＤＮＣ８１を有する。Ｎチャネル領域Ｎｃｈ３は機能トランジスタの第１及び第２拡散層ＤＮ３を有するが、補償容量は有さない。Ｎチャネル領域Ｎｃｈ４は機能トランジスタの第１及び第２拡散層ＤＮ４を有するが、補償容量は有さない。Ｎチャネル領域Ｎｃｈ５は機能トランジスタの第１及び第２拡散層ＤＮ５及び補償容量の共通拡散層ＤＮＣ８２を有する。Ｎチャネル領域Ｎｃｈ６は機能トランジスタの第１及び第２拡散層ＤＮ６及び補償容量の共通拡散層ＤＮＣ８２を有する。
Pチャネル領域Pｃｈ１は機能トランジスタの第１及び第２拡散層ＤＰ１を有するが、補償容量は有さない。Pチャネル領域Pｃｈ２は機能トランジスタの第１及び第２拡散層ＤＰ２を有するが、補償容量は有さない。Pチャネル領域Pｃｈ３は機能トランジスタの第１及び第２拡散層ＤＰ３を有するが、補償容量は有さない。Pチャネル領域Pｃｈ４は機能トランジスタの第１及び第２拡散層ＤＰ４を有するが、補償容量は有さない。Pチャネル領域Pｃｈ５は機能トランジスタの第１及び第２拡散層ＤＰ５及び補償容量の拡散層ＤＰＣ８１を有する。Pチャネル領域Pｃｈ６は機能トランジスタの第１及び第２拡散層ＤＰ６及び補償容量の共通拡散層ＤＰＣ８１を有する。
本実施形態においては、各チャネル領域に配置する機能トランジスタのｘ方向の長さ（幅）及びｙ方向の長さ（幅）のいずれも異なっているものもあるし、ｙ方向の長さ（幅）は同じであるが、ｘ方向の長さ（幅）は異なっているものもある。
なお、第１及び第２拡散層はゲート電極の両側に配置するが、図においてはゲート電極の部分も含めて第１及び第２拡散層を一体に描いている。明細書中では、第１拡散層と第２拡散層とは図面上の煩雑さを回避するため、共通の符号を用いている。

【0084】

図２４は、図２３においてゲート電極を重ねた図である。
Ｎチャネル領域においては、Ｎチャネル領域Ｎｃｈ１の機能トランジスタの第１及び第２拡散層ＤＮ１に対するゲート電極ＧＮ８１、Ｎチャネル領域Ｎｃｈ２の機能トランジスタの第１及び第２拡散層ＤＮ２に対するゲート電極ＧＮ８２、Ｎチャネル領域Ｎｃｈ３の機能トランジスタの第１及び第２拡散層ＤＮ３に対するゲート電極ＧＮ８３、Ｎチャネル領域Ｎｃｈ４の機能トランジスタの第１及び第２拡散層ＤＮ４に対するゲート電極ＧＮ８４ａ、８４ｂ、Ｎチャネル領域Ｎｃｈ５の機能トランジスタの第１及び第２拡散層ＤＮ５に対するゲート電極ＧＮ８５ａ、８５ｂ、８５ｃ、Ｎチャネル領域Ｎｃｈ６の機能トランジスタの第１及び第２拡散層ＤＮ６に対するゲート電極ＧＮ８６が配置されている。
また、Ｐチャネル領域においては、Ｐチャネル領域Ｐｃｈ１の機能トランジスタの第１及び第２拡散層ＤＰ１に対するゲート電極ＧＰ８１、Ｐチャネル領域Ｐｃｈ２の機能トランジスタの第１及び第２拡散層ＤＰ２に対するゲート電極ＧＰ８２、Ｐチャネル領域Ｐｃｈ３の機能トランジスタの第１及び第２拡散層ＤＰ３に対するゲート電極ＧＰ８３、Ｐチャネル領域Ｐｃｈ４の機能トランジスタの第１及び第２拡散層ＤＰ４に対するゲート電極ＧＰ８４ａ、８４ｂ、Ｐチャネル領域Ｐｃｈ５の機能トランジスタの第１及び第２拡散層ＤＰ５に対するゲート電極ＧＰ８５ａ、８５ｂ、８５ｃ、Ｐチャネル領域Ｐｃｈ６の機能トランジスタの第１及び第２拡散層ＤＰ６に対するゲート電極ＧＰ８６が配置されている。

【0085】

図２５は、図２４において、ゲート引き込み配線を含む第１配線層の配線（配線パターン）、この第１配線層の配線と拡散層を接続する複数のコンタクトホール及びそれに充填されたコンタクトプラグ、及び、第１配線層の配線とゲート配線とを接続する複数のコンタクトホール及びそれに充填されたコンタクトプラグのレイアウトを重ねた図である。

【0086】

図２５及び図２２を参照して、以下に説明する。
Ｎチャネル領域Ｎｃｈ１の機能トランジスタの第１拡散層（ソース）ＤＮ１は、コンタクトプラグＣＰＮ８１を介して第１配線層内のタングステン配線Ｗ８１に接続され、タングステン配線Ｗ８１は第１スルーホールに充填された導電プラグＤＰＮ８１を介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｎチャネル領域Ｎｃｈ２の機能トランジスタの第１拡散層（ソース）ＤＮ２は、コンタクトプラグＣＰＮ８２を介して第１配線層内のタングステン配線Ｗ８２に接続され、タングステン配線Ｗ８２は第１スルーホールに充填された導電プラグＤＰＮ８２を介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｎチャネル領域Ｎｃｈ３の機能トランジスタの第１拡散層（ソース）ＤＮ８３は、コンタクトプラグＣＰＮ８３を介して第１配線層内のタングステン配線Ｗ８３に接続され、タングステン配線Ｗ８３は第１スルーホールに充填された導電プラグＤＰＮ８３を介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｎチャネル領域Ｎｃｈ４の機能トランジスタの第１拡散層（ソース）ＤＮ８４は、コンタクトプラグＣＰＮ８４を介して第１配線層内のタングステン配線Ｗ８４に接続され、タングステン配線Ｗ８４は第１スルーホールに充填された導電プラグＤＰＮ８４を介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｎチャネル領域Ｎｃｈ５の機能トランジスタの第１拡散層（ソース）ＤＮ８５は、コンタクトプラグＣＰＮ８５ａを介して第１配線層内のタングステン配線Ｗ８５ａに接続され、タングステン配線Ｗ８５ａは第１スルーホールに充填された導電プラグＤＰＮＷ８５ａを介して第２配線層内の第１電源線ＶＳＳに接続されている。また、第１拡散層（ソース）ＤＮ８５は、コンタクトプラグＣＰＮ８５ｂを介して第１配線層内のタングステン配線Ｗ８５ｂに接続され、タングステン配線Ｗ８５ｂは第１スルーホールに充填された導電プラグＤＰＮＷ８５ｂを介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｎチャネル領域Ｎｃｈ６の機能トランジスタの第１拡散層（ソース）ＤＮ８６は、コンタクトプラグＣＰＮ８６を介して第１配線層内のタングステン配線Ｗ８６に接続され、タングステン配線Ｗ８６は第１スルーホールに充填された導電プラグＤＰＮ８６を介して第２配線層内の第１電源線ＶＳＳに接続されている。

【0087】

Ｐチャネル領域Ｐｃｈ１の機能トランジスタの第１拡散層（ソース）ＤＰ１は、コンタクトプラグＣＰＰ８１を介して第１配線層内のタングステン配線Ｗ８７に接続され、タングステン配線Ｗ８７は第１スルーホールに充填された導電プラグＤＰＰ８１を介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｐチャネル領域Ｐｃｈ２の機能トランジスタの第１拡散層（ソース）ＤＰ２は、コンタクトプラグＣＰＰ８２を介して第１配線層内のタングステン配線Ｗ８８に接続され、タングステン配線Ｗ８８は第１スルーホールに充填された導電プラグＤＰＰ８２を介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｐチャネル領域Ｐｃｈ３の機能トランジスタの第１拡散層（ソース）ＤＰ８３は、コンタクトプラグＣＰＰ８３を介して第１配線層内のタングステン配線Ｗ８９に接続され、タングステン配線Ｗ８９は第１スルーホールに充填された導電プラグＤＰＰ８３を介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｐチャネル領域Ｐｃｈ４の機能トランジスタの第１拡散層（ソース）ＤＮ８４は、コンタクトプラグＣＰＰ８４ａを介して第１配線層内のタングステン配線Ｗ９０ａに接続され、タングステン配線Ｗ９０ａは第１スルーホールに充填された導電プラグＤＰＰ８４ａを介して第２配線層内の第１電源線ＶＳＳに接続されている。また、第１拡散層（ソース）ＤＮ８４は、コンタクトプラグＣＰＰ８４ｂを介して第１配線層内のタングステン配線Ｗ９０ｂに接続され、タングステン配線Ｗ９０ｂは第１スルーホールに充填された導電プラグＤＰＰ８４ｂを介して第２配線層内の第１電源線ＶＳＳに接続されている。
Ｐチャネル領域Ｐｃｈ６の機能トランジスタの第１拡散層（ソース）ＤＰ８６は、コンタクトプラグＣＰＰ８６を介して第１配線層内のタングステン配線Ｗ９１に接続され、タングステン配線Ｗ９１は第１スルーホールに充填された導電プラグＤＰＰ８６を介して第２配線層内の第１電源線ＶＳＳに接続されている。

【0088】

Ｎチャネル領域Ｎｃｈ１の機能トランジスタのゲート電極ＧＮ８１とＰチャネル領域Ｐｃｈ１の機能トランジスタのゲート電極ＧＰ８１とを接続するゲート引き込み配線ＧＷ８１は、第１スルーホール及びそれに充填された導電プラグＤＰＴ８１を介して信号線ＳＬ３に接続されている。
Ｎチャネル領域Ｎｃｈ４の機能トランジスタのゲート電極ＧＮ８４ａとＰチャネル領域Ｐｃｈ２の機能トランジスタのゲート電極ＧＰ８４ａとを接続するゲート引き込み配線ＧＷ８２は、第１スルーホール及びそれに充填された導電プラグＤＰＴ８２を介して信号線ＳＬ４に接続されている。
Ｎチャネル領域Ｎｃｈ４の機能トランジスタのゲート電極ＧＮ８４ｂとＰチャネル領域Ｐｃｈ３の機能トランジスタのゲート電極ＧＰ８４ｂとを接続するゲート引き込み配線ＧＷ８３は、第１スルーホール及びそれに充填された導電プラグＤＰＴ８３を介して信号線ＳＬ１に接続されている。
Ｎチャネル領域Ｎｃｈ５の機能トランジスタのゲート電極ＧＮ８５ａとＰチャネル領域Ｐｃｈ３の機能トランジスタのゲート電極ＧＰ８５ａとを接続するゲート引き込み配線ＧＷ８４は、第１スルーホール及びそれに充填された導電プラグＤＰＴ８４を介して信号線ＳＬ２に接続されている。
Ｎチャネル領域Ｎｃｈ５の機能トランジスタのゲート電極ＧＮ８５ｂとＰチャネル領域Ｐｃｈ３の機能トランジスタのゲート電極ＧＰ８５ｂとを接続するゲート引き込み配線ＧＷ８５は、第１スルーホール及びそれに充填された導電プラグＤＰＴ８５を介して信号線ＳＬ５に接続されている。
Ｎチャネル領域Ｎｃｈ５の機能トランジスタのゲート電極ＧＮ８５ｃとＰチャネル領域Ｐｃｈ３の機能トランジスタのゲート電極ＧＰ８５ｃとを接続するゲート引き込み配線ＧＷ８６は、第１スルーホール及びそれに充填された導電プラグＤＰＴ８６を介して信号線ＳＬ６に接続されている。

【0089】

以上の通り、本発明では、Ｎチャネル領域及びＰチャネル領域の各領域において、機能トランジスタが回路セル端側（つまり、電源線側）に配置し、補償容量をＰＮ分離部側に配置する構成を採用したので、Ｎチャネル領域の機能トランジスタのゲート電極とＰチャネル領域の機能トランジスタのゲート電極とを電気的に接続するゲート引き込み配線の長さを上述の従来の半導体装置より長くとることができる。このため、配置される信号線の本数を従来の半導体装置より多くとることができる。
また、ゲート引き込み配線が従来よりも長くなるため、信号線の交差や配線セルの挿入をすることなく各回路セルへの入力信号線を配置することができる。

【産業上の利用可能性】

【0090】

本発明は、特に補償素子を設けた半導体装置を製造・利用する産業において利用可能性がある。

【符号の説明】

【0091】

回路セル Ｃ１〜Ｃ４、
Ｎチャネル領域（第１の領域） Ｎｃｈ１〜Ｎｃｈ６
Ｐチャネル領域（第２の領域） Ｐｃｈ１〜Ｐｃｈ６
第１の電源線 ＶＳＳ
第２の電源線 ＶＤＤ
Ｎ型トランジスタ（第１のトランジスタ）

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】

【図28】