特許 5668370 セラミック電子部品、及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5668370

(24)【登録日】2014年12月26日

(45)【発行日】2015年2月12日

(54)【発明の名称】セラミック電子部品、及びその製造方法

(51)【国際特許分類】

   H01G 4/30 20060101AFI20150122BHJP

   H01G 4/12 20060101ALI20150122BHJP

   H01G 4/232 20060101ALI20150122BHJP

【ＦＩ】

   H01G4/30 311E

   H01G4/12 364

   H01G4/12 352

【請求項の数】1

【全頁数】14

(21)【出願番号】特願2010-190916(P2010-190916)

(22)【出願日】2010年8月27日

(65)【公開番号】特開2012-49371(P2012-49371A)

(43)【公開日】2012年3月8日

【審査請求日】2013年4月18日

(73)【特許権者】

【識別番号】000003067

【氏名又は名称】ＴＤＫ株式会社

(72)【発明者】

【氏名】北上 雅敬

(72)【発明者】

【氏名】柳田 みゆき

(72)【発明者】

【氏名】阿部 寿之

【審査官】 小山 和俊

(56)【参考文献】

【文献】 特開平１１−０４６０６１（ＪＰ，Ａ）

【文献】 特開平０７−０５０４８８（ＪＰ，Ａ）

【文献】 特開２００７−１６５４７７（ＪＰ，Ａ）

【文献】 特開２００１−２７４２８０（ＪＰ，Ａ）

【文献】 特開２０００−０４９１７８（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｇ ４／３０

Ｈ０１Ｇ ４／１２

Ｈ０１Ｇ ４／２３２

(57)【特許請求の範囲】

【請求項1】

複数のセラミック層と、隣接する前記セラミック層の間に埋設された内部電極と、を有するセラミック素体と、該セラミック素体の主面上に前記内部電極と電気的に接続された端子電極と、を備えるセラミック電子部品であって、
前記セラミック素体は、前記主面及び前記主面に垂直な側面の間に前記主面に対して傾斜した斜面を有しており、
前記端子電極は、前記主面の一部とともに、前記側面の延長線を越えないように前記斜面の前記主面側の部分を覆うセラミック電子部品。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、セラミック電子部品、及びその製造方法に関する。

【背景技術】

【0002】

電子部品を搭載する電子デバイスの高性能化及び小型化に伴って、電子部品を小型化するのみならず、実装面積を小さくすることが求められている。このような要請に伴って、電子部品の実装には、端子電極をＬＧＡ（Land Grid Array）タイプにする手法が採用されている。ＬＧＡタイプを採用する場合、隣接する端子電極間にブリッジが発生しないように留意する必要がある。また、はんだのボイドによるチップ立ちや接合信頼性の低下が発生しないように留意する必要がある。

【0003】

ＬＧＡタイプの端子電極を有するチップ状のセラミック電子部品は、次のような手順で製造することができる。まず、複数のセラミック層と複数の内部電極とを積層したマザー基板の主面に切り込みを入れて溝を形成する。そして、マザー基板の主面の上に、溝を横断するようにして端子電極を形成する。その後、ダイシング等によって溝に沿ってマザー基板を分割することによって、チップ状のセラミック電子部品を得ることができる。このように、分割する前に端子電極を形成することによって、特性測定を行う前にセラミック電子部品を配列させる工程を省くことが可能となり、製造プロセスの簡素化を図ることができる。

【0004】

このようなセラミック電子部品に設けられる端子電極は、電極ペースト等を印刷して焼付けを行ったり、マスクスパッタ法を行ったりして電極層を形成し、その後、電極層の上にめっき層を形成することによって得られる。例えば、特許文献１では、マスクスパッタ法によって電極を形成した後、バレルめっきによって、ニッケルめっき皮膜を形成することが提案されている。

【先行技術文献】

【特許文献】

【0005】

【特許文献1】特開２００７−１６５４７７号公報

【発明の概要】

【発明が解決しようとする課題】

【0006】

上述のように、マザー基板の上において溝を横断するようにして端子電極を形成した場合、溝に沿ってダイシングを行ってマザー基板を切断すると、めっき延びが発生してバリが生じる場合がある。このようなバリがあると、実装時にブリッジ等の不具合が発生する可能性があるため、バリを除去する工程を別途行う必要があり、生産性低下の要因となっていた。また、LGAタイプでは、はんだのボイド抜け性が悪いために、実装時にチップ立ちや接合信頼性が低下するといった不具合が発生する。このため、セラミック電子部品の実装面積を小さくするとともに信頼性を向上することが可能な技術を確立することが求められている。

【0007】

本発明は、上記事情に鑑みてなされたものであり、実装面積が小さいセラミック電子部品を容易に製造することが可能なセラミック電子部品の製造方法を提供することを目的とする。また、実装面積を小さくすることが可能であり、優れた信頼性を有するセラミック電子部品を提供することを目的とする。

【課題を解決するための手段】

【0008】

上記目的を達成するため、本発明では、第１の側面において、複数のセラミック層と、隣接するセラミック層の間に埋設された内部電極と、を有するセラミック素体と、該セラミック素体の主面上に内部電極と電気的に接続された端子電極と、を備えるセラミック電子部品の製造方法であって、
複数のセラミックグリーンシートと、隣接するセラミックグリーンシートの間に埋設された導体と、を有するグリーン積層体の一方の主面に切り込みを入れて、主面に対して傾斜した斜面を有する溝を形成する工程と、
溝の斜面の主面側の部分と主面の一部とを連続して覆うように、グリーン積層体上に電極パターンを形成する工程と、
グリーン積層体及び電極パターンを焼成して、セラミック素体と該セラミック素体の上に電極層と、を有するマザー基板を得る工程と、
電極層の上にめっき層を設けて、電極層とめっき層とを有する端子電極を形成する工程と、
マザー基板を、溝に沿って切断して、セラミック素体と、該セラミック素体の主面の一部とともに、該主面に垂直なセラミック素体の側面の延長線を越えないように斜面の主面側の部分を覆う端子電極と、を備える、セラミック電子部品を得る工程と、を有する、セラミック電子部品の製造方法を提供する。

【0009】

上述のセラミック電子部品の製造方法では、電極パターンを、溝の斜面のうち、主面側の部分のみを覆うようにして形成している。このため、溝の底部に端子電極が形成されないことから、マザー基板を切断する際に、端子電極を切断することなくマザー基板を切り離すことができる。したがって、切断に伴うめっき延びによるバリの発生が抑制され、バリを除去する工程を省略することが可能となり、優れた信頼性を有するセラミック電子部品を容易に製造することができる。また、バリの発生が抑制されていることから、実装時においてブリッジの発生を抑制することができる。斜面にはんだが形成されているためはんだのボイド抜けが良好となり、チップ立ちの発生が抑制でき、接合信頼性も向上することができる。さらに、セラミック素体上に設けられた端子電極が、セラミック素体の主面に垂直な側面の延長線を越えないように形成されていることから、セラミック電子部品の実装面積を小さくすることができる。

【0010】

また、上述のセラミック電子部品の製造方法では、グリーン積層体と電極パターンとを同時に焼成してマザー基板と電極層とを形成している。したがって、グリーン積層体と電極パターンとを別々に焼成する場合に比べて、製造プロセスを簡素化することができる。

【0011】

本発明では、第２の側面において、複数のセラミック層と、隣接するセラミック層の間に埋設された内部電極と、を有するセラミック素体と、セラミック素体の主面上に内部電極と電気的に接続された端子電極と、を備えるセラミック電子部品の製造方法であって、
複数のセラミックグリーンシートと、隣接するセラミックグリーンシートの間に埋設された導体と、を有するグリーン積層体の一方の主面に切り込みを入れて、主面に対して傾斜した斜面を有する溝を形成する工程と、
グリーン積層体を焼成して、セラミック素体を有するマザー基板を得る工程と、
溝の斜面の主面側の部分と主面の一部とを連続して覆うように、マザー基板上に電極層を形成する工程と、
電極層の上にめっき層を設けて、電極層とめっき層とを有する端子電極を形成する工程と、
マザー基板を、溝に沿って切断して、セラミック素体と、該セラミック素体の主面の一部とともに、該主面に垂直なセラミック素体の側面の延長線を越えないように斜面の主面側の部分を覆う端子電極と、を備える、セラミック電子部品を得る工程と、を有する、セラミック電子部品の製造方法を提供する。

【0012】

このセラミック電子部品の製造方法では、電極パターンを、溝の斜面のうち、主面側の部分のみを覆うようにして形成している。このため、溝の底部に端子電極が形成されないことから、マザー基板を切断する際に、端子電極を切断することなくマザー基板を切り離すことができる。したがって、切断に伴うめっき延びによるバリの発生が抑制され、バリを除去する工程を省略することが可能となり、優れた信頼性を有するセラミック電子部品を容易に製造することができる。また、バリの発生が抑制されていることから、実装時においてブリッジの発生を抑制することができる。斜面にはんだが形成されているためはんだのボイド抜けが良好となり、チップ立ちの発生が抑制でき、接合信頼性も向上することができる。さらに、セラミック素体上に設けられた端子電極が、セラミック素体の主面に垂直な側面の延長線を越えないように形成されていることから、セラミック電子部品の実装面積を小さくすることができる。

【0013】

本発明では、第３の側面において、複数のセラミック層と、隣接するセラミック層の間に埋設された内部電極と、を有するセラミック素体と、セラミック素体の主面上に内部電極と電気的に接続された端子電極と、を備えるセラミック電子部品であって、セラミック素体は、主面及び主面に垂直な側面の間に主面に対して傾斜した斜面を有しており、端子電極は、主面の一部とともに側面の延長線を越えないように斜面の主面側の部分、を覆うセラミック電子部品を提供する。

【0014】

このセラミック電子部品は、端子電極がセラミック素体の側面の延長線を越えないように、セラミック素体の斜面の主面側の部分を覆うように形成されているため、実装面積を小さくしつつチップ立ちおよびブリッジの発生を抑制することができる。また、斜面の側面側の部分にまで端子電極が形成されたセラミック電子部品に比べて、切断時にめっき延びが発生せずバリの発生を抑制することができる。これによって、バリを除去する工程を省略することが可能となり、生産性が向上する。また、通常のＬＧＡ端子に比べて、はんだのボイド抜けが向上する。これによって、信頼性の高いセラミック電子部品を得ることができる。

【発明の効果】

【0015】

本発明によれば、実装面積が小さいセラミック電子部品を容易に製造することが可能なセラミック電子部品の製造方法を提供することができる。また、実装面積を小さくすることが可能であり、信頼性の高いセラミック電子部品を提供することができる。

【図面の簡単な説明】

【0016】

【図1】本発明のセラミック電子部品の好適な実施形態を模式的に示す斜視図である。

【図2】図１に示すセラミック電子部品のＩＩ−ＩＩ線に沿った断面の一部を示す拡大断面図である。

【図3】本発明のセラミック電子部品の製造方法の一実施形態に用いられるグリーン積層体の模式図である。

【図4】本発明のセラミック電子部品の製造方法の一工程を説明するための側面図である。

【図5】本発明のセラミック電子部品の別の実施形態を模式的に示す斜視図である。

【発明を実施するための形態】

【0017】

以下、場合により図面を参照して、本発明の好適な実施形態について説明する。なお、各図面において、同一又は同等の要素には同一の符号を付与し、重複する説明を省略する。また、特に断らない限り、上下左右等の位置関係は、図面の位置関係に基づくものとする。

【0018】

＜第１実施形態＞
図１は、本発明のセラミック電子部品の第１実施形態を模式的に示す斜視図である。セラミック電子部品１００は、セラミック素体１０と、セラミック素体１０の主面１２上に帯状の端子電極２１，２５，２９と、を備える。本明細書において、端子電極を備えるセラミック素体１０の面、及び当該面に対向する面を「主面」といい、主面に垂直な面を「側面」という。セラミック素体１０の主面１２上に配置された端子電極２１，２５，２９は、互いに平行で且つ隔てられており、この順に配置されている。

【0019】

セラミック素体１０は、主面１２と主面１２に垂直な側面１３との間に、主面１２及び側面１３に対して傾斜した斜面１６を有する。また、セラミック素体１０は、主面１２と主面１２に垂直な側面１４との間に、主面１２及び側面１４に対して傾斜した斜面１８を有する。すなわち、セラミック素体１０は、直方体の一面における周囲の稜部が削り取られたような形状を有している。

【0020】

帯状の端子電極２９は、主面１２の斜面１６側の端部に設けられており、斜面１６から主面１２を通って、主面１２によって斜面１６と隔てられた別の斜面、すなわち、側面１３と対向する側面の側に設けられた斜面（図示せず）に向けて延在している。帯状の端子電極２９の一端は、斜面１６の主面１２側の部分を覆っており、端子電極２９の他端は上記別の斜面の主面１２側の部分を覆っている。さらに、端子電極２９の側部は、斜面１８の主面１２側の部分を覆っている。

【0021】

帯状の端子電極２１は、主面１２の端子電極２９とは反対側の端部に設けられており、端子電極２９と同様に、斜面１６から主面１２を通って、主面１２によって斜面１６と隔てられた別の斜面、すなわち、側面１３と対向する側面の側に設けられた斜面（図示せず）に向けて延在している。帯状の端子電極２１の一端は、斜面１６の主面１２側の部分を覆っており、端子電極２１の他端は上記別の斜面の主面１２側の部分を覆っている。さらに、端子電極２１の側部は、主面１２を挟んで斜面１８とは逆側にある斜面（図示せず）の主面１２側の部分を覆っている。図１では、端子電極２５を１個設けているが、複数個設けてもよい。

【0022】

帯状の端子電極２５は、端子電極２１，２９の間に配置しており、斜面１６から主面１２の中央部を横断し、主面１２によって斜面１６と隔てられた別の斜面、すなわち、側面１３と対向する側面の側に設けられた斜面（図示せず）に向けて延在している。帯状の端子電極２５の一端は、斜面１６の主面１２側の部分を覆っており、端子電極２５の他端は上記別の斜面の主面１２側の部分を覆っている。

【0023】

図２は、図１のセラミック電子部品１００のＩＩ−ＩＩ線に沿った断面の一部を模式的に示す拡大断面図である。セラミック素体１０は、積層体であり、複数のセラミック層４０と、隣接するセラミック層４０の間に埋設された内部電極４２と、を備える。すなわち、セラミック素体１０は、複数のセラミック層４０と複数の内部電極４２とが交互に積層されて構成されている。

【0024】

図２では、セラミック層４０及び内部電極４２の積層数を図面上で容易に視認できる程度の数としているが、所望の電気特性に応じて、セラミック層４０及び内部電極４２の積層数を適宜変更してもよい。積層数は、例えば、セラミック層４０及び内部電極４２を、それぞれ数十層としてもよく、１００〜５００層程度としてもよい。また、セラミック層４０は、互いの間の境界が視認できない程度に一体化されていてもよい。

【0025】

端子電極２９は、図２に示すように、斜面１８の主面１２側の部分を覆っている。一方、斜面１８の側面１４側の部分には、端子電極２９は設けられていない。端子電極２９は、図２に示すようなセラミック素体１０の主面１２及び側面１４に垂直な断面において、側面１４の延長線Ｌ１を越えないように、すなわち、側面１４の延長線Ｌ１からセラミック素体１０とは反対側にはみ出さないように設けられている。

【0026】

端子電極２９は、セラミック素体１０の主面１２及び側面１３に垂直な断面において、側面１３の延長線からセラミック素体１０とは反対側にはみ出さないように設けられている。他の端子電極２１，２５も、端子電極２９と同様に、主面１２及び側面に垂直な断面において、当該側面の延長線からセラミック素体１０とは反対側にはみ出さないように設けられている。端子電極２１，２５，２９（以下、場合により、纏めて「端子電極２０」という。）が、斜面の主面側の部分のみを覆うとともに、側面の延長線を越えない構造とすることによって、セラミック電子部品１００の実装面積（＝セラミック素体１０それ自身の投影面積と等しい）を小さくするとともに信頼性を向上することができる。

【0027】

上述の形状を有する端子電極は、セラミック電子部品１００を実装のためにはんだ接続する際、はんだ中のボイドを円滑に排除できるため、セラミック電子部品１００の信頼性を向上することができる。また、セラミック電子部品１００に個品化する際に、端子電極２０を切断する必要がなくなり、めっき延びの発生を抑制することができる。したがって、ブリッジの発生が抑制され、セラミック電子部品１００の信頼性を向上することができる。

【0028】

端子電極２０は、内部電極４２とスルーホール電極４１を介して電気的に接続されている。スルーホール電極４１は、主面１２に露出するように形成されており、端子電極２０は、スルーホール電極４１と直接接触することによって、内部電極２０と導通している。

【0029】

図２に示す断面において、主面１２の延長線Ｌ３と斜面１８とがなす角度θは、好ましくは１０〜８０°であり、より好ましくは３０〜６０°である。角度θが１０°未満又は８０°を超えると、セラミック電子部品１００をはんだ接続する際に、はんだ中のボイドの排除が円滑に進み難くなる傾向にある。また、角度θが１０°未満であると、マザー基板の切断が困難になる傾向にあり、角度θが８０°を超えると、セラミック素体１０の側面１４の延長線Ｌ１を越えないように端子電極２９を形成することが困難となる。

【0030】

図２に示す断面において、セラミック素体１０の斜面１８の長さＬ４に対する、端子電極２０の斜面１８上における長さＬ２の比（Ｌ２／Ｌ４）は、好ましくは０．１〜０．８であり、より好ましくは０．２〜０．７である。上記比が０．１未満であると、端子電極２０やセラミック素体１０の組成によって、端子電極２０とセラミック素体１０との固着力が損なわれたり、はんだのボイド抜けが低下したりする傾向にある。上記比が０．８を超えると、延長線Ｌ１を越えないような構造とするために端子電極２０の厚みを小さくする必要があり、製造が困難となる傾向にある。端子電極２０の厚みは、例えば１０〜５０μｍである。

【0031】

端子電極２０は、セラミック素体１０側から、金属成分を含有する導電ペーストを焼付けて形成する電極層と、めっき処理によって形成されるめっき層と、が順次積層された積層構造を有することが好ましい。電極層は、金属成分として、Ｃｕ，Ａｇ，Ｐｄ，Ａｕ，Ｐｔ，Ｆｅ，Ｚｎ，Ａｌ、Ｓｎ及びＮｉから選ばれる少なくとも一種を含有する金属又は合金を含有することが好ましい。また、電極層は、金属成分の他に、ガラス成分を含有することが好ましい。これによって、一層信頼性の高いセラミック電子部品とすることができる。

【0032】

上記電極層の上に設けられるめっき層は、例えば、Ｐｄ，Ａｕ，Ｎｉ及びＳｎから選ばれる少なくとも一種を含む金属又は合金を含有する。めっき層としては、Ｎｉ層（ニッケル層）及びＳｎ層（スズ層）が順次積層したものが好適である。めっき層は、通常のめっき液を用いて形成することができる。

【0033】

内部電極４２は、金属成分として、Ｃｕ，Ａｇ，Ｐｄ，Ａｕ，Ｐｔ，Ｆｅ，Ｚｎ，Ａｌ、Ｓｎ及びＮｉから選ばれる少なくとも一種を含有する金属又は合金を含有することが好ましい。内部電極４２は、ガラス成分を含有していてもよい。

【0034】

セラミック電子部品１００は、例えば、チップ状の積層型セラミックコンデンサである。この場合、セラミック素体１０は、セラミック層４０として誘電体層を有する。誘電体層は、例えば、主成分としてチタン酸バリウムを含有する。セラミック電子部品１００は、チップ状のバリスタであってもよい。この場合、セラミック素体１０は、セラミック層４０としてバリスタ層を有する。バリスタ層は、例えば、主成分として酸化亜鉛を含有する。

【0035】

次に、本発明のセラミック電子部品の製造方法の好適な実施形態を説明する。本実施形態のセラミック電子部品の製造方法（第１の製造方法）は、
（ｉ）複数のセラミックグリーンシートと、隣接するセラミックグリーンシートの間に埋設された導体と、を有するグリーン積層体を形成する第１工程、
（ｉｉ）グリーン積層体の主面に切り込みを入れて、主面に対して傾斜した斜面を有する溝を形成する第２工程、
（ｉｉｉ）溝の斜面の主面側の部分と主面の一部とを連続して覆うように、グリーン積層体上に電極パターンを形成する第３工程、
（ｉｖ）グリーン積層体及び電極パターンを焼成して、セラミック素体とセラミック素体の上に電極層と、を有するマザー基板を得る第４工程、
（ｖ）電極層の上にめっき層を設けて、電極層とめっき層とを有する端子電極を形成する第５工程、及び
（ｖｉ）マザー基板を、溝に沿って切断して、セラミック素体と、該セラミック素体の主面の一部とともに、当該主面に垂直な側面の延長線を越えないように斜面の主面側の部分を覆う端子電極と、を備える、セラミック電子部品を得る第６工程、を有する。以下、各工程の詳細を説明する。

【0036】

第１工程は、グリーン積層体を形成する工程である。バリスタを作製する場合、例えば、酸化亜鉛、希土類金属の酸化物、カルシウム酸化物、ケイ素酸化物、及びその他の成分を各々秤量した後、各成分を混合してバリスタ原料を調製する。このバリスタ原料と、有機ビヒクルとを混練して、バリスタ層形成用のスラリーを得る。有機ビヒクルとは、有機バインダを有機溶剤中に溶解したものである。有機バインダとしては、エチルセルロース及びポリビニルブチラール等が挙げられる。有機溶剤としては、テルピネオール、ブチルカルビトール、アセトン、及びトルエン等が挙げられる。

【0037】

上述のスラリーを、ドクターブレード法等の公知の方法により、例えばポリエチレンテレフタレートからなるフィルム上に塗布した後、乾燥して厚さ３０μｍ程度の膜を形成する。こうして得られた膜をフィルムから剥離してセラミックグリーンシートを得る。得られたセラミックグリーンシートの所定の位置に、レーザー加工等によってスルーホールを形成する。

【0038】

次に、セラミックグリーンシートに、セラミック素体１０（バリスタ素体）内に埋設される内部電極４２に対応する電極パターン（導体）を形成する。この電極パターンは、例えば、各種金属粉末、ガラスフリット、酸化物粉末、有機バインダ及び有機溶剤を混合した導電ペーストをスクリーン印刷法によって塗布し、乾燥させることにより形成する。有機バインダとしては、エチルセルロース及びポリビニルブチラール等が挙げられる。有機溶剤としては、テルピネオール、ブチルカルビトール、アセトン、及びトルエン等が挙げられる。

【0039】

次に、所望の各種電極パターンが形成されたセラミックグリーンシートを所定の順序で重ねる。また、電極パターンが形成されていないセラミックグリーンシートを適宜挿入して重ねてもよい。このようにして、複数のセラミックグリーンシートと、隣接するセラミックグリーンシートの間に埋設された導体と、を有するグリーン積層体を得ることができる。

【0040】

第２工程は、切断刃等を用いて、グリーン積層体の主面に切り込みを入れて、主面に対して傾斜した斜面を有する溝を形成する工程である。なお、ここでいう「主面」とは、セラミックグリーンシートの積層方向に直交するグリーン積層体の面である。

【0041】

図３は、対向する一対の主面に溝が形成されたグリーン積層体の模式図である。図３では、グリーン積層体５０の内部構造を説明するために、グリーン積層体５０を厚さ方向に切断したときの側面の断面構造が示されている。グリーン積層体５０は、セラミック層となるセラミックグリーンシート５５と内部電極となる導体５４とが交互に積層された積層体である。グリーン積層体５０の主面５０ａには、格子状に縦断面形状がＶ字型である溝５２が形成されている。図３では、溝５２は、グリーン積層体５０の一方の主面５０ａ側にのみ形成したが、グリーン積層体５０の両方の主面５０ａ，５０ｂに形成してもよい。これによって、マザー基板の反りを抑制することができる。

【0042】

溝５２の深さは、得られるマザー基板の高い剛性を維持する観点から、好ましくはグリーン積層体５０の厚みの半分以下である。溝５２の縦断面形状はＶ字型に限定されるものではなく、例えば、台形型であってもよい。

【0043】

第３工程は、溝５２の斜面の主面５０ａ側の部分と主面５０ａの部分とを連続して覆うように、グリーン積層体５０の上に電極パターンを形成する工程である。

【0044】

電極パターンは、例えば、導電ペーストをスクリーン印刷法で塗布した後、乾燥して形成することができる。導電ペーストは、金属粉末、ガラスフリット、酸化物粉末、有機バインダ及び有機溶剤を混合して調製することができる。有機溶剤及び有機バインダは、内部電極形成用の導電ペーストの調製に用いたものと同様のものを用いることができる。

【0045】

導電ペーストは、グリーン積層体５０の主面５０ａ上に形成された互いに平行で、且つ、所定間隔を隔てて帯状に塗布する。このとき、溝５２の底部には、導電ペーストを塗布せず、溝５２の斜面１６の上部のみに導電ペーストを塗布する。このようにして塗布した電極ペーストを乾燥することによって電極パターンを形成することができる。

【0046】

図４は、電極パターンが形成されたグリーン積層体５０の一部を拡大して示す側面図である。電極パターン５６はグリーン積層体５０の主面５０ａの溝５２側の部分と、斜面１６の溝５２の上縁側の部分とを覆うように形成される。また、電極パターン５６は、溝５２の底部１７を通る主面５０ａに垂直な延長線Ｌ１を越えないように形成される。電極パターンをこのような形状とすることによって、後の工程で溝５２に沿ってマザー基板を切断する際に、めっき延びの発生を抑制することができる。電極パターン５８は、主面５０ａの一部と、図示しない斜面の溝の上縁側の部分とを覆うように形成される。

【0047】

第４工程は、グリーン積層体５０及び電極パターンを焼成して、セラミック素体とセラミック素体の上に電極層と、を有するマザー基板を得る工程である。焼成条件は、例えば、焼成温度を８５０〜１３００℃、焼成時間を０．５〜２４時間とする。電極パターンが主成分として銅等の卑金属を含む場合、窒素雰囲気中で焼成することが好ましい。一方、電極パターンが主成分としてパラジウム又は銀等の貴金属を含む場合、大気中で焼成することが好ましい。なお、焼成の前に、１８０〜４００℃で０．５〜２４時間加熱する、脱バインダを行うことが好ましい。

【0048】

マザー基板は、図４に示すグリーン積層体５０及び電極パターン５６，５８と同様の形状を有する。マザー基板は、両主面に、溝を有することから、反りの発生が十分に抑制されている。マザー基板は、複数のセラミック素体１０を一体的に有する。また、それぞれのセラミック素体１０の主面上には、電極層が形成されている。

【0049】

第５工程は、セラミック素体１０の上に形成された電極層の上にめっき層を設けて、電極層とめっき層とを有する端子電極を形成する工程である。めっき層は、電解めっき法、無電解めっき法等によって形成することができる。

【0050】

第６工程は、マザー基板を、溝５２に沿って切断して、セラミック素体１０と、該セラミック素体１０の主面１２上に帯状の端子電極２０と、を備える、セラミック電子部品１００を得る工程である。具体的には、切断刃（ブレード）を用いて、マザー基板を、マザー基板の主面上に形成された溝５２にて切断する。これによって、個品化された複数のセラミック電子部品１００を得ることができる。切断時には、切断刃が図４に示す延長線Ｌ１に沿って、溝５２に挿入されて、マザー基板が切断される。本実施形態のマザー基板では、端子電極２０が、延長線Ｌ１から越えないように設けられているため、切断刃で端子電極２０を切断することなく、マザー基板を切断することができる。したがって、めっき延びの発生を回避することが可能となる。その結果、めっき延びに伴って発生するバリを排除する工程を行う必要がなくなるため、製造プロセスを簡素化することができる。また、セラミック電子部品１００の信頼性も向上することができる。

【0051】

次に、本発明のセラミック電子部品の製造方法の別の実施形態を説明する。本実施形態のセラミック電子部品の製造方法（第２の製造方法）は、
（ｉ）複数のセラミックグリーンシートと、隣接するセラミックグリーンシートの間に埋設された導体と、を有するグリーン積層体を形成する第１工程、
（ｉｉ）グリーン積層体の主面に切り込みを入れて、主面に対して傾斜した斜面を有する溝を形成する第２工程、
（ｉｉｉ）グリーン積層体を焼成して、セラミック素体を有するマザー基板を得る第３工程、
（ｉｖ）溝の斜面の主面側の部分と主面の一部とを連続して覆うように、マザー基板上に電極層を形成する第４工程、
（ｖ）電極層の上にめっき層を設けて、電極層とめっき層とを有する端子電極を形成する第５工程、及び
（ｖｉ）マザー基板を、溝に沿って切断して、セラミック素体と、該セラミック素体の主面の一部とともに、該主面に垂直な側面の延長線を越えないように斜面の主面側の部分を覆う端子電極と、を備える、セラミック電子部品を得る第６工程、を有する。

【0052】

上述の第２の製造方法のうち、第１工程、第２工程、第５工程及び第６工程は、上述の第１の製造方法と同様である。したがって、ここでは、第２の製造方法の第３工程及び第４工程について説明する。

【0053】

第３工程は、第２工程で得られたグリーン積層体５０を焼成して、複数のセラミック素体を有するマザー基板を得る工程である。図３に示すグリーン積層体５０の焼成条件は、例えば、焼成温度を８５０〜１３００℃、焼成時間を０．５〜２４時間とする。焼成は、グリーン積層体５０に埋設された導体５４が主成分としてパラジウム又は銀等の貴金属を含む場合、大気中で行うことが好ましい。一方、導体５４が主成分としてニッケル又は銅等の卑金属を含む場合、不活性雰囲気中で行うことが好ましい。焼成の前に、グリーン積層体５０を１８０〜４００℃で０．５〜２４時間加熱する、脱バインダを行うことが好ましい。

【0054】

第４工程は、マザー基板に設けられた溝の斜面の主面側の部分と主面の一部とを連続して覆うように、マザー基板上に電極層を形成する工程である。電極層の形成は以下の手順で行うことができる。まず、導電ペーストを調製する。導電ペーストは、金属粉末、ガラスフリット、酸化物粉末、有機バインダ及び有機溶剤を混合して調製することができる。有機溶剤及び有機バインダは、内部電極形成用の導電ペーストの調製に用いたものと同様のものを用いることができる。

【0055】

導電ペーストは、マザー基板の主面上に形成された溝５２の斜面に掛かるように塗布する。このとき、溝５２の底部１７には、導電ペーストを塗布せず、溝５２の斜面１６の上部のみに導電ペーストを塗布する。導電ペーストの塗布は、スクリーン印刷法によって行うことができる。このようにして塗布した電極ペーストを乾燥することによって電極パターンを形成することができる。

【0056】

図４は、電極パターンが形成されたマザー基板６０の一部を拡大して示す側面図である。電極パターン５６はマザー基板６０の主面６０ａの溝５２側の部分と、斜面１６の溝５２の上縁側の部分とを覆うように形成される。また、電極パターン５６は、溝５２の底部１７を通って主面６０ａに垂直な延長線Ｌ１を越えないように形成される。電極パターンをこのような形状とすることによって、後の工程で溝５２に沿ってマザー基板６０を切断する際に、めっき延びの発生を抑制することができる。電極パターン５８は、主面６０ａの一部と、図示しない斜面の溝の上縁側の部分とを覆うように形成される。

【0057】

このようにして形成した電極パターン５６，５８を５００〜１３００℃で焼き付けて、マザー基板６０の主面６０ａ上に、互いに平行に配列した帯状の電極層を形成する。

【0058】

電極層の形成方法は、上述の方法に限定されず、例えば、マスクスパッタ法によって形成してもよい。この場合、所定形状のスリットを有するマスクを用いて電極層を形成することができる。ここで用いるマスクは、溝５２の底部１７に電極層が形成されないような形状のスリットを有する。

【0059】

第５工程では、電極層の上にめっき層を設けて、電極層とめっき層とを有する端子電極を形成する。また、第６工程では、マザー基板６０を、溝５２に沿って切断して、セラミック素体１０と、セラミック素体１０の主面１２に垂直な側面１３、１４の延長線を越えないように斜面の主面側の部分を覆う端子電極２０と、を備える、セラミック電子部品を得る。第５工程及び第６工程は、上述の実施形態と同様である。

【0060】

本実施形態の製造方法では、グリーン積層体５０を焼成してマザー基板６０を得た後に、電極層を形成している。このため、端子電極の材料選択の自由度が向上する。また、低温焼成可能な導電材や樹脂電極等を使用することも可能となる。

【0061】

なお、上述の第１及び第２の製造方法は、バリスタの製造方法に限定されるものではなく、積層型セラミックコンデンサの製造方法にも適用可能である。積層型セラミックコンデンサを作製する場合は、バリスタ層形成用のスラリーに変えて、誘電体層形成用のスラリーを用いる。誘電体層形成用のスラリーは、チタン酸バリウムを主成分とする誘電体材料に、有機溶剤及び可塑剤を加え、混合することによって調製することができる。

【0062】

＜第２実施形態＞
図５は、本発明のセラミック電子部品の第２実施形態を模式的に示す斜視図である。セラミック電子部品１１０は、セラミック素体１０と、セラミック素体１０の主面１２上に６個の端子電極２０と、を備える。本実施形態のセラミック電子部品１１０は、セラミック素体１０の主面１２上に、６個の端子電極２２，２３，２４，２６，２７，２８を備える点で、第１実施形態のセラミック電子部品１００と異なっている。

【0063】

６個の端子電極のうち、端子電極２２，２４，２６，２８は、主面１２の４隅に設けられている。端子電極２２，２６は、主面１２の一端部（側面１４に対向する側面側）に、側面１３に垂直な方向に対向配置されている。端子電極２４，２８は、主面１２の他端部（側面１４側）に、側面１３に垂直な方向に対向配置されている。また、端子電極２３，２７は、主面１２の側面１４に垂直な方向における中央部に、側面１３に垂直な方向に対向配置されている。

【0064】

端子電極２４は、主面１２の一部とともに、主面１２と側面１３との間にある斜面１６の主面１２側の部分、及び主面１２と側面１４との間にある斜面１８の主面１２側の部分を覆うように設けられている。主面１２の隅に設けられる端子電極２２，２６，２８は、端子電極２４と同様に、隣り合う２つの斜面の主面１２側の部分を覆うように設けられている。

【0065】

端子電極２３は、主面１２の一部とともに、主面１２と側面１３との間にある斜面１６の主面１２側の部分を覆うように設けられている。端子電極２７は、端子電極２３と同様に、主面１２と主面１２を挟んで斜面１６とは反対側にある斜面（図示せず）の主面１２側の部分を覆うように設けられている。

【0066】

セラミック電子部品１１０におけるセラミック素体１０は、第１実施形態におけるセラミック電子部品１００と同様の構成を有する。また、セラミック電子部品１１０は、第１実施形態におけるセラミック電子部品１００と同様にして製造することができる。

【0067】

上記第１及び第２実施形態のセラミック電子部品１００，１１０は、端子電極２０がセラミック素体１０の側面１４（側面１３）の延長線Ｌ１を越えないように、セラミック素体１０の斜面１８（斜面１６）の主面１２側の部分を覆うように形成されているため、実装面積を小さくすることができる。また、切断時におけるめっき延びが発生せず、バリの発生を抑制することができる。これによって、バリを除去する工程を省略することが可能となり生産性が向上する。また、通常のＬＧＡ端子に比べて、はんだのボイド抜けが向上する。したがって、セラミック電子部品１００，１１０は、優れた信頼性を有する。

【0068】

以上、本発明の好適な実施形態について説明したが、本発明は上記実施形態に何ら限定されるものではない。本発明のセラミック電子部品は、セラミック素体１０の主面１２の反対側の面上に抵抗体やガラス層を有していてもよい。また、上記実施形態では、セラミック電子部品１００をバリスタ又は積層型セラミックコンデンサとして説明したが、本発明はこれらに限定されるものではない。本発明のセラミック電子部品は、インダクタ、又はＬＣＲ（インダクタ、コンデンサ、抵抗の複合電子部品）であってもよい。また、セラミック素体１０は、セラミック層としてバリスタ層又は誘電体層の代わりに磁性体層を有するものであってもよい。

【産業上の利用可能性】

【0069】

本発明によれば、実装面積が小さいセラミック電子部品を容易に製造することが可能なセラミック電子部品の製造方法を提供することができる。また、実装面積を小さくすることが可能であり、信頼性の高いセラミック電子部品を提供することができる。

【符号の説明】

【0070】

１０…セラミック素体、１２…面（主面）、１３，１４…側面、１６，１８…斜面、１７…底部、２０，２１，２２，２３，２４，２５，２６，２７，２８，２９…端子電極、４０セラミック層、４１…スルーホール電極、４２…内部電極、５０…グリーン積層体、５０ａ，５０ｂ…主面、５２…溝、５４…導体、５５…セラミックグリーンシート、５６，５８…電極パターン、６０…マザー基板、６０ａ，６０ｂ…主面、１００，１１０…セラミック電子部品。

【図1】

【図2】

【図3】

【図4】

【図5】