特許 5668905 不揮発性半導体メモリ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5668905

(24)【登録日】2014年12月26日

(45)【発行日】2015年2月12日

(54)【発明の名称】不揮発性半導体メモリ

(51)【国際特許分類】

   H01L 21/8247 20060101AFI20150122BHJP

   H01L 27/115 20060101ALI20150122BHJP

   H01L 21/336 20060101ALI20150122BHJP

   H01L 29/788 20060101ALI20150122BHJP

   H01L 29/792 20060101ALI20150122BHJP

【ＦＩ】

   H01L27/10 434

   H01L29/78 371

【請求項の数】3

【全頁数】16

(21)【出願番号】特願2009-205588(P2009-205588)

(22)【出願日】2009年9月7日

(65)【公開番号】特開2011-60808(P2011-60808A)

(43)【公開日】2011年3月24日

【審査請求日】2012年9月1日

(73)【特許権者】

【識別番号】390009667

【氏名又は名称】セイコーＮＰＣ株式会社

(74)【代理人】

【識別番号】100097629

【弁理士】

【氏名又は名称】竹村 壽

(72)【発明者】

【氏名】安齋 清志

【審査官】 上田 智志

(56)【参考文献】

【文献】 特開２００７−０２６４８５（ＪＰ，Ａ）

【文献】 特開２００１−０６０６３３（ＪＰ，Ａ）

【文献】 特開平０３−２０６６６１（ＪＰ，Ａ）

【文献】 特開昭６３−１６６２７４（ＪＰ，Ａ）

【文献】 特開平０６−０４５５６４（ＪＰ，Ａ）

【文献】 特開平１１−２３２８９０（ＪＰ，Ａ）

【文献】 特開平０２−２４０９６０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６，２１／８２４７，

２７／１１５，

２９／７８８，２９／７９２，

Ｇ１１Ｃ １６／０４

(57)【特許請求の範囲】

【請求項1】

センストランジスタと、第１及び第２のセレクトトランジスタと、データ蓄積キャパシタと、トンネルウィンドウと、コントロールゲート端子と、セレクトゲート端子と、ドレイン端子と、ソース端子とを備え、前記センストランジスタのソース／ドレイン領域は、半導体基板に形成された第１及び第２の不純物拡散領域からなり、前記第１のセレクトトランジスタのソース／ドレイン領域は、第２及び第３の不純物拡散領域からなり、前記第２のセレクトトランジスタのソース／ドレイン領域は、第５及び第４の不純物拡散領域からなり、前記データ蓄積キャパシタは、絶縁膜とこの絶縁膜を挟むフローティングゲート及び前記第４の不純物拡散領域からなる１対の電極とからなり、前記トンネルウィンドウは、前記フローティングゲート及び前記第２の不純物拡散領域からなる１対の電極と当該電極に挟まれたトンネル電流が流れる薄いトンネル絶縁膜から構成され、前記センストランジスタは、ドレインが前記トンネルウィンドウの一方の電極及び前記第１のセレクトトランジスタのソースに接続され、ソースが前記ソース端子に接続され、前記トンネルウィンドウは、他方の電極が前記データ蓄積キャパシタの一方の電極及び前記センストランジスタのゲートに接続され、前記データ蓄積キャパシタは、前記一方の電極が前記センストランジスタのゲートに接続され、他方の電極が前記第２のセレクトトランジスタのドレインに接続され、前記第１のセレクトトランジスタは、ゲートが前記第２のセレクトトランジスタのゲート及び前記セレクトゲート端子に接続され、ドレインが前記ドレイン端子に接続され、前記第２のセレクトトランジスタは、ソースが前記コントロールゲート端子に接続され、ゲートが前記セレクトゲート端子に接続されたＥＥＰＲＯＭセルを複数有する不揮発性半導体メモリであって、オペレーション中のバイアス印加条件をデータ読み出し時とデータのアクセスが行われない定常状態とで別個に設定し、前記定常状態のときには、前記第１のセレクトトランジスタのしきい値近傍の電圧をそのゲートに与え前記第１のセレクトトランジスタを負荷抵抗として作用させるよう構成することにより、前記ＥＥＰＲＯＭセルが前記センストランジスタをオン状態とするデータを保持するときには前記第２の不純物領域の電位は前記ソース端子に印加される電圧に引きずられ、前記ＥＥＰＲＯＭセルが前記センストランジスタをオフ状態とするデータを保持するときには前記第２の不純物領域の電位は前記ドレイン端子に印加される電圧に引きずられ、前記フローティングゲートと前記トンネルウィンドウ直下領域の電位差を小さくしデータ保持特性を向上させることを特徴とする不揮発性半導体メモリ。

【請求項2】

センストランジスタと、第１及び第２のセレクトトランジスタと、データ蓄積キャパシタと、トンネルウィンドウと、補助トランジスタと、第１及び第２のコントロールゲート端子と、セレクトゲート端子と、ドレイン端子と、ソース端子とを備え、前記センストランジスタのソース／ドレイン領域は、半導体基板に形成された第１及び第２の不純物拡散領域からなり、前記第１のセレクトトランジスタのソース／ドレイン領域は、第２及び第３の不純物拡散領域からなり、前記第２のセレクトトランジスタのソース／ドレイン領域は、第５及び第４の不純物拡散領域からなり、前記データ蓄積キャパシタは、絶縁膜とこの絶縁膜を挟むフローティングゲート及び前記第４の不純物拡散領域からなる１対の電極とからなり、前記トンネルウィンドウは、前記フローティングゲート及び前記第２の不純物拡散領域からなる１対の電極と当該電極に挟まれたトンネル電流が流れる薄いトンネル絶縁膜から構成され、前記センストランジスタは、ドレインが前記トンネルウィンドウの一方の電極及び前記第１のセレクトトランジスタのソースに接続され、ソースが前記ソース端子に接続され、前記トンネルウィンドウは、他方の電極が前記データ蓄積キャパシタの一方の電極及び前記センストランジスタのゲートに接続され、前記データ蓄積キャパシタは、前記一方の電極が前記センストランジスタの前記ゲートに接続され、他方の電極が前記第２のセレクトトランジスタのドレインに接続され、前記第１のセレクトトランジスタは、ゲートが前記第２のセレクトトランジスタのゲート及び前記セレクトゲート端子に接続され、ドレインが前記ドレイン端子に接続され、前記第２のセレクトトランジスタは、ソースが前記第１のコントロールゲート端子に接続され、ゲートが前記セレクトゲート端子に接続され、前記補助トランジスタは、ソースが前記第２のセレクトトランジスタのドレイン及び前記データ蓄積キャパシタの他方の電極に接続され、ゲートが前記センストランジスタのゲート、前記データ蓄積キャパシタの一方の電極及び前記トンネルウィンドウの他方の電極に接続され、ドレインが前記第２のコントロールゲート端子に接続されたＥＥＰＲＯＭセルを複数有する不揮発性半導体メモリであって、オペレーション中のバイアス印加条件をデータ読み出し時とデータのアクセスが行われない定常状態とで別個に設定し、前記定常状態のときには、前記第１のセレクトトランジスタのしきい値近傍の電圧をそのゲートに与え前記第１のセレクトトランジスタを負荷抵抗として作用させるよう構成することにより、前記ＥＥＰＲＯＭセルが前記センストランジスタをオン状態とするデータを保持するときには前記第２の不純物領域の電位は前記ソース端子に印加される電圧に引きずられ、前記ＥＥＰＲＯＭセルが前記センストランジスタをオフ状態とするデータを保持するときには前記第２の不純物領域の電位は前記ドレイン端子に印加される電圧に引きずられ、前記フローティングゲートと前記トンネルウィンドウ直下領域の電位差を小さくしデータ保持特性を向上させることを特徴とする不揮発性半導体メモリ。

【請求項3】

補助キャパシタを更に備え、当該補助キャパシタは、一方の電極が前記補助トランジスタのゲート、前記センストランジスタのゲート、前記データ蓄積キャパシタの一方の電極及び前記トンネルウィンドウの他方の電極に接続され、他方の電極が前記補助トランジスタのソース、データ蓄積キャパシタの他方の電極及び前記第２のセレクトトランジスタのドレインに接続されていることを特徴とする請求項２に記載の不揮発性半導体メモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ＥＥＰＲＯＭ（Electrically Erasable and Programmable Read Only Memory(ROM)）セルのデータ保持特性の向上を図った不揮発性半導体メモリに関するものである。

【背景技術】

【0002】

従来、データ書き込み、消去及び読み出しを電気的に行う不揮発性半導体メモリとしてＦＬＯＴＯＸ型のＥＥＰＲＯＭセルがあり、一例として、加工が安価に出来る上、精度よくデータ保持特性が優れたゲート一層型トランジスタが知られている。ゲート一層型トランジスタを用いるＥＥＰＲＯＭのセルは、センストランジスタと、一対のセレクトトランジスタと、データ蓄積キャパシタと、トンネルウィンドウとを有し、センストランジスタのソース／ドレイン領域は、半導体基板に形成された第１及び第２の不純物拡散領域からなり、第１のセレクトトランジスタのソース／ドレイン領域は、第２及び第３の不純物拡散領域からなり、第２のセレクトトランジスタのソース／ドレイン領域は、第４及び第５の不純物拡散領域からなり、データ蓄積キャパシタは、絶縁膜とこの絶縁膜を挟むフローティングゲート及び第４の不純物拡散領域からなり、トンネルウィンドウは、フローティングゲート、第２の不純物拡散領域及び両者に挟まれた薄いトンネル絶縁膜から構成されている。

【0003】

特許文献１には、ゲート一層型トランジスタを有するＥＥＰＲＯＭセルが開示されている。素子分離領域に囲まれたシリコン半導体基板上の第１及び第２の素子領域において、第１の不純物拡散層はキャパシタの一方電極、第１の不純物拡散層はデータ伝送経路及びトンネル領域ＴＮでトンネル電流を発生させるためのウィンドウとして機能する。データ蓄積電極は、キャパシタ電極、ウィンドウ電極、センストランジスタのゲート電極を含む。ワード線電極は、選択トランジスタのゲートとなる。トランジスタのソース／ドレイン拡散層は、第２の不純物拡散層と繋がる（あるいは重なる）部分付近が素子分離領域縁部から所定距離だけ離間して形成されている。
また、ＦＬＯＴＯＸ型のＥＥＰＲＯＭセルの他の例として、フローティングゲートを有する積層ゲート型トランジスタが知られており、一例が特許文献２に記載されている。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開２００１−６０６３３号公報

【特許文献2】特開平６−４５５６４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

特許文献１に開示された従来のゲート一層型トランジスタを有するＥＥＰＲＯＭセルは、複数の集合体として半導体メモリを構成している。ＥＥＰＲＯＭセルを用いた半導体メモリは、高電位、低電位及び両電位の中間電位を用いて書き込み、読み出し動作を行う。また、半導体メモリのオペレーション（操作）中は、読み出しをしない定常状態の時もバイアス印加しており、読み出し時も定常状態でも同じバイアスを印加している。即ち、オペレーション中は、コントロールゲートのバイアスが低電位、トンネルウィンドウ直下が読み出し電位（中間電位）にバイアスされ続ける。

【0006】

特許文献２に開示された積層ゲート型トランジスタを用いた半導体メモリは、制御ゲートとソース間に高い電圧差を与えることで、データの書込み及び消去を行い、データへのアクセスが行われない待機時（オペレーション中）には、制御ゲートとソースを同電位にして、フローティングゲートに電子の注入も放出も行われないようにしている。

【0007】

このように、従来の半導体メモリを構成するＥＥＰＲＯＭセルは、オペレーション中、１書き込みセルでも、０書き込みセルでも同じバイアスで保持される。１書き込みは、フローティングゲートへ電子が注入された状態を言い、この電子注入によりセンストランジスタのしきい値電圧（Ｖth）は上がる。０書き込みは、フローティングゲートから電子が引き抜かれた状態をいい、この電子引き抜きによりセンストランジスタのしきい値電圧（Ｖth）は下がる。このような従来の半導体メモリは、一般的な環境下において使用する際には問題視されていなかったが、使用環境が高温になる場合、例えば、車載対応製品などに用いられた場合には、オペレーション中の高温環境によってデータの保持特性が大きく劣化するという問題があった。
本発明は、このような事情によりなされたものであり、高温時でも優れたデータ保持特性が維持されるＥＥＰＲＯＭセルを有する不揮発性半導体メモリを提供する。

【課題を解決するための手段】

【0012】

本発明の不揮発性半導体メモリの一態様は、センストランジスタと、第１及び第２のセレクトトランジスタと、データ蓄積キャパシタと、トンネルウィンドウと、コントロールゲート端子と、セレクトゲート端子と、ドレイン端子と、ソース端子とを備え、前記センストランジスタのソース／ドレイン領域は、半導体基板に形成された第１及び第２の不純物拡散領域からなり、前記第１のセレクトトランジスタのソース／ドレイン領域は、第２及び第３の不純物拡散領域からなり、前記第２のセレクトトランジスタのソース／ドレイン領域は、第５及び第４の不純物拡散領域からなり、前記データ蓄積キャパシタは、絶縁膜とこの絶縁膜を挟むフローティングゲート及び前記第４の不純物拡散領域からなる１対の電極とからなり、前記トンネルウィンドウは、前記フローティングゲート及び前記第２の不純物拡散領域からなる１対の電極と当該電極に挟まれたトンネル電流が流れる薄いトンネル絶縁膜から構成され、前記センストランジスタは、ドレインが前記トンネルウィンドウの一方の電極及び前記第１のセレクトトランジスタのソースに接続され、ソースが前記ソース端子に接続され、前記トンネルウィンドウは、他方の電極が前記データ蓄積キャパシタの一方の電極及び前記センストランジスタのゲートに接続され、前記データ蓄積キャパシタは、前記一方の電極が前記センストランジスタのゲートに接続され、他方の電極が前記第２のセレクトトランジスタのドレインに接続され、前記第１のセレクトトランジスタは、ゲートが前記第２のセレクトトランジスタのゲート及び前記セレクトゲート端子に接続され、ドレインが前記ドレイン端子に接続され、前記第２のセレクトトランジスタは、ソースが前記コントロールゲート端子に接続され、ゲートが前記セレクトゲート端子に接続されたＥＥＰＲＯＭセルを複数有する不揮発性半導体メモリであって、オペレーション中のバイアス印加条件をデータ読み出し時とデータのアクセスが行われない定常状態とで別個に設定し、前記定常状態のときには、前記第１のセレクトトランジスタのしきい値近傍の電圧をそのゲートに与え前記第１のセレクトトランジスタを負荷抵抗として作用させるよう構成することにより、前記ＥＥＰＲＯＭセルが前記センストランジスタをオン状態とするデータを保持するときには前記第２の不純物領域の電位は前記ソース端子に印加される電圧に引きずられ、前記ＥＥＰＲＯＭセルが前記センストランジスタをオフ状態とするデータを保持するときには前記第２の不純物領域の電位は前記ドレイン端子に印加される電圧に引きずられ、前記フローティングゲートと前記トンネルウィンドウ直下領域の電位差を小さくしデータ保持特性を向上させることを特徴としている。

【0013】

また、本発明の不揮発性半導体メモリの一態様は、センストランジスタと、第１及び第２のセレクトトランジスタと、データ蓄積キャパシタと、トンネルウィンドウと、補助トランジスタと、第１及び第２のコントロールゲート端子と、セレクトゲート端子と、ドレイン端子と、ソース端子とを備え、前記センストランジスタのソース／ドレイン領域は、半導体基板に形成された第１及び第２の不純物拡散領域からなり、前記第１のセレクトトランジスタのソース／ドレイン領域は、第２及び第３の不純物拡散領域からなり、前記第２のセレクトトランジスタのソース／ドレイン領域は、第５及び第４の不純物拡散領域からなり、前記データ蓄積キャパシタは、絶縁膜とこの絶縁膜を挟むフローティングゲート及び前記第４の不純物拡散領域からなる１対の電極とからなり、前記トンネルウィンドウは、前記フローティングゲート及び前記第２の不純物拡散領域からなる１対の電極と当該電極に挟まれたトンネル電流が流れる薄いトンネル絶縁膜から構成され、前記センストランジスタは、ドレインが前記トンネルウィンドウの一方の電極及び前記第１のセレクトトランジスタのソースに接続され、ソースが前記ソース端子に接続され、前記トンネルウィンドウは、他方の電極が前記データ蓄積キャパシタの一方の電極及び前記センストランジスタのゲートに接続され、前記データ蓄積キャパシタは、前記一方の電極が前記センストランジスタの前記ゲートに接続され、他方の電極が前記第２のセレクトトランジスタのドレインに接続され、前記第１のセレクトトランジスタは、ゲートが前記第２のセレクトトランジスタのゲート及び前記セレクトゲート端子に接続され、ドレインが前記ドレイン端子に接続され、前記第２のセレクトトランジスタは、ソースが前記第１のコントロールゲート端子に接続され、ゲートが前記セレクトゲート端子に接続され、前記補助トランジスタは、ソースが前記第２のセレクトトランジスタのドレイン及び前記データ蓄積キャパシタの他方の電極に接続され、ゲートが前記センストランジスタのゲート、前記データ蓄積キャパシタの一方の電極及び前記トンネルウィンドウの他方の電極に接続され、ドレインが前記第２のコントロールゲート端子に接続されたＥＥＰＲＯＭセルを複数有する不揮発性半導体メモリであって、オペレーション中のバイアス印加条件をデータ読み出し時とデータのアクセスが行われない定常状態とで別個に設定し、前記定常状態のときには、前記第１のセレクトトランジスタのしきい値近傍の電圧をそのゲートに与え前記第１のセレクトトランジスタを負荷抵抗として作用させるよう構成することにより、前記ＥＥＰＲＯＭセルが前記センストランジスタをオン状態とするデータを保持するときには前記第２の不純物領域の電位は前記ソース端子に印加される電圧に引きずられ、前記ＥＥＰＲＯＭセルが前記センストランジスタをオフ状態とするデータを保持するときには前記第２の不純物領域の電位は前記ドレイン端子に印加される電圧に引きずられ、前記フローティングゲートと前記トンネルウィンドウ直下領域の電位差を小さくしデータ保持特性を向上させることを特徴としている。

【0014】

補助キャパシタを更に備え、当該補助キャパシタは、一方の電極が前記補助トランジスタのゲート、前記センストランジスタのゲート、前記データ蓄積キャパシタの一方の電極及び前記トンネルウィンドウの他方の電極に接続され、他方の電極が前記補助トランジスタのソース、データ蓄積キャパシタの他方の電極及び前記第２のセレクトトランジスタのドレインに接続されているようにしても良い。読み出し時と定常状態のバイアス状態を切り換えるバイアス切り替え回路を更に備えてもよい。

【発明の効果】

【0015】

本発明の不揮発性半導体メモリは、高温時に使用しても優れたデータ保持特性を維持することが可能になる。補助トランジスタは、トンネル絶縁膜にかかる電圧をより縮小し、補助キャパシタは、定常状態での電荷の抜けを少なくする。

【図面の簡単な説明】

【0016】

【図1】実施例１に係る不揮発性半導体メモリが形成された半導体基板断面図。

【図2】実施例１に係る不揮発性半導体メモリが形成された半導体基板平面図（Ａ−Ａ′、Ｂ−Ｂ′線に沿う部分の断面図が図１に相当する）。

【図3】実施例１に係る不揮発性半導体メモリ回路図。

【図4】図３の不揮発性半導体メモリの端子にかかる電位を示す特性図。

【図5】実施例２に係る不揮発性半導体メモリ回路図。

【図6】図５の不揮発性半導体メモリの端子にかかる電位を示す特性図。

【図7】実施例３に係る不揮発性半導体メモリ回路図。

【図8】図７の不揮発性半導体メモリの端子にかかる電位を示す特性図。

【図9】各実施例に係る不揮発性半導体メモリの作用効果を説明する模式図。

【図10】各実施例に係る不揮発性半導体メモリの作用効果を説明する特性図。

【図11】実施例４に係る不揮発性半導体メモリが形成された半導体基板断面図。

【図12】実施例４に係る不揮発性半導体メモリの端子にかかる電位を示す特性図。

【発明を実施するための形態】

【0017】

以下、実施例を参照して発明の実施の形態を説明する。

【実施例1】

【0018】

図１乃至図４を参照して実施例１を説明する。
図１は、実施例１に係る不揮発性半導体メモリが形成された半導体基板断面図、図２は、実施例１に係る半導体メモリが形成された半導体基板平面図（Ａ−Ａ′、Ｂ−Ｂ′線に沿う部分の断面図が図１に相当する）、図３は、実施例１に係る半導体メモリ回路図、図４は、図３の半導体メモリの端子にかかる電位を示す特性図である。半導体メモリは、センストランジスタ（Ｔｒ）と、第１及び第２のセレクトトランジスタ（Ｔｒ１、Ｔｒ２）と、データ蓄積キャパシタ（Ｃ）と、トンネル絶縁膜９を有するトンネルウィンドウ（ＴＷ）と、コントロールゲート端子（ＣＧ）と、セレクトゲート端子（ＳＧ）と、ドレイン端子（Ｄ）と、ソース端子（Ｓ）とを有するＦＬＯＴＯＸ型のＥＥＰＲＯＭセルからなる。

【0019】

半導体メモリは、図１及び図２に示す半導体基板１０に形成される。半導体基板１０には、例えば、Ｐ型シリコン基板（Ｐ−Ｓｕｂ）を用いる。半導体基板１０の表面領域にはソース／ドレイン領域などに用いられる、例えば、Ｎ型の第１乃至第５の不純物拡散領域１〜５が形成されている。センストランジスタ（Ｔｒ）のソース／ドレイン領域は、第１及び第２の不純物拡散領域１、２から構成され、第１のセレクトトランジスタ（Ｔｒ１）のソース／ドレイン領域は、第２及び第３の不純物拡散領域２、３から構成され、第２のセレクトトランジスタ（Ｔｒ２）のソース／ドレイン領域は、第５及び第４の不純物拡散領域５、４から構成されている。データ蓄積キャパシタ（Ｃ）は、例えば、シリコン酸化膜などの絶縁膜７とこの絶縁膜７を挟むポリシリコンなどからなるフローティングゲート１２及び第４の不純物拡散領域４からなる１対の電極から構成され、トンネルウィンドウ（ＴＷ）は、フローティングゲート１２及び第２の不純物拡散領域２からなる１対の電極と当該電極に挟まれた、例えば、シリコン酸化膜などの薄いトンネル絶縁膜９から構成されている。トンネル絶縁膜９は、絶縁膜７より薄くトンネル電流（Ｆ−Ｎ電流）が流れるように構成されている。第１及び第２のセレクトトランジスタ（Ｔｒ１、Ｔｒ２）は、共通のゲート１３を有している。

【0020】

図３に示すように、センストランジスタ（Ｔｒ）は、ドレインがトンネルウィンドウ（ＴＷ）の一方の電極及び第１のセレクトトランジスタ（Ｔｒ１）のソースに接続され、ソースがソース端子（Ｓ）に接続され、トンネルウィンドウ（ＴＷ）は、他方の電極がキャパシタ（Ｃ）の一方の電極及びセンストランジスタ（Ｔｒ）のゲートに接続され、データ蓄積キャパシタ（Ｃ）は、一方の電極がセンストランジスタ（Ｔｒ１）のゲートに接続され、他方の電極が第２のセレクトトランジスタ（Ｔｒ２）のドレインに接続され、第１のセレクトトランジスタ（Ｔｒ１）は、ゲートが第２のセレクトトランジスタ（Ｔｒ２）のゲート及びセレクトゲート端子（ＳＧ）に接続され、ドレインがドレイン端子（Ｄ）に接続され、第２のセレクトトランジスタ（Ｔｒ２）は、ソースがコントロールゲート端子（ＣＧ）に接続され、ゲートがセレクトゲート端子（ＳＧ）に接続され、ドレインがデータ蓄積キャパシタ（Ｃ）の他方の電極に接続されている。

【0021】

この実施例では、以上説明したＥＥＰＲＯＭセルから構成された半導体メモリにおいて、オペレーション中のバイアス印加条件をデータ読み出し時と定常状態とを別個に設定し、定常状態では、半導体メモリのデータ保持状態に合わせて、自己整合的に、フローティングゲートとトンネルウィンドウ直下領域の電位差が小さくなる方向でバイアス変調されるように構成されていることを特徴としている。

【0022】

次に、図４を参照して、前述のように構成された半導体メモリの書き込み／読み出し動作について説明する。
まず、１書き込みセルの動作を説明する。
フローティングゲート１２への電子の注入は、コントロールゲート端子（ＣＧ）及びセレクトゲート端子（ＳＧ）に、例えば、１５Ｖの高電圧を与え、ドレイン端子（Ｄ）を０Ｖとし、ソース端子（Ｓ）をオープン（ＯＰＥＮ）にする。なお、半導体基板１０は、０電位に維持されている。この状態において、第１のセレクタトランジスタ（Ｔｒ１）がオンし、ドレイン端子（Ｄ）の０Ｖが第１のセレクトトランジスタ（Ｔｒ１）のソース、すなわち、トンネルウィンドウ（ＴＷ）の拡散領域部分（第２の不純物拡散領域２）に供給される。コントロールゲート端子（ＣＧ）が１５Ｖであるため、フローティングゲート１２も高い電位となり、トンネルウィンドウ（ＴＷ）のトンネル絶縁膜９には高電界がかかり、フローティングゲート１２から拡散領域部分２へＦ−Ｎ電流（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ電流）が流れ、フローティングゲート１２に電子が注入される。これにより、センストランジスタ（Ｔｒ）のしきい値電圧は、正の方向に大きくシフトする。

【0023】

次に、０書き込みセルの動作を説明する。
フローティングゲート１２からの電子の放出は、コントロールゲート端子（ＣＧ）に０Ｖ、セレクトゲート端子（ＳＧ）及びドレイン端子（Ｄ）に１５Ｖを印加する。ソース端子（Ｓ）は、オープン（ＯＰＥＮ）にし、基板電位は、０にする。この状態においては、第１のセレクトトランジスタ（Ｔｒ１）がオンとなり、ドレイン端子（Ｄ）に印加された１５Ｖに相応する高電圧がトンネルウィンドウ（ＴＷ）の拡散領域部分２にかかり、コントロールゲート端子（ＣＧ）が０Ｖであるため、拡散領域部分２からフローティングゲート１２へ向かう高電界が生ずる。これにより、Ｆ−Ｎ電流が拡散領域部分２からフローティングゲート１２へ向かって流れ、フローティングゲート１２から電子が放出される。この様に、電子が放出されたセルは、デプレッショントランジスタとなる。

【0024】

次に、読み出し動作を説明する。
読み出しモードでは、センストランジスタ（Ｔｒ）のソース端子（Ｓ）及びコントロールゲート（ＣＧ）を０Ｖ（接地電位）にする。また、ドレイン端子（Ｄ）は、例えば、０．７Ｖの低い電圧に抑えられて誤書き込みを防ぐ。
フローティングゲート１２に電子が注入されたセル（１書き込みセル）においては、コントロールゲート端子（ＣＧ）が０Ｖであるため、センストランジスタ（Ｔｒ）はオフ状態にある。したがって、セルが選択されてセレクトゲート端子（ＳＧ）にオン電圧を印加されてもドレイン（Ｄ）の電位は第１のセレクトトランジスタ（Ｔｒ１）のソースに達するだけであり、センストランジスタ（Ｔｒ）に電流は流れない。このためドレイン端子（Ｄ）は印加された電位を維持する。これがデータ１に相当する。

【0025】

この状態ではドレイン端子（Ｄ）に供給された電位はそのまま第１のセレクトトランジスタ（Ｔｒ１）のソースにかかる。このソースは、トンネルウィンドウ（ＴＷ）を構成する拡散領域部分（第２の不純物拡散領域２）と同じ領域なので、このトンネル絶縁膜直下の拡散領域部分２にはドレイン端子（Ｄ）の電位がそのままかかる。この電位が高いと、トンネルウィンドウ（ＴＷ）を介してＦ−Ｎ電流が流れてフローティングゲート１２内の電子が放出されてしまう。これは書き込み動作に相当し、データ消失の原因となる。したがって、ドレイン端子（Ｄ）には、最大でも１Ｖ程度加えておくことが必要である。
フローティングゲート１２から電子が放出されたセル（０書き込みセル）においては、センストランジスタ（Ｔｒ）がデプレッショントランジスタになっている。このためコントロールゲート端子（ＣＧ）が０Ｖであってもセンストランジスタ（Ｔｒ）はオンしている。この状態でセレクトゲート端子（ＳＧ）に５Ｖを供給すると、第１のセレクトトランジスタ（Ｔｒ１）及びセンストランジスタ（Ｔｒ）を介してドレイン端子（Ｄ）からソース端子（Ｓ）に向かって電流が流れてドレイン端子（Ｄ）は、低電位となる。これがデータ０に相当する。

【0026】

半導体メモリは、複数のＥＥＰＲＯＭセルから構成され、これら複数のセルに対して書き込み／読み出しを行う。この実施例では、オペレーション中は、読み出し時にセレクトゲート端子（ＳＧ）に５Ｖ、ドレイン端子（Ｄ）に０．７Ｖ、コントロールゲート端子（ＣＧ）及びソース端子（Ｓ）に０Ｖを印加し、読み出しをしない定常状態の時には、ソース端子（Ｓ）に５Ｖ、セレクトゲート端子（ＳＧ）に０．７Ｖを印加する。前述のように、従来の半導体メモリでは、定常状態の時には、各端子に読み出し時と同じ電圧が印加されるので、オペレーション中は、コントロールゲート端子（ＣＧ）のバイアスが低電位、トンネルウィンドウ（ＴＷ）直下が読み出し電位（中間電位）にバイアスされ続ける。このような従来の場合、オペレーション時のフローティングゲートとトンネルウィンドウ直下のバイアス差が大きく、メモリのデータ保持特性を低下させるという問題があったが、この実施例では、オペレーション中のバイアス印加条件をデータ読み出し時と定常状態とを別個に設定し、半導体メモリのデータ保持状態に合わせて、自己整合的に、フローティングゲートとトンネルウィンドウ直下領域の電位差が小さくなる方向でバイアス変調するので、トンネルウィンドウのトンネル絶縁膜の劣化が小さくなる。

【0027】

１書き込み時においてフローティングゲート１２の電位は、マイナス方向に大きく、センストランジスタ（Ｔｒ）のしきい値電圧（Ｖth）が高い。０書き込み時においてフローティングゲート１２の電位は、マイナス方向に小さく、センストランジスタ（Ｔｒ）のしきい値電圧（Ｖth）が低い。
定常状態時にセレクトゲートを電源電圧（５Ｖ）より低く接地電位（０Ｖ）より高い適当な中間電位（０．７Ｖ）とすることで、トンネルウィンドウ直下の電位は、センストランジスタのしきい値電圧が高いセル（１書き込みセル）の場合ドレインの電位に引きずられ、このしきい値電圧が低いセル（０書き込みセル）の場合ソースの電位に引きずられる。

【0028】

即ち、上記中間電位（０．７Ｖ）というのは第１のセレクトトランジスタ（Ｔｒ１）のしきい値近傍の電圧であり、この中間電位の印加によって、第１のセレクトトランジスタ（Ｔｒ１）は僅かにオンとなり、負荷抵抗と見なすことができる状態となる。この作用により、トンネルウィンドウ直下の電位は、１書き込みセルでは、センストランジスタがオフであるため負荷抵抗を介してドレイン電位が現れ、０書き込みセルでは、センストランジスタがオンして低抵抗化するためソースの電位が現れるようになる。

【0029】

そこで、この実施例は、定常状態において、ドレイン端子（Ｄ）に０Ｖを印加し、ソース端子（Ｓ）に読み出し電圧と同じ５Ｖを印加する。このような電圧印加により、半導体メモリへの書き込み状態がどのようなものでも、自己整合的にフローティングゲート（ＦＧ）とトンネルウィンドウ（ＴＷ）直下の拡散領域部分の電位差が小さくなる方向でバイアス変調されるので、半導体メモリの保持寿命が向上する。
なお、この実施例では、従来例とは異なり、読み出し時と定常状態でバイアス条件が異なるので、読み出し時と定常状態のバイアス状態を切り換えるバイアス切り替え回路を用いることができる。これは、他の実施例でも同様である。

【実施例2】

【0030】

次に、図５及び図６を参照して実施例２を説明する。
図５は、この実施例に係る半導体メモリ回路図、図６は、半導体メモリの端子にかかる電位を示す特性図である。この実施例では実施例１に係る半導体メモリの回路構成に補助トランジスタが付加されていることに特徴がある。
半導体メモリは、センストランジスタ（Ｔｒ）と、第１及び第２のセレクトトランジスタ（Ｔｒ１、Ｔｒ２）と、データ蓄積キャパシタ（Ｃ）と、トンネル絶縁膜９を有するトンネルウィンドウ（ＴＷ）と、補助トランジスタ（Ｔｒ３）と、第１及び第２のコントロールゲート端子（ＣＧ１、ＣＧ２）と、セレクトゲート端子（ＳＧ）と、ドレイン端子（Ｄ）と、ソース端子（Ｓ）とを有している。センストランジスタ（Ｔｒ）は、ドレインがトンネルウィンドウ（ＴＷ）の一方の電極及び第１のセレクトトランジスタ（Ｔｒ１）のソースに接続され、ソースがソース端子（Ｓ）に接続されている。トンネルウィンドウ（ＴＷ）は、他方の電極がキャパシタ（Ｃ）の一方の電極及びセンストランジスタ（Ｔｒ）のゲートに接続されている。キャパシタ（Ｃ）は、一方の電極がセンストランジスタ（Ｔｒ１）のゲートに接続され、他方の電極が第２のセレクトトランジスタ（Ｔｒ２）のドレインに接続されている。第１のセレクトトランジスタ（Ｔｒ１）は、ゲートが第２のセレクトトランジスタ（Ｔｒ２）のゲート及びセレクトゲート端子（ＳＧ）に接続され、ドレインがドレイン端子（Ｄ）に接続されている。

【0031】

第２のセレクトトランジスタ（Ｔｒ２）は、ソースが第１のコントロールゲート端子（ＣＧ１）に接続され、ゲートがセレクトゲート端子（ＳＧ）及び第１のセレクトトランジスタ（Ｔｒ１）のゲートに接続され、ドレインがデータ蓄積キャパシタ（Ｃ）の他方の電極に接続されている。補助トランジスタは、ゲートがセンストランジスタ（Ｔｒ）のゲート、データ蓄積キャパシタ（Ｃ）の一方の電極及びトンネルウィンドウ（ＴＷ）の他方の電極に接続され、ソースが第２のセレクトトランジスタ（Ｔｒ２）のドレイン及びデータ蓄積キャパシタ（Ｃ）の他方の電極に接続され、ドレインが第２のコントロールゲート端子（ＣＧ２）に接続されている。このＥＥＰＲＯＭセルから構成された半導体メモリは、オペレーション中のバイアス印加条件をデータ読み出し時と定常状態とを別個に設定し、データ保持状態に合わせて、自己整合的に、フローティングゲートとトンネルウィンドウ直下領域の電位差が小さくなる方向でバイアス変調されるように構成されている。

【0032】

１書き込み時においてフローティングゲートの電位は、マイナス方向に大きく、センストランジスタ（Ｔｒ）のしきい値電圧（Ｖth）が高い。０書き込み時においてフローティングゲートの電位は、マイナス方向に小さく、センストランジスタ（Ｔｒ）のしきい値電圧（Ｖth）が低い。
定常状態時にセレクトゲートを電源電圧（５Ｖ）より低く接地電位（０Ｖ）より高い適当な中間電位（０．７Ｖ）とすることで、トンネルウィンドウ（ＴＷ）直下の電位は、センストランジスタのしきい値電圧が高いセル（１書き込みセル）の場合ドレインの電位に引きずられ、このしきい値電圧が低いセル（０書き込みセル）の場合ソースの電位に引きずられる。

【0033】

第１の実施例と同様に、中間電位（０．７Ｖ）というのは第１のセレクトトランジスタ（Ｔｒ１）のしきい値近傍の電圧であり、この中間電位の印加によって、第１のセレクトトランジスタ（Ｔｒ１）は僅かにオンとなり、負荷抵抗と見なすことができる状態となる。この作用により、トンネルウィンドウ直下の電位は、１書き込みセルでは、センストランジスタがオフであるため負荷抵抗を介してドレイン電位が現れ、０書き込みセルでは、センストランジスタがオンして低抵抗化するためソースの電位が現れるようになる。

【0034】

データ蓄積キャパシタ（Ｃ）領域直下の不純物領域電位は、補助トランジスタ（Ｔｒ３）のしきい値電圧（Ｖth）が高い場合には、第１のコントロールゲート端子（ＣＧ１）の電位に、補助トランジスタ（Ｔｒ３）のしきい値電圧（Ｖth）が低い場合（デプレッショントランジスタ）には、第２のコントロールゲート端子（ＣＧ２）の電位にひきずられる。

【0035】

即ち、第２のセレクトトランジスタ（Ｔｒ２）のゲートへの中間電位の印加によって、第２のセレクトトランジスタ（Ｔｒ２）は僅かにオンとなり、負荷抵抗と見なすことができる状態となる。この作用により、データ蓄積キャパシタ領域直下の電位は、１書き込みセルでは、補助トランジスタ（Ｔｒ３）がオフであるため負荷抵抗を介して第１のコントロールゲート端子（ＣＧ１）の電位が現れ、０書き込みセルでは、補助トランジスタ（Ｔｒ３）がオンして低抵抗化するため第２のコントロールゲート端子（ＣＧ２）の電位が現れるようになる。

【0036】

但し、トンネルウィンドウ（ＴＷ）直下と状況が異なるのは、データ蓄積キャパシタ（Ｃ）領域直下の電位が、センストランジスタ（Ｔｒ）のゲートバイアスに直接的に影響するため、第１のコントロールゲート端子（ＣＧ１）の電位は、電源電圧（ＶDD）とはできずに、適当な中間バイアスでの印加に留める必要がある。具体的には、半導体メモリのしきい値電圧（Ｖth）以上の印加はできない。半導体メモリのしきい値電圧が電源電圧（ＶDD）以上となる場合は問題ない。

【0037】

この実施例は、定常状態において、ドレイン端子（Ｄ）に０Ｖを印加し、ソース端子（Ｓ）に読み出し電圧と同じ、例えば、５Ｖを印加し、第１のコントロールゲート端子（ＣＧ１）を中間電位にし、第２のコントロールゲート端子（ＣＧ２）を０Ｖとする。中間電位は、１書き込みによる半導体メモリ書き込み時のしきい値電圧（Ｖth）である。１書き込みで電源電圧（ＶDD）以上のしきい値電圧（Ｖth）となる場合は、電源電圧（ＶDD）である。このような電圧印加により、半導体メモリへの書き込み状態がどのようなものでも、自己整合的にフローティングゲートとトンネルウィンドウ（ＴＷ）直下の拡散領域部分の電位差が小さくなる方向でバイアス変調されるので、半導体メモリの保持寿命が向上する。補助トランジスタ（Ｔｒ３）は、トンネル絶縁膜に掛かる電圧をより縮小する。

【実施例3】

【0038】

次に、図７及び図８を参照して実施例３を説明する。
図７は、この実施例に係る半導体メモリ回路図、図８は、半導体メモリの端子にかかる電位を示す特性図である。この実施例では実施例２に係る半導体メモリの回路構成に補助キャパシタが付加されていることに特徴がある。
半導体メモリは、センストランジスタ（Ｔｒ）と、第１及び第２のセレクトトランジスタ（Ｔｒ１、Ｔｒ２）と、データ蓄積キャパシタ（Ｃ１）と、トンネル絶縁膜９を有するトンネルウィンドウ（ＴＷ）と、補助トランジスタ（Ｔｒ３）と、補助キャパシタ（Ｃ２）と、第１及び第２のコントロールゲート端子（ＣＧ１、ＣＧ２）と、セレクトゲート端子（ＳＧ）と、ドレイン端子（Ｄ）と、ソース端子（Ｓ）とを有している。

【0039】

センストランジスタ（Ｔｒ）は、ゲートがトンネルウィンドウ（ＴＷ）の他方の電極、データ蓄積キャパシタ（Ｃ１）の一方の電極、補助キャパシタ（Ｃ２）の一方の電極、補助トランジスタ（Ｔｒ３）のゲートに接続され、ドレインがトンネルウィンドウ（ＴＷ）の一方の電極及び第１のセレクトトランジスタ（Ｔｒ１）のソースに接続され、ソースがソース端子（Ｓ）に接続されている。トンネルウィンドウ（ＴＷ）は、一方の電極が第１のセレクトトランジスタ（Ｔｒ１）のソースに接続され、他方の電極がデータ蓄積キャパシタ（Ｃ１）の一方の電極、補助キャパシタ（Ｃ２）の一方の電極及び補助トランジスタ（Ｔｒ３）のゲートに接続され、データ蓄積キャパシタ（Ｃ１）は、一方の電極が補助トランジスタ（Ｔｒ３）のゲート及び補助キャパシタ（Ｃ２）の一方の電極に接続され、他方の電極が第２のセレクトトランジスタ（Ｔｒ２）のドレイン、補助トランジスタ（Ｔｒ３）のソース、補助キャパシタ（Ｃ２）の他方の電極に接続されている。

【0040】

第１のセレクトトランジスタ（Ｔｒ１）は、ゲートが第２のセレクトトランジスタ（Ｔｒ２）のゲート及びセレクトゲート端子（ＳＧ）に接続され、ドレインがドレイン端子（Ｄ）に接続され、第２のセレクトトランジスタ（Ｔｒ２）は、ソースが第１のコントロールゲート端子（ＣＧ１）に接続され、ゲートがセレクトゲート端子（ＳＧ）に接続され、ドレインがデータ蓄積キャパシタ（Ｃ１）の他方の電極に接続され、補助トランジスタ（Ｔｒ３）は、ドレインが第２のコントロールゲート端子（ＣＧ２）に接続されている。このＥＥＰＲＯＭセルから構成された半導体メモリは、オペレーション中のバイアス印加条件をデータ読み出し時と定常状態とを別個に設定し、データ保持状態に合わせて、自己整合的に、フローティングゲートとトンネルウィンドウ直下領域の電位差が小さくなる方向でバイアス変調されるように構成されている。

【0041】

この実施例は、実施例２と同様に、定常状態において、ドレイン端子（Ｄ）に０Ｖを印加し、ソース端子（Ｓ）に読み出し電圧と同じ、例えば、５Ｖを印加し、第１のコントロールゲート端子（ＣＧ１）を中間電位にし、第２のコントロールゲート端子（ＣＧ２）を０Ｖとする。中間電位は、１書き込みによる半導体メモリ書き込み時のしきい値電圧（Ｖth）である。１書き込みで電源電圧（ＶDD）以上のしきい値電圧（Ｖth）となる場合は、電源電圧（ＶDD）である。このような電圧印加により、半導体メモリへの書き込み状態がどのようなものでも、自己整合的にフローティングゲート（ＦＧ）とトンネルウィンドウ（ＴＷ）直下の拡散領域部分の電位差が小さくなる方向でバイアス変調されるので、半導体メモリの保持寿命が向上する。補助トランジスタ（Ｔｒ３）を組み込むことにより、トンネル絶縁膜に掛かる電圧をより縮小する。そして、補助キャパシタ（Ｃ２）を組み込むことにより、データ蓄積キャパシタ（Ｃ１）と補助キャパシタ（Ｃ２）とを合せた容量がトンネルウィンドウ（ＴＷ）の容量に比べて十分大きく、定常状態での電荷の抜けを少なくする。

【0042】

次に、図９及び図１０を参照してフローティングゲート（ＦＧ）の電位について説明することによって実施例１及び２におけるバイアス変調による電位差縮小の効果を説明する。図９に示すように、データ蓄積キャパシタ（Ｃ）とトンネルウィンドウ（ＴＷ）は、直列に接続されている。トンネルウィンドウ（ＴＷ）は、トンネル電流による抵抗要素を持っているので、回路的に抵抗Ｒが並列に接続されたものと等価である。各部分の電位は、データ蓄積キャパシタ（Ｃ）とトンネルウィンドウ（ＴＷ）との間は、フローティングゲート（ＦＧ）電位となっており、データ蓄積キャパシタ（Ｃ）直下は、コントロールゲート端子（ＣＧ）の電位となっており、トンネルウィンドウ（ＴＷ）直下は、ドレイン端子（Ｄ）の電位となっている。ここで、データ蓄積キャパシタ（Ｃ）の容量を１４ｆＦとし、トンネルウィンドウ（ＴＷ）の容量を１ｆＦとする。また、１書き込みで電子が７５ｆＣ分注入され、０書き込みで電子が７５ｆＣ分引き抜かれるとする。図１０（ａ）には、１書き込み後（７５ｆＣで電子注入）及び０書き込み後（７５ｆＣで電子引き抜き）の各場合におけるＣＧの電位、Ｄの電位、ＦＧの電位、Ｃにかかる電位差及びＴＷにかかる電位差の従来、実施例１、実施例２それぞれの場合についての値が記載されている。

【0043】

図１０（ｂ）には、トンネル絶縁膜にかかる電圧の従来との差が記載されている。図に示すように、１書き込みセルのトンネル絶縁膜にかかる電圧の従来との差は、実施例１では−０．６５３であり（−５．６５３−（−５））、実施例２では−５．３２３である（−５．６５３−（−０．３３））。０書き込みセルのトンネル絶縁膜にかかる電圧の従来との差は、実施例１では−４．０１６であり（４．３４６−０．３３）、実施例２では−４．０１６（４．３４６−０．３３）である。このように、トンネル絶縁膜にかかる電圧は、従来より小さい。

【0044】

上記実施例におけるＥＥＰＲＯＭセルおよび各トランジスタは、全てＰ型基板に形成されたＮチャネルトランジスタとして説明したが、導電型はこれに限らず、Ｎ型基板に形成されたＰチャネルトランジスタにより構成することもできる。次に、Ｐチャネルトランジスタにより構成した例を、図１１及び図１２を参照し、実施例４として説明する。

【実施例4】

【0045】

実施例４における半導体メモリの回路図は、トランジスタの導電型がＰ型となっていること以外は図１と同じである。そのため、ここでは図１の各トランジスタの導電型をＰ型と読み替えることとし、詳細な説明を省略する。

【0046】

そして、図１１は、半導体メモリが形成された半導体基板断面図を示している。図１１に示す通り、半導体メモリは、Ｎ型シリコン基板（Ｎ−ＳｕｂまたはＮ−ｗｅｌｌ）が用いられる。Ｎ型シリコン基板３０の表面領域には第１乃至第５のＰ型不純物拡散領域２１〜２５が形成されている。センストランジスタ（Ｔｒ）のソース／ドレイン領域は、第１及び第２のＰ型不純物拡散領域２１、２２から構成され、第１のセレクトトランジスタ（Ｔｒ１）のソース／ドレイン領域は、第２及び第３のＰ型不純物拡散領域２２、２３から構成され、第２のセレクトトランジスタ（Ｔｒ２）のソース／ドレイン領域は、第５及び第４のＰ型不純物拡散領域２５、２４から構成されている。データ蓄積キャパシタ（Ｃ）は、例えば、シリコン酸化膜などの絶縁膜２７とこの絶縁膜２７を挟むポリシリコンなどからなるフローティングゲート３２及び第４のＰ型不純物拡散領域２４からなる１対の電極から構成され、トンネルウィンドウ（ＴＷ）は、フローティングゲート３２及び第２のＰ型不純物拡散領域２２からなる１対の電極と当該電極に挟まれた、トンネル絶縁膜２９から構成されている。トンネル絶縁膜２９は、絶縁膜２７より薄くトンネル電流（Ｆ−Ｎ電流）が流れるように構成されている。第１及び第２のセレクトトランジスタ（Ｔｒ１、Ｔｒ２）は、共通のゲート３３を有している。

【0047】

この実施例においても、上述の実施例同様にＥＥＰＲＯＭセルから構成された半導体メモリにおいて、オペレーション中のバイアス印加条件をデータ読み出し時と定常状態とを別々に設定し、定常状態では、半導体メモリのデータ保持状態に合わせて、自己整合的に、フローティングゲートとトンネルウィンドウ直下領域の電位差が小さくなる方向でバイアス変調されるように構成されている。

【0048】

そして、図１２は、このような半導体メモリの各端子にかかる電位を示す特性図である。書き込み動作（１書き込み及び０書き込み）、読み出し動作、定常状態においては、各端子へ図に示された電圧が印加される。

【0049】

１書き込み時においてフローティングゲート３２の電位は、プラス側にバイアスされ、センストランジスタ（Ｔｒ）のしきい値電圧（Ｖth）の絶対値が大きい。０書き込み時においてフローティングゲート３２の電位は、マイナス側にバイアスされ、センストランジスタ（Ｔｒ）のしきい値電圧（Ｖth）の絶対値が低い。定常状態時にコントロールゲートを電源電圧（５Ｖ）より低く接地電位（０Ｖ）より高い適当な中間電位（４．３Ｖ）とすることで、トンネルウィンドウ直下の電位は、センストランジスタのしきい値電圧が高いセル（１書き込みセル）の場合ドレインの電位に引きずられ、このしきい値電圧が低いセル（０書き込みセル）の場合ソースの電位に引きずられる。

【0050】

上記中間電位（４．３Ｖ）というのは、一端に５Ｖが印加されたＰ型ＭＯＳトランジスタ、即ち第１のセレクトトランジスタ（Ｔｒ１）のしきい値近傍の電圧であり、この中間電位の印加によって、第１のセレクトトランジスタ（Ｔｒ１）は僅かにオンとなり、負荷抵抗と見なすことができる状態となる。この作用により、トンネルウィンドウ直下の電位は、１書き込みセルでは、センストランジスタがオフであるため負荷抵抗を介してドレイン電位が現れ、０書き込みセルでは、センストランジスタがオンして低抵抗化するためソースの電位が現れるようになる。

【0051】

このような電圧印加により、半導体メモリへの書き込み状態がどのようなものでも、自己整合的にフローティングゲート（ＦＧ）とトンネルウィンドウ（ＴＷ）直下の拡散領域部分の電位差が小さくなる方向でバイアス変調されるので、半導体メモリの保持特性が向上する。

【0052】

上記実施例においては、ゲート一層型のＥＥＰＲＯＭセルを例として説明したが、本発明は実施例の構造に限定されるものではない。すなわち、本発明は、メモリセルへのデータのアクセスが行われない定常状態のときに、メモリセルのデータ保持状態に応じてドレインの電位を決定するバイアス手段を有することが特徴であり、積層ゲート型のＥＥＰＲＯＭにおいても適用可能である。

【符号の説明】

【0053】

１〜５、２１〜２５・・・不純物拡散領域
６、２６・・・第２のセレクトトランジスタのゲート絶縁膜
７、２７・・・データ蓄積キャパシタの絶縁膜
８、２８・・・センストランジスタのゲート絶縁膜
９、２９・・・トンネルウィンドウのトンネル絶縁膜
１０、３０・・・半導体基板
１１、３１・・・第１のセレクトトランジスタのゲート絶縁膜
１２、３２・・・フローティングゲート
１３、３３・・・第１及び第２のセレクトトランジスタのゲート電極
Ｃ、Ｃ１・・・データ蓄積キャパシタ
Ｃ２・・・補助キャパシタ
ＣＧ・・・コントロールゲート端子
Ｄ・・・ドレイン端子
ＦＧ・・・フローティングゲート
Ｓ・・・ソース端子
ＳＧ・・・セレクトゲート端子
Ｔｒ・・・センストランジスタ
Ｔｒ１、Ｔｒ２・・・第１及び第２のセレクトトランジスタ
Ｔｒ３・・・補助トランジスタ
ＴＷ・・・トンネルウィンドウ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】