特許 5671143 改善された降伏電圧を有する電界効果トランジスタおよびその形成方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5671143

(24)【登録日】2014年12月26日

(45)【発行日】2015年2月18日

(54)【発明の名称】改善された降伏電圧を有する電界効果トランジスタおよびその形成方法

(51)【国際特許分類】

   H01L 21/8238 20060101AFI20150129BHJP

   H01L 27/092 20060101ALI20150129BHJP

   H01L 29/786 20060101ALI20150129BHJP

【ＦＩ】

   H01L27/08 321E

   H01L27/08 321C

   H01L29/78 616S

   H01L29/78 616T

   H01L29/78 616V

【請求項の数】12

【全頁数】25

(21)【出願番号】特願2013-531666(P2013-531666)

(86)(22)【出願日】2011年9月22日

(65)【公表番号】特表2013-543263(P2013-543263A)

(43)【公表日】2013年11月28日

(86)【国際出願番号】US2011052794

(87)【国際公開番号】WO2012050783

(87)【国際公開日】20120419

【審査請求日】2013年3月28日

(31)【優先権主張番号】12/893,794

(32)【優先日】2010年9月29日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】505274818

【氏名又は名称】アナログ デバイシス， インコーポレイテッド

(74)【代理人】

【識別番号】100078282

【弁理士】

【氏名又は名称】山本 秀策

(74)【代理人】

【識別番号】100113413

【弁理士】

【氏名又は名称】森下 夏樹

(72)【発明者】

【氏名】コイン， エドワード ジョン

(72)【発明者】

【氏名】デーリー， ポール マラキー

(72)【発明者】

【氏名】シング， ジャガー

(72)【発明者】

【氏名】ウィストン， シーマス

(72)【発明者】

【氏名】マックギネス， パトリック マーティン

(72)【発明者】

【氏名】レーン， ウィリアム アラン

【審査官】 岩本 勉

(56)【参考文献】

【文献】 米国特許出願公開第２００３／０１１６７８５（ＵＳ，Ａ１）

【文献】 特開平０２−１６８６４６（ＪＰ，Ａ）

【文献】 特開平１１−２４３１９９（ＪＰ，Ａ）

【文献】 特表２００９−５２９８０６（ＪＰ，Ａ）

【文献】 特開平０２−００２１７３（ＪＰ，Ａ）

【文献】 特開平０２−０１６７５１（ＪＰ，Ａ）

【文献】 特開２００８−１４０８１７（ＪＰ，Ａ）

【文献】 特開２０１０−１８３０８１（ＪＰ，Ａ）

【文献】 特表２００９−５３９２５９（ＪＰ，Ａ）

【文献】 再公表特許第２００５／０２４９３１（ＪＰ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３６、２１／８２３４−２１／８２３８、

２１／８２４９、

２７／０６−２７／０８、２７／０８８−２７／０９２、

２９／７６、２９／７７２−２９／７８

(57)【特許請求の範囲】

【請求項1】

トランジスタを形成する方法であって、前記方法は、
第１の種類の半導体を形成するために、第１のドーパント種類で半導体をドーピングすることによってドレインおよびソースを形成することであって、前記ドレインおよびソースは、互いに分離されており、前記ドレインは、第２のドレイン領域の少なくとも一部が第１のドーパント濃度の第１のドレイン領域と前記ソースとの間に位置するように、前記第２のドレイン領域に隣接する前記第１のドレイン領域を備える、ことと、
前記ドレインと前記ソースとの間のゲート領域を形成することと、
前記トランジスタの外周の周囲に第２の種類の半導体のプラグを形成することと、
少なくとも前記ドレインの下にあって、かつ、少なくとも前記ドレインから離間された前記第２の種類の半導体の埋込層を形成することと、
前記ゲート領域上にスクリーニング要素を形成することであって、前記スクリーニング要素は、電場勾配から前記ゲート領域をシールドするように構成されている、ことと、
前記ドレインと前記ソースとの中間に前記第２の種類の半導体を形成するために、前記半導体をドーピングすることによって中間領域を形成することであって、前記中間領域は、前記第２のドレイン領域から離間されている、ことと
を含む、方法。

【請求項2】

周囲の基板から前記トランジスタを絶縁する誘電体が提供され、前記プラグは、前記誘電体の少なくとも一部に接近して提供される、請求項１に記載の方法。

【請求項3】

前記第２のドレイン領域のドーピング濃度よりも高いドーピング濃度を有する第３のドレイン領域は、前記第１のドレイン領域の下および前記第２のドレイン領域内に提供される、請求項１に記載の方法。

【請求項4】

前記第１および第２のドレイン領域の下に第４のドレイン領域が提供される、請求項１に記載の方法。

【請求項5】

前記第４のドレイン領域は、前記第２のドレイン領域が前記第４のドレイン領域から張り出すように、前記第２のドレイン領域によって重複され、かつ前記第２のドレイン領域よりも狭い、請求項４に記載の方法。

【請求項6】

前記トランジスタは、第１の降伏電圧を有するが、通常は第２の降伏電圧を有するトランジスタを提供するプロセスを使用して製造され、前記第２の降伏電圧は、前記第１の降伏電圧よりも低い、請求項１に記載の方法。

【請求項7】

製造されたトランジスタにおいて、前記デバイス内の熱的効果を補償するために、前記デバイスのドレイン−ソース電流対ドレイン−ソース電圧伝達特性にチャネル長調節の効果が導入されるように、前記中間領域のサイズ、および前記中間領域と前記第２のドレイン領域との間の空間のうちの少なくとも１つを調整することをさらに含む、請求項１に記載の方法。

【請求項8】

電界効果トランジスタであって、前記トランジスタは、
第１の種類の半導体から形成されたソース領域と、
前記第１の種類の半導体のドレイン領域であって、前記ドレイン領域は、第２のドレイン領域の少なくとも一部が第１のドレイン領域と前記ソースとの間に位置するように、前記第２のドレイン領域に隣接する第１のドーパント濃度の前記第１のドレイン領域を備える、ドレイン領域と、
前記ドレインと前記ソースとの中間にあって、かつ前記第２のドレイン領域から離間された第２の種類の半導体の中間領域と、
前記ドレイン領域と前記ソース領域との間に配置されたゲート領域と、
前記トランジスタの外周の周囲の前記第２の種類の半導体のプラグ領域と、
少なくとも前記ドレインの下にあって、かつ前記ドレインから離間された前記第２の種類の半導体の埋込層と、
前記ゲート領域上のスクリーニング要素であって、前記スクリーニング要素は、電場勾配から前記ゲート領域をシールドするように構成されている、スクリーニング要素と
備える、トランジスタ。

【請求項9】

前記第１のドレイン領域と接触し、前記第２のドレイン領域内に延在し、前記第２のドレイン領域よりも高く、かつ前記第１の領域よりも低いドーピング濃度を有する第３のドレイン領域が提供される、請求項８に記載のトランジスタ。

【請求項10】

前記トランジスタは、誘電体によって周囲の基板から絶縁され、前記プラグ領域は、前記誘電体の少なくとも一部に近接して提供される、請求項８に記載のトランジスタ。

【請求項11】

トランジスタを形成する方法であって、前記方法は、
第１の種類および第１のドーピング濃度のドーピングを有するウェルを形成することと、
前記ウェル内にソースおよびドレインを形成することであって、前記ソースおよびドレインは、前記第１の種類のドーピングと反対の第２の種類のドーピングを有し、前記ソースおよびドレインは、第１の距離だけ離間されている、ことと、
前記ソースと前記ドレインとの間において前記ウェルの中間領域を形成することであって、前記中間領域は、前記第１の種類および第２のドーピング濃度のドーピングを有し、前記第２のドーピング濃度は、前記第１のドーピング濃度よりも高く、前記中間領域は、前記ソースと前記ドレインとの間に配置され、第２の距離だけ前記ドレインから離間されている、ことと、
前記中間領域の上にゲート電極を形成することと、
前記トランジスタの外周の周囲に前記第２の種類のプラグを形成することと、
前記ドレインの下に前記第２の種類の埋込層を形成することと、
前記ゲート電極上にスクリーニング要素を形成することであって、前記スクリーニング要素は、電場勾配から前記ゲート電極をシールドするように構成されている、ことと
を含む、方法。

【請求項12】

ｎ型電界効果トランジスタは、第１の降伏電圧を有し、前記方法は、第２のウェル内に第２のｎ型電界効果トランジスタを形成することをさらに含み、前記第２のｎ型電界効果トランジスタは、ゲート、ソース、およびドレインを含み、前記第２のｎ型電界効果トランジスタは、第２の降伏電圧を有し、前記第２の降伏電圧は、前記第１の降伏電圧よりも低い、請求項１１に記載の方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、改善された降伏電圧を有するトランジスタおよびその形成方法に関する。

【背景技術】

【0002】

特定の電子システムは、電界効果トランジスタを含むことができる。電界効果トランジスタは、損傷を受けることなくトランジスタに印加できる最大電圧を示すことができる、ソース−ドレイン降伏電圧等の降伏電圧を有することができる。比較的低い降伏電圧は、トランジスタが動作できる電圧条件を制限する可能性がある。

【0003】

改善された降伏電圧を有するトランジスタの必要性が存在する。さらに、改善された降伏電圧を有するトランジスタを形成する方法の必要性が存在する。

【発明の概要】

【課題を解決するための手段】

【0004】

本発明の第１の態様によれば、トランジスタを形成する方法であって半導体を第１の種類の半導体を形成するための第１のドーパント種でドーピングすることによってドレインおよびソースを形成することであって、ドレインおよびソースは互いに分離され、ドレインは、第２のドレイン領域の少なくとも一部が第１のドレイン領域とソースとの間に位置するように、第２のドレイン領域に隣接する第１のドーパント濃度の第１のドレイン領域を備える、形成することを含み、ドレインおよびソースの中間に第２の種類の半導体を形成するために、半導体をドーピングすることによって中間領域を形成することであって、中間領域は、第２のドレイン領域から離間される、形成することをさらに含む、方法が提供される。

【0005】

本明細書に記載される特定の実施形態において、降伏電圧を増加させるために、従来のトランジスタと比較してトランジスタの構造を変更することができる。本明細書に教示される方法の実施形態において、そのようなより高い電圧のトランジスタは、同時に、また集積回路内に他のトランジスタを形成するために使用される同じプロセスを使用して、形成することができる。よって、高電圧トランジスタは、高電圧トランジスタを形成するためだけの専用の高電圧プロセスを用いる追加のコストがかからない。

【0006】

トランジスタは、例えば、ＮＭＯＳ、ＰＭＯＳ、または任意の他の好適な電界効果トランジスタデバイスであってもよく、強化モードまたは空乏モードで作用するように構成されてもよい。さらに、デバイスは、ドレイン端子およびソース端子が交換可能であり得るように対称的であってもよいか、または非対称であってもよく、その場合、デバイスが好ましいドレイン領域もしくは端子および好ましいソース領域もしくは端子を有する。

【0007】

トランジスタは、さらにゲートを備える。

【0008】

特定の実施形態において、トランジスタは、接合絶縁ウェル内に形成される。他の実施形態において、トランジスタは、シリコンの領域が絶縁体によって他のトランジスタから絶縁された絶縁ウェルを用いる。

【0009】

いくつかの実施形態によれば、比較的高濃度にドープされた領域が、トランジスタを画定するウェルに隣接してまたはその底部に形成される。これは、材料のウェル内に空乏領域を形成する、ソース、ドレイン、またはゲートと、ウェルの下および周囲の基板との間の電位差を抑制するのに役立つことができる。

【0010】

特定の実施形態によれば、少なくともドレイン、および任意選択でソースは、金属導体と接触する領域から延在する比較的高濃度にドープされた材料のプラグを有する。これにより、デバイスの表面付近の電流集中を減少させることができる。

【0011】

本発明の第２の態様によれば、第１の種類の半導体から形成されるドレイン領域およびソース領域を備える電界効果トランジスタであって、ドレイン領域は、第２のドレイン領域の少なくとも一部が第１のドレイン領域とソース領域との間に位置するように、第２のドレイン領域に隣接する第１のドーパント濃度の第１のドレイン領域を備え、ドレインおよびソース領域の中間にあって、第２のドレイン領域から離間された第２の種類の半導体の中間領域をさらに備える、電界効果トランジスタが提供される。

【0012】

本発明の第３の態様によれば、トランジスタを形成する方法であって、第１の種類および第１のドーピング濃度のドーピングを有するウェルを形成することと、ウェルにソースおよびドレインを形成することであって、ソースおよびドレインは、第１の種類の反対の第２の種類のドーピングを有し、第１の距離だけ離間される、形成することと、ソースとドレインとの間のウェルに中間領域を形成することであって、中間領域は、第１の種類のドーピングを有する、形成することとを含む、方法が提供される。中間領域は、第１のドーピング濃度よりも高い第２のドーピング濃度を有し、ソースとドレインとの間に配置され、第２の距離だけドレインから離間される。方法は、中間領域の上にゲート電極を形成することをさらに含む。
例えば、本発明は以下の項目を提供する。
（項目１）
トランジスタを形成する方法であって、
半導体を第１の種類の半導体を形成するための第１のドーパント種でドーピングすることによってドレインおよびソースを形成することであって、前記ドレインおよびソースは互いに分離され、
前記ドレインは、第２のドレイン領域の少なくとも一部が第１のドレイン領域と前記ソースとの間に位置するように、前記第２のドレイン領域に隣接する第１のドーパント濃度の前記第１のドレイン領域を備える、形成することと、
前記ドレインと前記ソースとの中間に第２の種類の半導体を形成するために、前記半導体をドーピングすることによって中間領域を形成することであって、前記中間領域は、前記第２のドレイン領域から離間される、形成することと、を含む、方法。
（項目２）
少なくとも前記ドレイン領域の下に、かつ前記ドレイン領域から離間して、前記第２の種類の半導体の層を提供することをさらに含む、項目１に記載の方法。
（項目３）
前記トランジスタの外周の周囲に前記第２の種類の半導体のさらなる領域を提供することをさらに含む、項目１に記載の方法。
（項目４）
ゲート領域は、前記ドレインと前記ソースとの間に配置され、前記ゲート領域に隣接する、または前記ゲート領域と重複するスクリーンを提供することをさらに含む、項目１に記載の方法。
（項目５）
前記第２のドレイン領域は、前記第１のドレイン領域よりも低い濃度にドープされる、項目１に記載の方法。
（項目６）
前記第１のドレイン領域は、前記第２のドレイン領域内のドーピング濃度の高いエリアとして形成される、項目５に記載の方法。
（項目７）
前記第２のドレイン領域のドーピング濃度よりも高いドーピング濃度を有する第３のドレイン領域が、前記第１のドレイン領域の下および前記第２のドレイン領域内に提供される、項目１に記載の方法。
（項目８）
前記第１および第２のドレイン領域の下に第４のドレイン領域が提供される、項目１に記載の方法。
（項目９）
前記第２のドレイン領域が前記第４のドレイン領域から張り出すように、前記第４のドレイン領域は、前記第２のドレイン領域によって重複され、かつ前記第２のドレイン領域よりも狭い、項目８に記載の方法。
（項目１０）
前記第１および第２のドレイン領域の下にＮ型領域が提供される、項目１に記載の方法。
（項目１１）
前記ソースの下にＮ型領域が提供される、項目１に記載の方法。
（項目１２）
前記トランジスタは、第１の降伏電圧を有するが、通常は第２の降伏電圧を有するトランジスタを提供するプロセスを使用して製造され、前記第２の降伏電圧は、前記第１の降伏電圧よりも低い、項目１に記載の方法。
（項目１３）
製造されたトランジスタにおいて、前記デバイス内の熱的効果を補償するために、前記デバイスのドレイン−ソース電流対ドレイン−ソース電圧伝達特性にチャネル長調節の効果が導入されるように、前記中間領域のサイズおよび前記中間領域と前記第２のドレイン領域との間の空間のうちの少なくとも１つを調整することをさらに含む、項目１に記載の方法。
（項目１４）
前記半導体のウェルは、前記トランジスタの本体領域を形成し、前記第１のドレイン領域、前記第２のドレイン領域、前記ソース、および前記中間領域のドーパント密度は、前記本体領域のドーパント密度よりも高い、項目１に記載のトランジスタを形成する方法。
（項目１５）
第１の種類の半導体から形成されるドレイン領域およびソース領域を備える電界効果トランジスタであって、前記ドレイン領域は、第２のドレイン領域の少なくとも一部が第１のドレイン領域と前記ソースとの間に位置するように、前記第２のドレイン領域に隣接する第１のドーパント濃度の前記第１のドレイン領域を備え、前記ドレインと前記ソースとの中間にあって、かつ前記第２のドレイン領域から離間された第２の種類の半導体の中間領域をさらに備える、トランジスタ。
（項目１６）
前記第２のドレイン領域は、前記第１のドレイン領域よりも低いドーピング濃度にドープされる、項目１５に記載のトランジスタ。
（項目１７）
前記第１のドレイン領域と接触し、前記第２のドレイン領域内に延在し、前記第２のドレイン領域よりも高く、かつ前記第１の領域よりも低いドーピング濃度を有する第３のドレイン領域が提供される、項目１６に記載のトランジスタ。
（項目１８）
前記第１の種類の半導体の追加領域は、前記ソースおよび前記第２のドレイン領域のうちの少なくとも１つの下に重複して提供される、項目１５に記載のトランジスタ。
（項目１９）
前記ドレイン領域および前記ソース領域に隣接するが接触せずに形成される、比較的高濃度にドープされた領域をさらに備える、項目１５に記載のトランジスタ。
（項目２０）
前記トランジスタは、誘電体によって周囲の基板から絶縁され、前記比較的高濃度にドープされた領域は、前記誘電体の少なくとも一部に近接して提供される、項目１９に記載のトランジスタ。
（項目２１）
集積回路内にある、項目１５に記載のトランジスタ。
（項目２２）
トランジスタを形成する方法であって、
第１の種類および第１のドーピング濃度のドーピングを有するウェルを形成することと、
前記ウェル内にソースおよびドレインを形成することであって、前記ソースおよびドレインは、前記第１の種類と反対の第２の種類のドーピングを有し、前記ソースおよびドレインは、第１の距離だけ離間される、形成することと、
前記ソースと前記ドレインとの間の前記ウェルに中間領域を形成することであって、前記中間領域は、前記第１の種類および第２のドーピング濃度のドーピングを有し、前記第２のドーピング濃度は、前記第１のドーピング濃度よりも高く、前記中間領域は、前記ソースと前記ドレインとの間に配置され、第２の距離だけ前記ドレインから離間される、形成することと、
前記中間領域の上にゲート電極を形成することと、を含む、方法。
（項目２３）
前記トランジスタは、ｎ型電界効果トランジスタである、項目２２に記載の方法。
（項目２４）
前記ｎ型電界効果トランジスタは、第１の降伏電圧を有し、前記方法は、第２のウェル内に第２のｎ型電界効果トランジスタを形成することをさらに含み、前記第２のｎ型電界効果トランジスタは、ゲート、ソース、およびドレインを含み、前記第２のｎ型電界効果トランジスタは、第２の降伏電圧を有し、前記第２の降伏電圧は、前記第１の降伏電圧未満である、項目２３に記載の方法。

【図面の簡単な説明】

【0013】

次に、添付の図面を参照して、非限定的な例として本発明を説明する。

【図1】本発明の第１の実施形態によるＮＭＯＳ電界効果トランジスタを通る概略断面図である。

【図2】シリコンオンインシュレーター（ＳＯＩ）プロセスの一環として提供される絶縁壁によって残りのシリコン基板から絶縁された材料のウェル内に形成された先行技術のＮＭＯＳデバイスの概略断面図であり、シミュレートした空乏領域の境界の位置を示す。

【図3】図２に示すデバイス内の空乏領域を示しているが、電圧によって誘発された降伏が生じている。

【図4】本発明の一実施形態によるＮＭＯＳ電界効果トランジスタを通る概略断面図である。

【図5】本発明の一実施形態によるトランジスタのドレイン内の空乏領域の境界および電場勾配の密度を図式的に示す。

【図6】本発明の別の実施形態によるトランジスタのドレイン領域を示すと同時に、シミュレートした電流密度を概略的に示す。

【図7】比較的高いドーピング濃度を有する半導体のプラグが金属接触部の下に提供された本発明のさらなる実施形態によるトランジスタのドレイン領域を示す。この図は、プラグを提供した結果としての空乏領域の境界の変更を示す。

【図8】本発明の一実施形態によるデバイスの一例についてＩ_ＤＳ対Ｖ_ＤＳ特性曲線を示す。

【図9】本発明の一実施形態によるトランジスタを平面図で示す。

【図10】本発明のさらなる実施形態による非対称的電界効果トランジスタを示す概略断面図である。

【図11】本発明の一実施形態によるＰＭＯＳデバイスの一例についてＩ_ＤＳ対Ｖ_ＤＳ特性曲線を示す。

【図12】本発明の一実施形態についてゲート電圧の関数としてドレイン／ソース電流を示す閾値電圧のプロットである。

【図13】デバイスの領域の加熱およびチャネル長の調節の結果としてのＩ_ＤＳ対Ｖ_ＤＳ特性を概略的に示す。

【図14】先行技術のＮＭＯＳトランジスタを示す。

【図15】本発明のさらなる実施形態によるトランジスタの平面図である。

【発明を実施するための形態】

【0014】

以下の特定の実施形態の詳細な説明は、本発明の特定の実施形態の種々の説明を提示する。しかしながら、本発明は、特許請求の範囲によって定義および網羅されるのとは異なる多くの様式で具現化することができる。この説明において、図面が参照されるが、同様の参照番号は、同一のまたは機能的に類似する要素を示す。

【0015】

図１４は、一般的に２と表される先行技術のＮＭＯＳ電界効果トランジスタの構造を概略的に示す。ＮＭＯＳデバイスは、「ｎ」で表されるＮ型基板６内に形成された記号ｐ⁻によって表される低濃度にＰドープされた半導体のウェル４を備える。Ｎ型半導体（この例では第１の種類の半導体を意味する）のソースおよびドレイン領域８および１０が、ウェル領域４内に形成される。ソース領域Ｓおよびドレイン領域Ｄの各々は、金属電極１２および１４への良好な電気接続を行い易くするために、ｎ^＋＋で表される高濃度にドープされた材料の接触領域８ａおよび１０ａをそれぞれ有する。デバイスの表面は、金属電極１２および１４の領域を除いて、酸化皮膜１６で覆われている。酸化皮膜は、トランジスタ２の表面に化学的保護および環境的保護の両方を提供する。

【0016】

典型的にはポリシリコンであるゲート電極１８が、酸化皮膜１６上に形成され、ソース領域８とドレイン領域１０との間に延在し、図１４に示すようにそれらの各々と部分的に重複する。ゲート電極１８は、ゲートに制御電圧を印加することができるように金属接触部２０と接続している。通常、ウェル領域４内の材料がゲートと同じ電位となるように、ゲート１８と半導体ウェル領域４との間に一般的にさらなる接続（図示せず）が行われ、しばしば「バックゲート」を形成すると称される。

【0017】

使用に際して、ゲート１８がソース８に対して陽電圧に保持される場合、ゲート１８付近のｐ⁻領域で正孔が空乏し、そのため、残りの材料があたかもＮ型材料であるかのように挙動し、それによってソースとドレインとの間に延在するｎチャネルを形成し、それによって電流を流すことができる。

【0018】

当業者には周知であるように、実際のところ、チャネルは、その長さに沿った電場勾配を均一に受けるわけではない。実際は、チャネルの大部分がソース電圧と同様の電圧であり、ドレインとソースの電位差のほとんどが、チャネルとドレインの境界の半導体の比較的小さな領域にわたって集中している。この観察は、デバイスの通電状態および非通電状態の両方に当てはまる。

【0019】

デバイスの重要なパラメータは、その降伏電圧であり得る。これは、電圧、この例では、デバイスが損傷することなく耐えることができるドレイン−ソース電圧Ｖ_ＤＳを特定する。

【0020】

半導体の製造は競争の激しいビジネスとなる可能性があり、それらの製品の収率を最大化するためには、トランジスタの製造業者および製造者の中には、トランジスタの動作電圧および他の特性を規定する種々の標準的な「プロセス」を有する者もある。

【0021】

よって、例えば、製造施設は、そのプロセスによって製造されるトランジスタが４０ボルトで動作することを保証する「４０ボルト」のプロセスを提供することができる。各プロセスは、該プロセスの一環として生じ、例えば、ウエハ上で何百万ものトランジスタを製造する際に使用することができる、標準的なビルディングブロックを有する。

【0022】

例えば、４０ボルトのプロセスは、Ｐ注入ステップ、Ｎ注入ステップ、およびＥＰＩ（エピタキシャル）成長ステップを有することができ、それらの各々が、標準的な処理時間およびドーピングプロファイルを有することができる。プロセス内のステップの標準化により、製造効率を高めることが可能である。

【0023】

デバイス製造業者またはシリコン製造者は、通常、異なる降伏電圧を有するトランジスタを製造するための様々な利用可能なプロセスを有する。

【0024】

高電圧デバイスのためのプロセスは、より低い降伏電圧を有するデバイスのためのプロセスと比較して欠点を有する可能性がある。例えば、高電圧デバイスのプロセスは、リーク電流の増加、より大きなデバイスサイズ、速度の低下、または低電圧プロセスに関連する他の性能問題を有するデバイスを生成する可能性がある。高電圧プロセスの性能問題により、該高電圧プロセスが、特定の用途における使用には不適切となる可能性がある。低電圧プロセスは、信号処理のためのより迅速な切り替え時間または改善された直線性を有するトランジスタを生成してもよいが、より高い降伏電圧には対応できない。充填の速度および密度が重要である用途等の特定の用途において、製造業者は、典型的に最も低い許容電圧を有するプロセスを選択するであろう。

【0025】

単一基板上でプロセスを混合することは可能であるが、これは、必要とされる追加の処理ステップ、特に、追加のマスキングステップが必要とされる場合等の様々な要因のために、経済的および処理的コストの大幅な増加という代償を支払うことになる可能性がある。大半のウエハは、より高い電圧のトランジスタを形成するために、ウエハの小さな領域にのみ処理ステップが適用されている間にマスキングされる。よって、少数のトランジスタを形成するためのコストは、単一ウエハ内で何百万というトランジスタを形成するためのコストとほぼ同じである場合がある。追加の処理ステップも、ウエハ上に形成される機能回路の収率を減少させ得る故障率をもたらす。

【0026】

第１の降伏電圧よりも低い第２の降伏電圧を有するプロセスの製造ステップを使用して第１の降伏電圧を有するトランジスタを生成することが有益である可能性がある。よって、低電圧プロセスは、他の方法で予想されることになる電圧よりも高い降伏電圧を有するトランジスタを製造するために使用されてもよい。より高い電圧のトランジスタを生成するための低電圧プロセスの使用は、デバイスの通常のまたはバルクのトランジスタと同時により高い電圧のトランジスタを形成することを可能にし、それによって処理コストを削減する。

【0027】

図１４に戻ると、Ｎ型領域が、その中に第１の濃度のドーパント原子を標準として有するように、ソースおよびドレインのＮ型領域は、「標準的な」Ｎ型ドーピングステップを有する４０ボルトのプロセスを使用して製造されると仮定する。例えば、この濃度は、約１０^１５ドナー原子／ｃｍ^３程度であってもよい。この標準的なドーピング濃度は、典型的に、より低いドーピング濃度のＮ型注入領域が存在しない場合があるように、チップ全体にわたってＮＭＯＳデバイスのためのソースおよびドレインに用いられる。「プラグ」および「接触部」のドーピングプロファイルのために、それぞれ、約１０^１８および１０^２０原子／ｃｍ^３のドーパント濃度の、より高いドーピング濃度が用いられてもよい。プロセスは、エピタキシャル成長およびドーピングステップを含むことができる。上記数字は、およその目安に過ぎないが、ある領域と別の領域との間の濃度の密度は、１００倍または１０００倍異なってもよいことを示す。

【0028】

各プロセスにわずか数個の標準的なドーピング操作を提供することによって、製造効率のためにトランジスタ設計者の選択の自由を狭めることができる。

【0029】

上記のように、典型的には、Ｎ型ＦＥＴにおける電圧降下のほとんどが、チャネルに対向するドレイン領域の端部で起こる。よって、第一近似として、実質的に作動するトランジスタをもたらす任意の範囲のドレイン−ソース分離が、同様の降伏電圧を有するトランジスタを生成することができる。よって、図１４に示すデバイスのドレイン領域とソース領域との間の距離が大幅に増加されたとしても、降伏電圧は、比較的変化しないままとすることができ、４０ボルトのプロセスでは約６０ボルトとすることができる。しかしながら、ドレイン−ソース分離を増加させることにより、デバイスのオン状態での抵抗Ｒ_ｏｎを大幅に増加することができる。

【0030】

図１は、トランジスタの実施形態を概略的に示しており、この例において、ＮＭＯＳ電界効果トランジスタは、本発明の実施形態を構成し、同じ製造プロセスを使用して製造されるトランジスタから通常予想される降伏電圧を大幅に超える降伏電圧を呈している。これを分かりやすく言うと、４０ボルトのプロセスを使用して、本発明者は、１３０ボルトを超える、実際には２２０ボルトまでの降伏電圧を有するトランジスタを製造することができたということである。よって、特定の実施形態において、降伏電圧は、通常の処理電圧の約３倍を超える。さらに、降伏電圧は、半導体ファウンドリによって提供される「プロセス」を使用して製造されるトランジスタの予想される降伏電圧の少なくとも２倍とすることができる。

【0031】

図１に示すデバイスの構造には、降伏電圧の強化を達成するのに役立ち、また同時にデバイス性能を維持することもできるいくつかの特徴が存在する。別の図について特徴が以前に説明されている場合、説明において同じ参照番号が再び使用される場合がある。

【0032】

電界効果トランジスタは、トランジスタの導電性を制御するために電場を使用する。ゲート電極からトランジスタの本体を形成する半導体のウェルの中まで延在する電場は、デバイスの導電性を制御するために使用することができる。例えば、図１に示すように、ゲート電極から延在する電場は、デバイスのチャネルを形成する際に役立つことができる空乏領域をウェル内に形成することができ、チャネルは、ソース領域とドレイン領域との間に延在し、そこを通って電流の流れが起こる領域である。

【0033】

後により詳細に記載するように、特定の実施形態において、より電圧の低いプロセスから比較的高い降伏電圧のデバイスを形成する場合、望ましくない電流の流れを防止するおよび／または減少させるために追加の予防措置を用いることができる。

【0034】

図１に示すデバイスを図１４に示すデバイスと比較すると、基板本体内のｐ⁻材料のウェル１１０は、絶縁壁１０２および下部絶縁表面１０４によって囲まれている。絶縁壁１０２および下部絶縁表面１０４は、特定のシリコンオンインシュレーター（ＳＯＩ）プロセスにおいて等、当業者に既知のプロセスにしたがって提供することができる。特定の実施形態において、ウェルを基板から電気的に絶縁するために、基板１１２の上方にｐ⁻材料の絶縁ウェル１１０が提供される。しかしながら、他の実施形態では、ウェルと基板との間に存在するｐｎ接合に逆バイアスをかけることによって、ウェルを基板から絶縁することができる。デバイスの種類および特性等の様々な要因に依存して、ウェルを基板から電気的に絶縁するための好適なｐｎ接合を得るのに役立つように、第２のウェル内に第１のウェルを形成すること等によって、複数のウェルを用いることが望ましい可能性がある。

【0035】

しかしながら、トランジスタ設計者が、トランジスタの電圧と相対的な基板１１２に印加される電圧を制御できない場合、シリコンオンインシュレーターによる製造は、デバイスの動作を保証するのに十分ではないかもしれない。例えば、トランジスタ設計者は、ソース電圧の電圧と相対的な基板１１２に印加される電圧を制御できないかもしれない。ウェルの周囲の材料が、ウェルの下の材料と実質的に同じ電位である場合、基板とソース、または実際にはゲート１８との間の大きな電位差が、絶縁層１０４から上向きに（電圧の増加に伴って）、そしてまた側壁から内側に移動する空乏領域の形成を生じさせる可能性がある。

【0036】

本出願の文脈において、側、上部、底部、下、上等の相対空間の用語は、デバイスが対応する図（単数または複数）に示されるように配向された場合の、デバイス内の特徴の相対的な位置を指す。

【0037】

図２は、先行技術のＮＭＯＳデバイスを例として示すが、絶縁壁１２０によって囲まれたＰ型ウェル１１０内に形成されている。Ｎ型ソース領域８がゼロボルトに接続されているのに対し、ドレイン領域は＋６０ボルトの供給電圧に接続されており、すべての電圧はソース電圧に対して測定されたものである。ゲート電圧は、ゼロボルトである。基板１１２は、２２５ボルトで保持されている。絶縁壁１２０は、Ｐウェルと基板１１２との間の電流の流れを停止するが、電位差の結果としてのトランジスタ内での電場の形成は防止できないかもしれない。当業者には既知であるように、ｐｎ接合の形成によって「空乏領域」として知られる領域が生じ、ｐｎ接合の両側で異なるドーパントの濃度勾配が、相殺された電場勾配を生じさせる。空乏領域の範囲は、ドーパント密度に依存し、境界側のドーパント密度が増加すると、空乏領域は、その側の名目上のｐｎ境界の近くにより限定されることになる。対照的に、低濃度にドープされた半導体材料は、ｐｎ接合にわたって印加される比較的小さな電位差の存在下であっても、空間的にかなり広範囲な空乏領域を有することができる。

【0038】

図２に示すように、ドレイン１０が６０ボルトであり、基板１１２が２２５ボルトである場合、参照番号１２２によって一般的に表されるように、ドレイン１０から下向きに延在する空乏領域がデバイスの底部から上向きに延在する空乏領域と出会い、その一部を形成する。

【0039】

鎖線１３０は、ドレイン１０内の空乏領域の端部を表している。鎖線１３２は、ソース８内の空乏領域の境界を表し、鎖線１３４は、ウェル内のｐ⁻材料へのバックゲート１３６の接続によって生じる空乏領域の端部を表している。この例では、上から見た場合にトランジスタは概念上対称であるが、但し、点状接続であるバックゲート接続は、１ヶ所のみで行われる。鎖線１３４によって囲まれた領域によって区切られたｐ⁻ウェル材料の非空乏領域は、デバイスの周囲にトーラスのように延在し、したがって、図２に示すように、デバイスを通る断面の左側および右側に存在する。

【0040】

ドレイン電位が増加すると、空乏領域１２２では正孔が空乏しており、したがってドレイン領域の延長を形成するＮ型材料の領域のように挙動するため、空乏領域１２２の電位もまた増加する。理論によって制限されるものではないが、ソース付近の降伏電圧に打ち勝つのに十分なほど電場勾配が高くなり、その結果、図３の矢印１４２によって示されるように電流流路が開放されるときまで、この電位の増加により、ソース端部の周囲の空乏領域が徐々に薄くなると考えられる。

【0041】

オフ状態での降伏の主な原因は、トランジスタの底部からの空乏領域の上向きの成長が、ソースの下に高電位領域を生じさせることである。

【0042】

特定の実施形態において、トランジスタの底部からの空乏領域の成長は、本発明の実施形態を表す図１および４に示すように、ドープ埋込層１５０の形成によって抑制することができる。ドープ埋込層１５０は、デバイスの底部からの空乏領域の上向きの成長およびドレインの下の空乏領域の下向きの成長を抑制することができる。よって、図４に示すように、空乏領域の境界１３４によって囲まれた非空乏領域１５２は、デバイスの活性領域（ドレイン−ゲート−ソース領域）の下に延在し、それによってこの特定の降伏機構を抑制する。

【0043】

上記のように、空乏領域は、側壁からも延在することができる。一実施形態において、図１に示すように、デバイスの外周の周囲にプラグ１５４が形成される。

【0044】

埋込層１５０およびプラグ１５４（３次元デバイスにおいて周囲のカーテンを効率的に形成することができる）は、比較的高いドーパント濃度のＰ型材料によって形成することができる。

【0045】

望ましくない電場のさらなる源は、トランジスタの上に金属コネクタを配索することによってもたらされる可能性がある。例えば、金属コネクタは、回転対称性を呈するデバイスの上に配索される。そのようなデバイスにおいて、ドレインは、ゲート電極、ひいてはチャネルによって取り囲まれ、一方、チャネルは、ソースによって取り囲まれた材料の中州部分となる場合がある。本明細書に記載される場合、「取り囲まれた」は、電極が環状であることを意味するものではなく、単に、別のエリアを実質的に囲む（２次元で）ために、電極が実質的に取り囲んだ環になっていることを意味する。そのような構成において、ドレインへの金属接続は、ゲートの一部の上を通過する。ドレインへの接続は、未知ではあるが潜在的に高い電圧とすることができ、よって、導体の周囲に電場勾配を形成する場合がある。電場勾配は、潜在的にチャネル内に延在し、それによってチャネル内の空乏領域の形状またはサイズ、ひいてはデバイスの特性を変更する。

【0046】

この影響に打ち勝つために、ゲートとゲート領域の上を通過する導体との間に、スクリーニング要素、例えばスクリーンを形成することができる。スクリーンは、電場勾配からゲートをシールドするために、ゲート電極１８の上方に配置された金属化領域であってもよい。スクリーンは、一定電圧に保持されてもよいか、またはスクリーンとゲート電極との間に電場勾配が存在しないようにゲートに接続されてもよい。これは、ポリシリコンゲート１８の上方にあるが、ゲートに接続され、ゲートに張り出している金属層１７０の提供によって図１に示される。上記アプローチは、その降伏電圧を増加させるために、隣接する任意の好適なトランジスタに適用することができる。図１において、金属層１７０は、ゲートに張り出しているように図示されているが、特定の実施形態において、金属層１７０は、ゲートに張り出す必要はない。

【0047】

高電圧デバイスの形成において、デバイスの活性領域内における過剰な電場勾配の形成を防止するために、ソース領域とドレイン領域との間のおよび／またはそれらに隣接する空乏領域の成長および／または形状を制御することが重要である可能性がある。デバイスの活性領域内で空乏領域（真性領域として知られることもある）の形状を制御するためのアプローチを次に説明する。これらのアプローチは、デバイス内のドーパントプロファイルの変更を生じさせる。

【0048】

一実施形態において、改善された降伏電圧を提供するために、ソース領域とドレイン領域との間ではあるが、そこに隣接せずに、Ｐ型材料の領域が配置される。この追加の注入部は、チャネル内に形成され、ドレインとソースの中間であるため、それは中間領域と見なすことができる。この例示的なＮＭＯＳデバイスにおいて、中間領域はＰ型領域である。他の実施形態において、中間領域はソースに「触れても」よいが、ドレインには当接または接触しない。後により詳細に記載するＮＭＯＳの例において、ｎ型ドーピングまたは半導体材料は、第１の種類のドーピングまたは半導体材料を意味し、一方でＰ型ドーピングまたは半導体は、第２の種類のドーピングまたは半導体材料を意味する。しかしながら、当業者は、第１のドーピング種および反対の第２のドーピング種への言及は、それぞれｎ型およびｐ型、または、それぞれｐ型およびｎ型を指してもよいことを容易に理解するであろう。

【0049】

図１において、中間領域２００は、ゲート１８の下のチャネル内に形成され、ドレイン１０から離間されており、この実施形態は対称的なデバイスであるため、中間領域２００もソース８から離間されていることが見て取れる。空間については、後にさらに詳細に論じる。

【0050】

一実施形態において、ドレイン１０の接触部は、少なくともドレインの表面付近で、同じく中央領域であると見なすことができる第１のドレイン領域２０２を画定することができる。ドレイン１０は、ソース８に向かって、また任意選択でソース８から離れて、距離Ｌ１だけ横方向に延在する第２のドレイン領域２０４を有する。この第２のドレイン領域２０４は、ドレインの第１の（中央）領域２０２と比較してより低濃度にドープされている。よって、第１のドレイン領域は、第２のドレイン領域内のドーピング濃度の高いエリアとして形成することができる。この比較的低濃度にドープされた領域２０４の横方向の広がりＬ１は、空乏領域の拡張を可能にする。これにより、ドレイン端子とソース端子との間の電位差によって生じる電場がより長い距離にわたって拡張することができ、したがって電場勾配を減少する。よって、ドレインの第１の領域２０２から、第１のドレイン領域２０２の周囲に形成される低濃度にドープされたＮ領域の端部までの距離は、距離Ｌ１によって実質的に画定され、Ｎ型ドレイン１０の端部（特に、第２のドレイン領域２０４の端部）と中間チャネル領域２００の端部との間の空間または空隙の幅は、距離Ｌ３によって画定される。

【0051】

さらなる強化は、比較的低濃度にドープされた領域である第２のドレイン領域２０４と実質的に同じ垂直方向の広がりまたは半導体への貫通度で、金属接触部１４から下向きに、かつ第１の領域２０２の下方に延在する第３のドレイン領域２０６を画定する、比較的濃度の高い材料の「プラグ」を形成することである。増加された高ドーピング領域の空間的広がりは、第１のドレイン領域２０２の周囲のデバイスの上部表面で電流密度が増加する傾向を減少させる。高い電流密度の形成は、原子からのキャリアのストリッピングを生じさせる可能性があり、それによって、より多くのキャリアを生じさせ、これらは、一方、キャリアは、さらに高い電流密度等を生じさせる等々となって、電場勾配と電流密度との相互作用によって駆動されるアバランシェによるオン状態での降伏機構をもたらす。より広い高ドーピング領域を提供することにより、ドレイン１０の電流収集領域がより深い深さにわたって延在し、よって第３のドレイン領域２０６の境界で電流密度が増加し、それによってオン状態の降伏電圧の増加が生じる。

【0052】

一実施形態において、第１のドレイン領域２０２のドーピング濃度は、第２のドレイン領域２０４および第３のドレイン領域２０６のドーピング濃度よりも高く、第３のドレイン領域２０６のドーピングは、第２のドレイン領域２０４のドーピング濃度よりも高い。よって、第３のドレイン領域２０６は、第２のドレイン領域２０４内のドーピング濃度の高いエリアとして形成することができ、第１のドレイン領域２０２は、第２および第３のドレイン領域２０４および２０６内のさらにドーピング濃度の高いエリアとして形成することができる。この様式で第１、第２、および第３のドレイン領域をドーピングすることにより、第３のドレイン領域２０６は、オン状態での降伏電圧を増加させることができ、同時に第２のドープされた領域２０４は、上述のように空乏領域の拡張を可能にすることができる。

【0053】

空乏領域を拡張することによって電流密度を制御することができる。空乏領域は、水平方向および垂直方向の両方に拡張することができる。ソースおよびドレイン領域８、１０、特にドレイン１０の下における空乏領域の垂直方向の拡張を制御することにより、ドレインがチャネルに対向する領域で半導体デバイスの表面付近にこれらの領域内に電流が集中する傾向を減少させることができる。

【0054】

拡張を制御するために、一実施形態において、第１および／または第３のドレイン領域２０６の下方に比較的低濃度にＮドープされた第４のドレイン領域２１０が形成され、この低濃度にドープされた領域の横方向の広がりは、第２のドレイン領域２０４の横方向の広がりよりも少ない。よって、図１の断面図に示すように、第２のドレイン領域２０４は、チャネルおよびソース８に向かう側に第４のドレイン領域２１０から張り出している。チャネルに対向していない側で第２のドレイン領域２０４が第４のドレイン領域２１０から張り出しているかどうかは重要ではない。張り出し部の幅は、距離Ｌ２によって表される。このデバイスは対称的であるため、ソース８のドーピング構造は、ドレイン１０と同じであり、したがって第１〜第４のドレイン領域２０２〜２１０に対応する第１〜第４のソース領域を有する。

【0055】

図示したＮＭＯＳデバイスの中間領域２００は、幅Ｌ４を有するＰ型材料のウェルによって形成される。この幅Ｌ４は、ゲート１８の下にあり下にあり、チャネル長の大部分を画定する。この中間領域２００は、完成したデバイスに多数の操作上の利点を付与する。

【0056】

第１に、中間領域２００は、パンチスルーに対する保護の強化を提供することができる。パンチスルーは、ドレインの周囲の（しかし、ソースに向かって延在する）空乏領域の幅とソースの周囲の（しかし、ドレインに向かって延在する）空乏領域の幅の和がドレイン−ソース分離と等しい場合に起こり、そのため、連続的な空乏領域がソースからドレインに延在する。この中間領域２００のドーピング密度が比較的高いことは、第１のドレイン領域２０２の周囲の第２のドレイン領域２０４のドーピングがより低いことに起因して空乏領域が延在する傾向を妨げる。

【0057】

当業者は、通常、パンチスルーの問題を削減するための方法は、バルクドーピングレベルを増加させることであると教示されるのに対し、このデバイスでは、バルク（すなわち、ウェル１１０のドーピング）ドーパントレベルは変更することができないため、このアプローチは直感に反するものである。

【0058】

ドープされた領域２００は比較的高いドーパント濃度を有し、領域２００（その中ではあるが）の端部の周囲の空乏領域の拡張が抑制されるため、この技法を採用することにより、デバイスを物理的により小さくすることが可能である。

【0059】

中間領域２００とドレイン１０との間の空間を含むＰ型ウェル１１０と比較して、比較的高濃度にドープされることにより、中間領域２００は、ドレイン−ソース電流を通過させるために利用可能なより多くの電流キャリアを有し、よってオン状態での抵抗Ｒ_ＤＳｏｎの減少をもたらす。

【0060】

さらに、中間領域２００は、デバイスの閾値電圧の制御を可能にする。ソース電圧と比較して正であるゲート電圧は、ゲートから「正孔」を遠ざけ、電子が優勢な反転領域を生じさせ、チャネルの形成を生じさせる。Ｐウェル１１０のドーピングレベルに対するチャネルのドーピング濃度の変更により、反転効果の調整が可能となり、閾値電圧が制御される。この技法は、強化モードおよび空乏モードのデバイスの挙動を制御するために使用することができる。

【0061】

デバイス性能を特徴付けるために、シミュレーションおよび実験の両方によってこれらの特性の影響を調査した。特定の実施形態において、中間領域２００の使用は、前述したものに加えて、さらなる利益および／または特性を提供することができる。

【0062】

図５は、第２のドレイン領域２０４内に形成された第１のドレイン領域２０２を有するトランジスタのドレイン領域１０のシミュレーションを示す。図２に示したドレインとは対照的に、第２のドレイン領域２０４のドーピングは、意図的に比較的低濃度に維持することができる。第２のドレイン領域２０４の概念的境界が、実線２５０によって示される。シミュレーションのためのドレイン電圧は２００Ｖであった。空乏領域の境界は、ドレインの下をゲート領域に向かって延在する鎖線２５４；考慮されるトランジスタと壁１０２の他方の側のシリコンとの間の電位差の結果としての絶縁壁１０２に隣接する鎖線２５６；半導体材料の第１の領域付近の鎖線２５８；およびゲートスクリーン１７０の端部の上に漏れ出した電場勾配の結果として不要な空乏領域の形成を示す鎖線２６０によって示される。またこの図は、比較的高い電場勾配の２つの領域２６２および２６４も概略的に示しており、これらの勾配は、ドレイン−ソース電圧が増加すると、最終的にはデバイスの降伏を引き起こす。領域２６２は、最も電場の高い領域であり、図５で影付けした領域に示すように、電場勾配が１．６×１０^４ボルト／ｃｍにも達する可能性がある半導体の体積を示す。鎖線２６６および２６８によって囲まれた領域２６４は、より低い静電場勾配を有するが、それでもなお、デバイスの残りの部分が受ける電場勾配よりも高い。しかしながら、領域２６４は、第１のドレイン領域２０２の接触部からゲートに向かってある距離だけ延在しているため、ドレイン−ソース電圧の一部を降下させ、それによってデバイスの全体的な降伏電圧を増加させることが見て取れる。

【0063】

図６を参照すると、第１および第２のドレイン領域２０２および２０４の下に第４のドレイン領域２１０が包含されることにより、図５のデバイス構造が変更されている。

【0064】

この図では、図５のように、注入された領域の端部は丸みを帯びて示されている。このドーパントプロファイルは、当業者には既知であるように、エネルギーイオンビームの経路で好適にマスキングされた後でシリコン基板を配置することにより、上方からのイオン注入によってデバイスがドープされることによって生じる。イオンはシリコンを透過するが、イオン濃度は、ウエハの表面付近で最大となる傾向にある。これに対応するために、デバイスは、注入したイオンの拡散距離（該距離は、加熱温度および加熱時間を制御することによって変更することができる）にわたる熱拡散を促進するために加熱を受けることができる。そのような拡散の効果は、注入された領域の端部に「丸みを持たせる」ことである。

【0065】

図６は、静電電位よりもむしろ電流密度を示しているが、空乏領域の境界も示している。図５と図６を比較すると、矢印Ｗによって示されるように、第２のドレイン領域２１０の端部に隣接する非空乏領域２８０は、図５に示す実施形態において矢印Ｗ’によって示される同等の領域よりもかなり幅広いことが見て取れる。このより幅広い非空乏領域２８０は、ドレイン−ソース電流を伝導させるために、より大きな体積のシリコンが使用されることを可能にする。

【0066】

図７は、ドーパント密度の高い「プラグ」が第４の領域２１０の頂上部まで下向きに延在するようにドレインの第３の領域２０６をともなう、図６の構成に対するさらなる変更を示す。この図は、プラグまたは第３のドレイン領域２０６の追加により、伝導のためのシリコンの体積がさらに大きくなり、したがって、高い電圧で起こる高い電流密度を減少させることを示している。

【0067】

プラグは、シリコン内のソースおよびドレインの接触部に、最も高い電流密度の領域を接触する角部から離れるように移動させる正味の影響を有するドーパント濃度の高い領域を形成する。プラグは、電流が伝導するために利用可能なシリコンの体積を増加させ、したがって電流密度を減少させ、これは今度は、デバイスの直列抵抗を減少させる一方で、接触部の衝突イオン化を減少させる。

【0068】

図８は、以下の寸法で製造された試験デバイスの一群の特性曲線を示す：Ｌ１＝７μｍ、Ｌ２＝２μｍ、Ｌ３＝２μｍ、Ｌ４＝４μｍ、第１のドレイン領域２０２でのドーピング＝１ｘ１０^２１ｃｍ^−３、第２のドレイン領域２０４でのドーピング＝５ｘ１０^１５ｃｍ^−３、第３のドレイン領域２０６でのドーピング＝１ｘ１０^１８ｃｍ^−３、第４のドレイン領域２１０でのドーピング＝５ｘ１０^１５ｃｍ^−３、中間領域２００でのドーピング＝１ｘ１０^１６ｃｍ^−３、およびバルク領域１１０でのドーピング＝１ｘ１０^１５ｃｍ^−３。

【0069】

広義で述べると、第２のドレイン領域２０４でのドーピングは、第１のドレイン領域２０２でのドーピングの１０，０００倍を超えるより低く濃縮されていることが見て取れる。第３のドレイン領域２０６でのドーピングは、第２のドレイン領域２０４でのドーピングの１００倍より多く濃縮されている。第４のドレイン領域２１０でのドーピングは、第２のドレイン領域２０４でのドーピングの濃度と類似する。第２および第４のドレイン領域２０４、２１０は、バルク材料（本体）またはトランジスタのウェル１１０よりも約５〜２０倍高い濃度にドープされる。

【0070】

本明細書に記載されるスキームを採用する場合、４０ボルトのプロセスを使用して製造されるデバイスでは、１３０ボルトを超える降伏電圧が達成されることが見て取れる。種々のゲート−ソース電圧Ｖ_ＧＳについて特性をプロットした。

【0071】

最初に、Ｖ_ＧＳ＝９０Ｖのときに、約４．４ｍＡの電流の流れＩ_ＤＳを確立した。しかしながら、Ｖ_ＧＳが約３０Ｖに減少すると、電流の流れは約０．８ｍＡに低下した。

【0072】

Ｖ_ＧＳ＝１３０Ｖの場合、特性は、約４０ボルトでデバイスの三極管領域からピンチオフ領域まで移動し、Ｖ_ＤＳが増加すると低い増分抵抗を呈した。

【0073】

図１に戻ると、一実施形態において、ＳＯＩ層１０４を有するＰドープされたウエハおよび基板の上方に形成される絶縁壁１０２を使用することによってデバイスが製造される。そのドーパント濃度で予めドープしたウエハを有することによって、比較的高濃度にドープされたＰ型埋込層１５０を提２供することができる。埋込層１５０から、ウエハは、最初に第４のドレイン領域２１０の底部まで上方に延在する。ウェル１１０内のバルク材料のための自由キャリア濃度をＰ⁻濃度レベルまで減少させるようにウエハを低濃度にｎドープすることができ、または埋込層１５０の上の層を埋込層１５０上でエピタキシャルに成長させ、必要なＰ⁻レベルまでドープしてもよい。

【0074】

当業者には明白であるように、ウエハ上でのシリコンのエピタキシャル成長およびドーピングステップからもたらされる一連のステップとして、ここから、ドレイン構造２１０、２０４、２０６、２００、およびプラグ１５４が形成されてもよい。トランジスタは最初から構築することができる、したがって、続けて第４のドレイン領域の上に第２および第３のドレイン領域を形成する（成長させる、マスキングする、およびドープする）前に、マスキングおよび注入ステップにより、例えば、第４のドレイン領域２１０の幅および位置を画定することが可能である。よって、寸法Ｌ１、Ｌ２、およびＬ３は全て、トランジスタの構築中に、すなわちデバイス設計者の制御下で、マスクによって画定することができる。同様に、中間領域２００のサイズＬ４も、ドーピングステップと併せて用いられるマスクによって制御することができる。

【0075】

図９は、図１に示すトランジスタの代替の回転対称的な形態の平面図を示す。ドレイン、ゲート、およびソース電極は、それぞれ、Ｄ、Ｇ、およびＳと表示されている。この平面図は、完成した対称的なデバイスにおいて、ドレイン電極への導電接続を形成するために使用される金属相互接続部３５０は、ゲートおよびソース領域の上を通過することを示している。したがって、図１に示すスクリーン／シールド１７０は、ドレイン電圧によって誘導される電場がゲート領域内に透過するのを防止する際に使用することができる。

【0076】

これまで記載したデバイスは、図１に概略的に示すような断面で見た場合に、ソースおよびドレイン構造が同じドーピングプロファイルおよび構造を有するという点において対称的であると記載されてきた。しかしながら、当業者は、本明細書に記載される教示が、特定の非対称的なデバイスを含む任意の好適なデバイスに適用できることを理解するであろう。

【0077】

図１０は、一実施形態による非対称的なＰＭＯＳデバイスを示す。デバイスの下または上から電場の影響を制御することに関連する構造のうちのいくつかは、図１のＮＭＯＳデバイスに示すものと同じである。基板３００から始まって、図１の層１０４に類似するシリコンオンインシュレーター誘電体絶縁層３０２が、基板の上に提供されている。図１のデバイスの壁１０２に対応する絶縁側壁３０４が提供される。図１の層１５０に対応する高濃度にドープされた埋込層３０６も存在し、それは、デバイスの製造中に最初のエピタキシャル成長が起こる前に形成され、使用においては、高電圧でデバイス性能に影響を与える場合があるウエハ（すなわち、基板３００）のバイアス電圧に対応するようデバイスを保護する。この例では、埋込層３０６は、Ｐ型半導体である。

【0078】

埋込層３０６の上はウェル領域３０８であり、図示した例では、層３０６の上でエピタキシャル成長によって形成されるＰ型層である。

【0079】

ドレイン１０は、図１０の右側に向かって示され、第２のドレイン領域３１２を形成する同じくＰ型のより低い濃度にドープされた半導体のウェル内に形成され、かつ該ウェルによって包囲された、高濃度にドープされたＰ型半導体の第１のドレイン領域３１０を備える。高濃度にドープされたプラグは、第１の領域３１０の角部で電流集中を抑制するために第１のドレイン領域３１０の下に延在する第３のドレイン領域３１４を形成する。上述のように、そのような電流集中およびそれに付随する高い電場勾配は、デバイスのオン状態での性能を低下させる可能性があり、それによってアバランシェによるオン状態の降伏機構がもたらされる可能性がある。同様に、第２のドレイン領域３１２は、電流集中を抑制する一方で、オン状態での電流伝導を強化するために、第１および第３のドレイン領域の周囲に低抵抗のＰウェルを形成し、それによって、高い電場勾配の存在下における高い電流密度の結果としての降伏のリスクを削減する。

【0080】

図１０のデバイスの左側に向かってソース８が、および中央領域にゲート１８が示される。Ｎ型半導体の低濃度にドープされた領域３２０は、デバイスのチャネル領域およびバックゲートを形成する。この領域３２０におけるドーピングが比較的低いことにより、空乏領域がその全体に拡張することが可能となり、それによってソースとドレインとの間の電場勾配を減少させる。ソース８は、高濃度にドープされたＮ型領域３２４に隣接する高濃度にドープされたＰ型領域３２２として形成され、低濃度にドープされた領域３２０への低抵抗接続を形成する。

【0081】

低濃度にドープされた領域３２０の下に、より深い、Ｎ型材料の低濃度にドープされたウェル３３０が提供される。領域３３０は、低濃度にドープされた領域３２０が延在するほどにはドレイン１０に向かって延在しないため、図１０にはＬ２と表される「張り出し部」が存在する。より深い領域３３０の提供は、オン状態での降伏性能を強化するために、表面（すなわち、シリコンと酸化皮膜３４０との界面）付近の電流集中を防止するために使用される。空間Ｌ２は、オン状態での降伏性能を変更するために使用される。より深い領域３３０が提供されない場合、低濃度にドープされた領域３２０を空乏させ、したがって電場の強度を弱めて降伏電圧を増加させるように、空乏領域は、上向きおよび横方向に拡張することができる。しかしながら、これはオン状態での電流集中の原因となるため、空間Ｌ２を使用してデバイス性能のこの態様を制御することができる。

【0082】

よって、ＮＭＯＳおよびＰＭＯＳデバイスの両方にｎ−ウェル３３０または２１０（図１）が提供され、その上にさらなる張り出したＮ領域３２０または２０４（図１）をエピタキシャルに成長させることができる。これにより、低濃度にドープされたＮ領域３２０、２１０が、デバイスの表面で高濃度のドーパント原子の影響を受けることなく、半導体の中により深く延在することができる。

【0083】

寸法Ｌ１は、空乏領域がチャネルからどれくらい戻るように拡張できるかを制御することができ、それによって、印加した電圧によって生じる電場を減少させる。よって、Ｌ１がより大きいほど、降伏電圧がより高くなり場合がある。寸法Ｌ４は、チャネル長であり、閾値電圧およびチャネル抵抗等のデバイスの切り替え挙動を制御することができる。

【0084】

図１１は、本発明の実施形態を構成するＰＭＯＳトランジスタの一例について一連の特性曲線を示す。この例では、Ｌ１＝３μｍ、Ｌ２＝２μｍ、Ｌ３＝３μｍ、そしてＬ４＝１０μｍである。

【0085】

デバイスは製造業によって提供される４０Ｖのプロセスを使用して製造されたが（異なる製造業者からの４０Ｖのプロセスとの間には相当の類似性があるが）、このデバイスは、約−１２０〜−１３０ボルトまでのＶ_ＤＳで比較的良好に挙動し、−９０Ｖ等のより低いＶ_ＧＳ電圧でＶ_ＤＳが約−１３０Ｖになった後、Ｖ_ＧＳ＝−１３０で性能の劣化が始まるに過ぎず、トランジスタは、Ｖ_ＤＳが約−１８０ボルトになるまで故障しないことが見て取れる。

【0086】

図１２は、図１０および図１１のＰＭＯＳトランジスタのゲート電圧の関数としてのドレイン電流のプロットであり、閾値電圧Ｖ_Ｔが約−８ボルトであることを示している。

【0087】

対称的および非対称的なデバイスの両方で、より高いＶ_ＤＳおよび電流密度でデバイスを加熱することは、図１３で鎖線として示される領域４００によって概略的に示されるように、特性曲線を「逆向きにする」原因となる可能性がある。これは望ましくない可能性がある。しかしながら、ＭＯＳＦＥＴは、チャネル長の調節により、鎖線４１０によって表される特性のスロープを呈することができることも分かっている（アーリー効果としても知られる）。空乏の幅が拡張する距離は、寸法Ｌ３および／またはＬ４を調整することによって変化させることができ、そうすることで、デバイス性能を向上させるためにアーリー効果を用いて加熱効果を補償することができる。一実施形態において、Ｌ３は、約０μｍ〜約７μｍの範囲内で選択することができる。

【0088】

所与の製造プロセスのために、設計者は、特定のプロセスのために性能を特徴付けることができるように、テストチップ上で様々なデバイスを製造することができる。よって、例えば、Ｌ３の寸法は、デバイス性能とデバイスサイズとの間の適当な妥協点に達するように、テストチップを使用して選択することができる。

【0089】

他の実施形態において、トランジスタは回転対称性を呈しない。図１５は、回転対称性を呈しないが、ソースＳ、ゲートＧ、およびドレインＤの位置を示すデバイスの平面図である。ソースＳおよびドレインＤは、ゲートＧから離間されて図示されているが、ソースおよびドレインの追加領域（例えば、第２のドレイン部分２０４）が、ゲートＧの下に延在してもよい。いずれかの実施形態からの間隙または空間Ｌ３を含む、図１または図１０のドーピング構造を、図１５のトランジスタに適用することができる。

【0090】

このように、電界効果トランジスタ内に追加の構造を提供すること等によって、強化された降伏電圧を有するデバイスを製造することが可能である。

【0091】

前述の降伏強化電圧方式を採用するデバイスは、種々の電子デバイス内に実装することができる。電子デバイスの実施例としては、消費家電製品、消費家電製品の部品、電子試験機器等を含むことができるが、それらに限定されない。電子デバイスの実施例はまた、メモリチップ、メモリモジュール、光ネットワークまたは他の通信ネットワークの回路、およびディスクドライバ回路も含むことができる。消費家電製品は、携帯電話、電話、テレビ、コンピュータモニタ、コンピュータ、ハンドヘルドコンピュータ、携帯情報端末（ＰＤＡ）、電子レンジ、冷蔵庫、自動車、ステレオシステム、カセットレコーダまたはプレーヤ、ＤＶＤプレーヤ、ＣＤプレーヤ、ＶＣＲ、ＭＰ３プレーヤ、ラジオ、ビデオカメラ付きレコーダー、カメラ、デジタルカメラ、ポータブルメモリチップ、洗濯機、乾燥機、洗濯／乾燥機、複写機、ファクシミリ装置、スキャナ、マルチ機能周辺機器、腕時計、掛時計等を含むことができるが、それらに限定されない。さらに、電子デバイスは、未完成品を含むことができる。

【0092】

本発明は、ある実施形態の観点から説明されたが、本明細書に記載される特徴および利点のすべてを提供しない実施形態を含め、当業者に明白である他の実施形態もまた、本発明の範囲内である。さらに、前述の種々の実施形態は、さらなる実施形態を提供するために組み合わせることができる。加えて、一実施形態に照らして示されるある特徴は、同様に、他の実施形態にも組み込むことができる。故に、本発明の範囲は、添付の請求項を参照することによってのみ、定義される。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図9】

【図10】

【図12】

【図13】

【図15】

【図8】

【図11】

【図14】