特許 5673414 半導体装置の製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5673414

(24)【登録日】2015年1月9日

(45)【発行日】2015年2月18日

(54)【発明の名称】半導体装置の製造方法

(51)【国際特許分類】

   H01L 21/66 20060101AFI20150129BHJP

   H01L 21/8246 20060101ALI20150129BHJP

   H01L 27/105 20060101ALI20150129BHJP

   H01L 27/10 20060101ALI20150129BHJP

   H01L 21/3205 20060101ALI20150129BHJP

   H01L 21/768 20060101ALI20150129BHJP

   H01L 23/522 20060101ALI20150129BHJP

   H01L 21/822 20060101ALI20150129BHJP

   H01L 27/04 20060101ALI20150129BHJP

【ＦＩ】

   H01L21/66 W

   H01L27/10 444B

   H01L27/10 481

   H01L21/88 Z

   H01L27/04 T

【請求項の数】8

【全頁数】33

(21)【出願番号】特願2011-159321(P2011-159321)

(22)【出願日】2011年7月20日

(65)【公開番号】特開2013-26417(P2013-26417A)

(43)【公開日】2013年2月4日

【審査請求日】2014年3月27日

(73)【特許権者】

【識別番号】308014341

【氏名又は名称】富士通セミコンダクター株式会社

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100146776

【弁理士】

【氏名又は名称】山口 昭則

(72)【発明者】

【氏名】永井 孝一

【審査官】 堀江 義隆

(56)【参考文献】

【文献】 特開２００４−２２１４１１（ＪＰ，Ａ）

【文献】 国際公開第２００９／１２２４９７（ＷＯ，Ａ１）

【文献】 特開２０１０−１５７５７６（ＪＰ，Ａ）

【文献】 特開２００５−１８３８４２（ＪＰ，Ａ）

【文献】 特開２００６−３１８９４１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／６６

Ｈ０１Ｌ ２１／３２０５

Ｈ０１Ｌ ２１／７６８

Ｈ０１Ｌ ２１／８２２

Ｈ０１Ｌ ２１／８２４６

Ｈ０１Ｌ ２３／５２２

Ｈ０１Ｌ ２７／０４

(57)【特許請求の範囲】

【請求項1】

基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第１の工程と、
前記面内分布に基づいて、半導体装置を製造する第２の工程と、
を含み、
前記第２の工程は、
前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、
前記第１の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、
前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、
前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、
前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定することを特徴とする半導体装置の製造方法。

【請求項2】

前記面内分布の取得は、予め前記第１の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶品質の分布を測定することによりなされることを特徴とする請求項１記載の半導体装置の製造方法。

【請求項3】

前記面内分布の取得は、予め前記第１の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶配向の分布の測定によりなされることを特徴とする請求項１または２記載の半導体装置の製造方法。

【請求項4】

前記第２の工程は、製品として出荷される半導体装置が形成される全ての基板について、順次実行されることを特徴とする請求項１〜３のうち、いずれか一項記載の半導体装置の製造方法。

【請求項5】

前記製品として出荷される半導体装置が形成される基板上には、前記半導体装置のチップに対応した複数のチップ領域が画成されており、前記複数の強誘電体キャパシタは前記複数のチップ領域の各々にアレイの形で形成されており、前記アレイは実動作キャパシタのアレイと前記実動作キャパシタのアレイを囲むダミーキャパシタのアレイとを含み、前記良否判定を行う強誘電体キャパシタは、前記特定領域に含まれる実動作キャパシタのアレイから選ばれることを特徴とする請求項４記載の半導体装置の製造方法。

【請求項6】

前記第２の工程における前記良否判定は、前記実動作キャパシタのアレイのうち、水素の発生源に最も近い強誘電体キャパシタを選んで実行されることを特徴とする請求項５記載の半導体装置の製造方法。

【請求項7】

前記第２の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周に含まれる強誘電体キャパシタから選ばれることを特徴とする請求項５記載の半導体装置の製造方法。

【請求項8】

前記第２の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周の角部から選ばれることを特徴とする請求項５記載の半導体装置の製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

以下に説明する実施形態は、強誘電体キャパシタを有する半導体装置の製造方法、およびかかる半導体装置に関する。

【背景技術】

【0002】

強誘電体メモリなどの強誘電体キャパシタを有する半導体装置は、低消費電力で動作する高速不揮発性メモリであり、様々な分野で使われている。

【先行技術文献】

【特許文献】

【0003】

【特許文献1】特開２００８−１７７３８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0004】

不揮発性メモリなどの強誘電体キャパシタを有する半導体装置では一般に、通常の半導体装置としての動作試験の他に、所定書き換え回数を保証するためデータの書込および読み出しを、例えば９０℃の温度条件で繰り返し行う疲労試験が行われ、かかる疲労試験の後、半導体装置が顧客に製品として出荷される。

【0005】

この保証所定書き換え回数は、強誘電体メモリの場合、例えば１×１０¹⁰回以上であったりするため、疲労試験は一般に非常に長時間を要し、これをウェハ上の全てのチップや全ての半導体装置について行うことは現実的でない。また疲労試験では、データの書込と読み出しが行われるため、疲労試験を製品として出荷されるウェハ上の全ての半導体装置、すなわちメモリセルに対して行うことは意味をなさない。

【0006】

そこで従来は、生産ロット毎に少数のウェハを取り出し、当該ウェハ上の数カ所、例えば５箇所に形成されたモニタパタ―ンを使って疲労特性を試験することが行われている。通常、このようなモニタパタ―ンとしては、ウェハ上のスクライブラインに、製品となる半導体装置の強誘電体キャパシタと同じように形成された、強誘電体キャパシタが使われることが多い。このようなモニタにおいて不良が発見された場合には、そのロットのウェハは全て破棄される。

【0007】

しかし最近になって、このような従来のモニタパタ―ンを使った間接的な疲労試験の手順では、疲労特性に不良を有するチップを完全に排除できない場合があることが見出された。このことは、このようなモニタ用の強誘電体キャパシタが、製品となる半導体装置の強誘電体キャパシタの特性を必ずしも代表していない場合があることを意味している。

【課題を解決するための手段】

【0008】

一の側面によれば半導体装置の製造方法は、基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第１の工程と、前記面内分布に基づいて、半導体装置を製造する第２の工程と、を含み、前記第２の工程は、前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、前記第１の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定する。

【発明の効果】

【0011】

上記の実施形態によれば、あらかじめ取得した基板上における強誘電体キャパシタの疲労特性の面内分布に関する情報をもとに、製品として出荷される半導体装置が形成される基板上において、強誘電体キャパシタの疲労特性が最も過酷になる特定領域を推定することが可能となり、かかる特定領域において実際の半導体装置を使って直接に強誘電体キャパシタの疲労特性を試験することにより、全ての基板において、確実に、しかも試験時間を増やすことなく、強誘電体キャパシタの良否を判定することが可能となる。

【図面の簡単な説明】

【0012】

【図1】第１の実施形態において使われるシリコンウェハを示す概略的平面図である。

【図2A】第１の実施形態で使われるプレーナ型強誘電体メモリのセルを示す断面図である。

【図2B】第１の実施形態で使われるスタック型強誘電体メモリのセルを示す断面図である。

【図3】第１の実施形態による試験装置の概略的構成を示すブロック図である。

【図4A】図３の試験装置を使って実行される試験の概要を示すフローチャートである。

【図4B】図４Ａのフローチャートで使われる情報を取得するための本実施形態によるプロセスの一例を示すフローチャートである。

【図4C】図４Ｂの一変形例を示すフローチャートである。

【図5】第２の実施形態による半導体集積回路装置の構成を示す断面図である。

【図6A】図５の半導体集積回路装置で使われるメモリセルアレイの全体を示す平面図である。

【図6B】図６Ａの一部を拡大して示す平面図である。

【図7】図６Ｂ中、線Ａ−Ａ’に沿った断面図である。

【図8】第２の実施形態による試験の概要を示すフローチャートである。

【図9】第３の実施形態による半導体集積回路装置の構成を示す断面図である。

【図10】図９の半導体集積回路装置で使われるメモリセルアレイの全体を示す概略的平面図である。

【図11】図１０の一断面を示す断面図である。

【図12】図９の半導体集積回路装置で使われるメモリセルアレイを示す別の平面図である。

【図13】第４の実施形態による試験の概要を示すフローチャートである。

【図14A】第５の実施形態によるプレーナ型強誘電体メモリを有する半導体集積回路装置におけるメモリセルアレイの一部を示す平面図である。

【図14B】図１４Ａの実施形態の一変形例を示す平面図である。

【図15】第５の実施形態によるスタック型強誘電体メモリを有する半導体集積回路装置におけるメモリセルアレイの一部を示す平面図である。

【発明を実施するための形態】

【0013】

［第１の実施形態］
図１は、第１の実施形態において使われるシリコンウェハ１０を示す概略的平面図である。

【0014】

図１を参照するに、前記シリコンウェハ１０上には各々一つの半導体チップに対応する多数のチップ領域１１が画成されており、前記各々のチップ領域１１には強誘電体キャパシタを有する例えば強誘電体メモリなどの半導体装置ないし半導体集積回路装置が形成されている。このようにして形成された半導体装置は、製造工程の終了後、前記チップ領域１１を隔てるスクライブライン１１Ｌに沿ってダイシングされ、個々の半導体チップへと分割される。

【0015】

さらに前記シリコンウェハ１０上には、前記シリコンウェハ上に形成された強誘電体キャパシタの特性を検査するためのモニタパタ―ン１１Ｍが、前記チップ領域１１を避けて例えばスクライブライン１１Ｌ上などに数カ所、図示の例では５箇所形成されている。これらのモニタパタ―ン１１Ｍは孤立した強誘電体キャパシタであり、各チップ領域１１に形成されている強誘電体キャパシタと同じプロセスで同じ構造に形成されており、このような特性の検査に使われる。ただし、モニタパタ―ン１１Ｍはチップ領域１１に形成されたメモリセルを構成する強誘電体キャパシタではないため、モニタパタ―ン１１Ｍを使って行った強誘電体キャパシタの試験は、間接的な試験となる。

【0016】

先にも述べたように、強誘電体キャパシタを有する強誘電体メモリなどの半導体装置では、半導体装置の形成後、通常の動作試験の他に、強誘電体キャパシタの疲労特性について試験し、これを保証することが要求される。強誘電体キャパシタの疲労特性の試験では、強誘電体キャパシタにデータを書き込み読み出すプロセスを、繰り返し、所定保証回数まで行う必要がある。

【0017】

図２Ａは、前記シリコンウェハ１０上に形成される半導体装置１０Ａの例を、図２Ｂは、同じく前記シリコンウェハ１０上に形成される半導体装置１０Ｂの例をそれぞれ示す断面図である。

【0018】

図２Ａを参照するに、半導体装置１０Ａはプレーナ型の強誘電体メモリであり、図２Ａにはその一つのメモリセルのみが示されている。

【0019】

より具体的には前記シリコンウェハ１０、あるいは後で説明するシリコンウェハ６０に対応するシリコン基板１０Ａ上には素子分離領域１０ＩＡによりメモリセルトランジスタのための素子領域１０ＡＡが画成されており、前記素子領域１０ＡＡにはゲート絶縁膜１１Ａを介してアモルファスあるいはポリシリコンよりなるシリコンパタ―ン１２Ａとシリサイドパタ―ン１３Ａを積層したポリサイド構造のゲート電極パターン１２ＧＡが形成されている。さらに前記ゲート電極パターン１３ＧＡの相対向する側壁面上には側壁絶縁膜１２ｓＡが形成されている。

【0020】

前記シリコン基板１０Ａ中には前記ゲート電極パターン１２ＧＡの前記相対向する側壁面に対応してソースエクステンション領域１０ａおよびドレインエクステンション領域１０ｂが不純物元素のイオン注入により、前記シリコン基板１０Ａとは逆導電型に形成されており、さらに前記シリコン基板１０Ａ中には、前記側壁絶縁膜１２ｓＡの、前記ゲート電極１２ＧＡ直下のチャネル領域から見て外側に、やはり不純物元素のイオン注入により、前記ソースエクステンション領域１０ａおよびドレインエクステンション領域１０ｂと同じ導電型のソース領域１０ｃおよびドレイン領域１０ｄが形成されている。

【0021】

一例によれば、前記ゲート絶縁膜は６ｎｍ〜７ｎｍの膜厚を有する熱酸化膜よりなり、前記ゲート電極１２ＧＡを構成するシリコンパターン１２Ａは５０ｎｍの膜厚を有し、前記シリサイドパタ―ン１３ＡはＷＳｉよりなり１５０ｎｍの膜厚を有し、ゲート電極１２ＧＡは３６０ｎｍの幅を有する。この場合、図２Ａのメモリセルトランジスタは３６０ｎｍのゲート長を有する。また側壁絶縁膜１２ＳＡは４５ｎｍの膜厚を有し、前記ＳｉＯＮ膜１２ＮＡは２０ｎｍ〜３０ｎｍの膜厚を有する。また前記素子領域１０ＡＡはＢによりｐ型にドープされ、前記ソースエクステンション領域１０ａおよびドレインエクステンション領域１０ｂはＰによりｎ型にドープされている。また前記ソース領域１０ｃおよびドレイン領域１０ｄはＡｓによりｎ＋型にドープされている。ただし図２Ａのメモリセルトランジスタは、上記のものに限定されるわけではない。

【0022】

前記ゲート電極１２ＧＡは前記側壁絶縁膜１２ｓＡもろとも、前記シリコン基板１０Ａ上に形成されＳｉＯＮ膜あるいはＳｉＮ膜よりなる酸素バリア膜１２ＮＡを介して層間絶縁膜１４Ａにより覆われており、前記層間絶縁膜１４Ａ中には前記ソース領域１０ｃに電気的にコンタクトするビアプラグ１４ａＡと、前記ドレイン領域１０ｄに電気的にコンタクトするビアプラグ１４ｂＡが形成されている。

【0023】

さらに前記層間絶縁膜１４Ａ上には配線パタ―ン１５ａＡおよび１５ｂＡが、それぞれ前記ビアプラグ１４ａＡおよび１４ｂＡに電気的にビアして形成されており、前記層間絶縁膜１４Ａ上には次の層間絶縁膜１５Ａが、前記配線パタ―ン１５ａＡおよび１５ｂＡを覆って形成されている。

【0024】

前記層間絶縁膜１５Ａ上には水素バリア膜となる膜厚が例えば２０ｎｍのＡｌ_２Ｏ_３膜１６Ａが形成され、前記Ａｌ_２Ｏ_３膜１６Ａ上には、Ｐｔ膜などの下部電極１７Ａと、（１１１）配向したＰＺＴ膜などよりなる強誘電体膜１８Ａと、ＩｒＯ_２膜１８Ａなどよりなる上部電極１９Ａとが、それぞれ１５０ｎｍ，１４０ｎｍ、２５０ｎｍの膜厚で、いずれもスパッタ法により順次積層されて強誘電体キャパシタ（メモリセルキャパシタ）ＭＣＡを形成しており、前記強誘電体キャパシタＭＣＡ中の強誘電体膜１８Ａおよび上部電極１９Ａよりなる積層部分は、膜厚が５０ｎｍのＡｌ_２Ｏ_３膜よりなる別の水素バリア膜２０Ａにより覆われ、さらに下部電極１７Ａを含む強誘電体キャパシタＭＣＡの全体が、さらに膜厚が２０ｎｍの別のＡｌ_２Ｏ_３膜よりなる水素バリア膜２１Ａにより覆われている。これらの水素バリア膜１６Ａ，２０Ａ，２１Ａは、前記半導体装置の製造工程において前記強誘電体キャパシタＭＣＡ中に水素が侵入し、強誘電体膜１８Ａを還元してしまうのを防止している。

【0025】

また前記下部電極１７Ａを構成するＰｔ膜は強い（１１１）配向を示し、その上に形成される強誘電体膜１８Ａの結晶配向を（１１１）配向に規制する。

【0026】

さらに前記層間絶縁膜１５Ａには次の層間絶縁膜２２Ａが形成され、前記層間絶縁膜２２Ａ中には前記上部電極１９Ａにコンタクトするビアプラグ２２ａＡと、前記下部電極１７Ａにコンタクトするビアプラグ２２ｂＡが形成され、さらに前記層間絶縁膜２２Ａ上には第１の配線パタ―ン２３ａＡが前記ビアプラグ２２ａＡにビアして、また第２の配線パタ―ン２３ｂＡが前記ビアプラグ２２ｂＡにビアして、それぞれ形成されている。前記配線パタ―ン２３ｂＡは、図示していない別のビアプラグにより、前記配線パタ―ン１５ｂＡおよび前記素子領域１０ＡＡに形成されたメモリセルトランジスタのドレイン領域１０ｄに接続される。

【0027】

かかる強誘電体メモリでは、前記メモリセルトランジスタを介して前記電極１７Ａと１９Ａの間に電圧を印加することにより、情報が前記強誘電体膜１８Ａ中に自発分極の形で記録される。また前記下部電極１７Ａと上部電極１９Ａの間に前記強誘電体膜１８Ａにより誘起される電圧を基準電圧と比較することで、前記強誘電体膜１８Ａ中に書き込まれた情報が読み出される。

【0028】

次に図２Ｂを参照するに、半導体装置１０Ｂはスタック型の強誘電体メモリであり、図２Ｂにはその一つのメモリセルのみが示されている。

【0029】

より具体的には前記シリコンウェハ１０、あるいは後で説明するシリコンウェハ６０に対応するシリコン基板１０Ｂ上には素子分離領域１０ＩＢによりメモリセルトランジスタのための素子領域１０ＡＢが画成されており、前記素子領域１０ＡＢにはゲート絶縁膜１１Ｂを介してポリシリコンパタ―ン１２Ｂとシリサイドパタ―ン１３Ｂを積層したポリサイド構造のゲート電極パターン１２ＧＢが形成されている。さらに前記ゲート電極パターン１３ＧＢの相対向する側壁面上には側壁絶縁膜１２ｓＢが形成されている。

【0030】

前記シリコン基板１０Ｂ中には前記ゲート電極パターン１２ＧＢの前記相対向する側壁面に対応してソースエクステンション領域１０ｅおよびドレインエクステンション領域１０ｆが不純物元素のイオン注入により、前記シリコン基板１０Ｂとは逆導電型に形成されており、さらに前記シリコン基板１０Ｂ中には、前記側壁絶縁膜１２ｓＢの、前記ゲート電極１２ＧＢ直下のチャネル領域から見て外側に、やはり不純物元素のイオン注入により、前記ソースエクステンション領域１０ｅおよびドレインエクステンション領域１０ｆと同じ導電型のソース領域１０ｇおよびドレイン領域１０ｈが形成されている。

【0031】

一例によれば、前記ゲート絶縁膜１１Ｂは６ｎｍ〜７ｎｍの膜厚を有する熱酸化膜よりなり、前記ゲート電極１２ＧＢを構成するシリコンパターン１２Ｂは５０ｎｍの膜厚を有し、前記シリサイドパタ―ン１３ＢはＷＳｉよりなり１５０ｎｍの膜厚を有し、ゲート電極１２ＧＢは３６０ｎｍの幅を有する。この場合、図２Ｂのメモリセルトランジスタは３６０ｎｍのゲート長を有する。また側壁絶縁膜１２ＳＢは４５ｎｍの膜厚を有し、ＳｉＯＮ膜１２ＮＢは２０ｎｍ〜３０ｎｍの膜厚を有する。また前記素子領域１０ＡＢはＢによりｐ型にドープされ、前記ソースエクステンション領域１０ｅおよびドレインエクステンション領域１０ｆはＰによりｎ型にドープされている。また前記ソース領域１０ｇおよびドレイン領域１０ｈはＡｓによりｎ＋型にドープされている。ただし図２Ｂのメモリセルトランジスタが上記のものに限定されるわけではない。

【0032】

前記ゲート電極１２ＧＢは前記側壁絶縁膜１２ｓＢもろとも、前記シリコン基板１０Ｂ上に酸素バリア膜として機能する膜厚が２０ｎｍ〜３０ｎｍのＳｉＮ膜１２ＮＢを介して形成された層間絶縁膜１４Ｂにより覆われており、前記層間絶縁膜１４Ｂ中には前記ソース領域１０ｇに電気的にコンタクトするビアプラグ１４ａＢと、前記ドレイン領域１０ｈに電気的にコンタクトするビアプラグ１４ｂＢが形成されている。

【0033】

さらに前記層間絶縁膜１４Ｂ上には配線パタ―ン１５ａＢが、前記ビアプラグ１４ａＢに電気的にビアして形成されており、前記層間絶縁膜１４Ａ上には次の層間絶縁膜１５Ｂが、前記配線パタ―ン１５ａＢを覆って形成されている。

【0034】

前記層間絶縁膜１５Ｂ上には水素バリア膜となるＡｌ_２Ｏ_３膜１６Ｂが形成され、前記Ａｌ_２Ｏ_３膜１６Ｂ上には、Ｐｔ膜などの下部電極１７Ｂと、（１１１）配向したＰＺＴ膜などよりなる強誘電体膜１８Ｂと、ＩｒＯ_２膜などよりなる上部電極１９Ｂとが、いずれもスパッタ法により順次積層されて強誘電体キャパシタＭＣＡを形成しており、前記強誘電体キャパシタＭＣＡは、Ａｌ_２Ｏ_３膜よりなる別の水素バリア膜２０Ｂにより覆われている。これらの水素バリア膜１６Ｂ，２０ＢＡは、前記半導体装置の製造工程において前記強誘電体キャパシタＭＣＡ中に水素が侵入し、強誘電体膜１８Ｂを還元してしまうのを防止している。

【0035】

さらに図２Ｂのスタック型の強誘電体メモリでは、前記水素バリア膜１６Ｂ，前記層間絶縁膜１５Ｂ，１４Ｂを貫通して、ビアプラグ１４ｂＢが形成され、前記下部電極１７Ｂを前記素子領域１０ＡＢに形成されたメモリセルトランジスタのドレイン領域１０ｈに接続している。

【0036】

また前記下部電極１７Ｂを構成するＰｔ膜は強い（１１１）配向を示し、その上に形成される強誘電体膜１８Ｂの結晶配向を（１１１）配向に規制する。

【0037】

さらに前記層間絶縁膜１５Ｂには次の層間絶縁膜２２Ｂが形成され、前記層間絶縁膜２２Ｂ中には前記上部電極１９Ｎにコンタクトするビアプラグ２２ａＢが形成され、さらに前記層間絶縁膜２２Ｂ上には配線パタ―ン２３ａＢが前記ビアプラグ２２ａＢにビアして形成されている。

【0038】

かかる強誘電体メモリでは、前記メモリセルトランジスタを介して前記電極１７Ｂと１９Ｂの間に電圧を印加することにより、情報が前記強誘電体膜１８Ｂ中に自発分極の形で記録される。また前記下部電極１７Ｂと上部電極１９Ｂの間に前記強誘電体膜１８Ｂにより誘起される電圧を基準電圧と比較することで、前記強誘電体膜１８Ａ中に書き込まれた情報が読み出される。

【0039】

図２Ａおよび図２Ｂは、一つの半導体装置が一つのメモリセルのみを含む場合を示しているが、後の実施形態で説明するように、これらの半導体装置は、一つ一つが図２Ａあるいは２Ｂに示す構成の強誘電体メモリ素子を多数集積化した半導体集積回路装置であってもよい。

【0040】

図３は、このようなシリコンウェハ１０上に形成された多数の半導体素子、特にその強誘電体キャパシタに対して疲労試験を行うために本実施形態において使われる試験装置４０の概要を示すブロック図である。

【0041】

図３を参照するに試験装置４０は、不揮発性メモリや磁気記録装置などのデータ記録装置を備えたコンピュータを含むデータベース４１を備えており、前記データベース４１には、前記シリコンウェハ１０上のどのチップ領域１１において、強誘電体キャパシタの疲労特性が最も劣るか、についての面内分布に関する情報が、前記図１のシリコンウェハ１０上のそれぞれのチップ領域１１に形成された多数の強誘電体キャパシタの疲労特性の実測に基づいて記録されている。一例では、このような情報は前記コンピュータのデータ記録装置に格納される。

【0042】

例えばこのようなデータベース４１の構築を、強誘電体キャパシタの疲労特性を実測することにより行う場合には、例えば図１のシリコンウェハ１０上の全てのチップ領域１１について一つずつ強誘電体キャパシタを選択し、これにデータの書込と読み出しを１０^７回以上、好ましくは所定保証回数に対応する１０¹¹回以上行うことが、まず考えられる。ただし、この方法では試験に非常に時間がかかる。

【0043】

一方、前記強誘電体キャパシタの強誘電体膜として（１１１）配向したＰＺＴ膜やＳＢＴ（ＳｒＢｉ₂Ｔａ₂Ｏ₉)膜を使う場合、強誘電体膜の疲労特性と（１１１）配向ないし（２２２）配向の程度、すなわち結晶配向性とが関連していることが知られており、疲労特性に優れたＰＺＴ膜は（１１１）配向ないし（２２２）配向への結晶配向性が９０％以上（実際には９３％以上）と高く、疲労特性に劣るＰＺＴ膜は（１１１）配向ないし（２２２）配向への結晶配向性がより低いことがわかっている。ここで結晶配向性とは、強誘電体膜を構成する強誘電体結晶粒のうち、（１１１）配向しているものの割合を表している。

【0044】

そこで、前記シリコンウェハ１０上の全チップ領域１１について、Ｘ線回折により、強誘電体膜の結晶配向の程度、すなわち（１１１）配向あるいは（２２２）配向の程度を求めることにより、最も（１１１）配向あるいは（２２２）配向の程度が低いチップ領域１１を簡便に求めることが可能である。

【0045】

なおＰＺＴは一般にＰｂ（Ｚｒ，Ｔｉ）Ｏ₃の化学式を有するペロブスカイト型の化合物であるが、ここではさらにＬａを含む、組成がいわゆるＰＬＺＴ（Ｐｂ，Ｌａ）（Ｚｒ，Ｔｉ）Ｏ₃で表される化合物、あるいはこれらのＣａやＳｒがドープされた化合物も含むものとする。

【0046】

例えば強誘電体キャパシタの強誘電体膜としてＰＺＴ膜を使い、前記ＰＺＴ膜をスパッタ法あるいはゾルゲル法で形成した場合には、図１に斜線を付して示すシリコンウェハ１０のうち、中心部のチップ領域１１において、（１１１）配向あるいは（２２２）配向の結晶配向性が最も低くなることが経験的に知られている。またＭＯＣＶＤ法など別の製造方法を採用した場合には、図１においてウェハ中心部以外の、例えば周辺部のチップ領域１１において、前記（１１１）配向あるいは（２２２）配向の結晶配向性が劣化することが経験的に知られている。前記データベース４１には、このような情報が格納されている。前記データベース４１に格納される情報の具体例としては、ウェハの径、強誘電体膜の種類、強誘電体膜の製造方法、結晶配向性の面内分布あるいは疲労特性の面内分布などが挙げられる。

【0047】

そこで、本実施形態では前記データベース４１に格納された情報に基づいて疲労試験を制御する制御装置４２が、製品となる半導体装置の製造の際、ウェハないし基板上に形成された強誘電体キャパシタのうち、前記最も強誘電体キャパシタの疲労特性の劣化が顕著である特定のチップ領域の特定の強誘電体キャパシタを、前記情報に基づいて指定し、指定されたチップ領域において選ばれた強誘電体キャパシタに対し、データの書込および読み出しのためのテスタないしプローブカード４３をビアさせ、例えば９０℃の温度条件かで所定の保証回数にわたり繰り返し、試験データの書込および読み出しを行うことにより、疲労試験を行う。この疲労試験は本実施形態では、製品として出荷される半導体装置が形成される多数のウェハの全てに対して実行される。

【0048】

図４Ａは、このような情報をもとに、図３の試験装置４０を使って、製品として出荷される半導体装置が形成されるウェハ６０に対して実行される、本実施形態による試験、すなわち疲労試験および動作試験の概要を示すフローチャートである。

【0049】

図４Ａを参照するに、前記ウェハ６０上の各チップ領域には前記図２Ａあるいは図２Ｂで説明したような半導体装置が、それぞれの強誘電体キャパシタを伴って形成されており、ステップ１において前記ウェハ６０上に前記ウェハ１０の場合におけるモニタパタ―ン１０Ｍと同様に形成されているモニタパタ―ン６０Ｍを使って、疲労試験が例えば１０⁷回程度行われ、強誘電体キャパシタの疲労特性に基づいて強誘電体膜の概略的品質が確認される。ステップ１のモニタチェックをパスしないウェハは破棄され、次のウェハが試験される。

【0050】

次にステップ２において、前記ウェハ６０のうち、前記図３のデータベース４１の面内分布に関する情報に基づき、最も劣る疲労特性を示すと思われるチップ領域６１Ｃが、特定領域として選択される。図３の例では、かかる特定領域６１Ｃはウェハ６０の中心部に位置している。ただし本実施形態はかかる特定の場合に限定されるものではなく、前記特定領域６１Ｃがウェハ６０の外周部に位置する場合も含むものである。なお前記ステップ２で前記データベース４１から読み出される情報は、前記ウェハ６０上への強誘電体キャパシタの形成に使われる製造方法、例えば強誘電体キャパシタの強誘電体膜として（１１１）配向したＰＺＴ膜を、スパッタ法により形成するなど、と同じ製造方法に対応した情報が選ばれる。

【0051】

次にステップ３において、このようにして選択した特定領域について、強誘電体キャパシタの疲労試験が、図２のプローブ４３を使って実行される。かかる疲労試験は例えば９０℃の温度で実行され、データ「０」およびデータ「１」を繰り返し例えば所定の保証書き換え回数に対応して１×１０¹¹回だけ、書込み読み出すことで、強誘電体膜に分極反転が繰り返し誘起され、試験される。

【0052】

なお一般的な半導体装置のプローブ試験では、８個のチップが同時に試験できるように多数のプローブを備えたプローブカードが使われるが、通常のプローブカードは測定したいチップの特定の強誘電体メモリセルに対応したブローブにのみ電圧・電流を印加することが可能であり、このため本実施形態における１チップのみの試験でも、このような通常のプローブカードを、改造することなく使うことが可能である。

【0053】

前記ステップ３の疲労試験の結果、前記特定領域６１Ｃにおける強誘電体キャパシタの疲労特性が不良であると判定されると、そのウェハ６０はステップ４において破棄される。

【0054】

一方前記ステップ２の疲労試験の結果合格と判定された場合、そのウェハ６０上の全ての強誘電体メモリセルは疲労試験に合格したものとみなされ、次にウェハ６０に対して、ステップ５において動作試験（プローブ試験）が、前記ウェハ６０上の全てのチップに対して、前記プローブカード４３を使って、例えば一度に８チップずつ、順次実行される。

【0055】

図４Ａには前記ステップ５の動作試験の内容が記載されている。

【0056】

図４Ａを参照するに、動作試験は例えば、９０℃で強誘電体キャパシタに第１のデータ、例えば「１０１０１０・・・」の書込がなされる第１のプローブ試験Ｓ５１と、その後に行われる２５０℃での第１のエージング試験Ｓ５２と、前記第１のエージング試験Ｓ５２の後、やはり９０℃で前記第１のデータを読み出し、さらに前記第１のデータを論理反転させた第２のデータ「０１０１０１・・・」を書き込む第２のプローブ試験Ｓ５３と、前記第２のプローブ試験５３の後に行われる２５０℃での第２のエージング試験Ｓ５４と、前記第２のエージング試験Ｓ５４の後、やはり９０℃で前記第２のデータを読み出す第３のプローブ試験Ｓ５５より構成されている。

【0057】

先にも述べたようにこのステップＳ５の動作試験は、全ウェハの全てのチップ領域について実施される。

【0058】

さらに前記ステップ６において、前記ステップ５の動作試験の結果に基づいて歩留まりが判定され、ステップ７において、前記疲労試験で使われた半導体装置、および前記動作試験で不良と判定された半導体装置を含むチップ領域が不良として、図４Ａの試験プロセスを制御しているシステムに登録される。

【0059】

さらにステップ８において前記ウェハ６０の半導体チップへのダイシング工程が実行され、ステップ９において登録された不良チップ、およびステップ２で疲労試験に使われた半導体チップを除く良品チップが選択され、ステップ１０において選択された良品チップが製品として出荷される。

【0060】

本実施形態によれば、生産ロット中の全てのウェハについて疲労試験が行われ、かつ疲労試験は実際の製品と同じ半導体装置について直接的に実施されるため、モニタパタ―ンだけを使った、しかもウェハを抜き出して行うような間接的な疲労試験に比べて信頼性の高い試験結果を得ることができる。またその際、疲労試験はウェハ中の最も疲労特性が劣る半導体チップに対応するチップ領域において実行されるため、試験を所定の保証書き換え回数まで行っても、試験に要する時間はたいして増加しない。

【0061】

なお図４Ａのフローチャートにおいて、ステップ５のプローブ試験がステップ２の疲労試験の前に行われていることに注意すべきである。これは、もしもこのように疲労試験をプローブ試験の後に行った場合には、疲労試験される強誘電体メモリセルの全てにデータが先のプローブ試験で書き込まれており、例えば９０℃の温度で１×１０¹¹回にわたり行われる疲労試験の際の熱によりこれらの強誘電体メモリセルを構成する強誘電体キャパシタのインプリント特性が劣化してしまうためである。

【0062】

図４Ｂは、図４Ａのフローチャートで使われる情報を取得するための本実施形態によるプロセスの一例を示す。

【0063】

図４Ｂを参照するに、ステップ２１において所定の径のシリコンウェハが、前記図１のウェハ１０のように準備され、ステップ２２において、各チップ領域１１に強誘電体メモリなどの強誘電体キャパシタを有する半導体装置が形成される。例えば前記所定の径のシリコンウェハは、前記図４Ａの工程で使われ製品となる半導体装置が形成されるシリコンウェハの径と同じに選ばれる。このような所定の径としては、例えば２０ｃｍの径、あるいは３０ｃｍの径が挙げられる。

【0064】

次にステップ２３において必要ならば強誘電体キャパシタの上部電極を除去して強誘電体膜を露出し、Ｘ線測定により、各チップ領域における（１１１）配向の結晶粒の割合を測定し、（１１１）配向の面内分布を取得する。このＸ線測定は、情報取得のために使われるウェハ上の全チップ領域について行ってもよいが、各チップ領域の特性がウェハ中心の回りで回転対称であることが知られている場合などには、中心から外周へ、あるいは外周から中心へ、特定の測定線に沿って測定することで、測定時間を短縮することができる。

【0065】

さらにステップ２４において、上記取得された面内分布に基づき、最も配向性の劣るチップ領域の、ウェハ上における位置を検出する。例えばステップ２４では、（１１１）配向するＰＺＴ結晶粒の割合（以下「（１１１）配向率」とする）が９０％以下になるようなチップ領域が検出される。またステップ２４で前記（１１１）配向率が９０％以下になるようなチップ領域が存在せず、全てのチップ領域でより高い（１１１）配向率が得られている場合には、前記配向率が最も劣るチップ領域として、（１１１）配向率がより高い、例えば９３％以下、９５％以下、９８％以下、などのチップ領域が検出されることもある。

【0066】

さらにステップ２５において、前記ステップ２４で求められた、最も配向性の劣るチップ領域の、ウェハ上における位置についての情報を、「ウェハ中心部」、あるいは「ウェハ周辺部」のような形で、例えば半導体装置作成の日付や時間とともに、図３のデータベース４１に蓄積する。

【0067】

なおステップ２４で検出された配向率が最も劣るチップ領域が複数個ある場合には、これら複数個のチップ領域が前記データベース４１に格納され、図４のステップ２において特定領域を指定する場合に、これら複数のチップ領域の任意の一つが選ばれる。

【0068】

図４Ｃは、図４Ｂのフローチャートの変形例であり、図４Ｂのステップ２３の代わりに実行されるステップ２３Ａにおいて、ウェハ上の強誘電体膜のＱ_SW特性を各チップ領域について、電気特性の測定により求める。その他の点において図４Ｃのフローチャートは図４Ｂのものと同じである。

【0069】

この電気測定は、情報取得のために使われるウェハ上の全チップ領域について行ってもよいが、各チップ領域の特性がウェハ中心の回りで回転対称であることが知られている場合などには、中心から外周へ、あるいは外周から中心へ、特定の測定線に沿って測定することで、測定時間を短縮することができる。

【0070】

［第２の実施形態］
先にも説明したように、図２Ａあるいは図２Ｂの半導体装置は集積化されてより大きな半導体集積回路装置の一部を構成する場合がある。以下では、このように図２Ａのプレーナ型強誘電体メモリが、より大きな半導体集積回路装置８０を構成する場合について説明する。

【0071】

図５は、このような半導体集積回路装置８０の構成を示す断面図である。

【0072】

図５を参照するに、半導体集積回路装置８０はプレーナ型の強誘電体メモリセルを含み、図１のシリコンウェハ１０あるいは図４のシリコンウェハ６０に対応するシリコン基板１００上に構成されている。

【0073】

すなわち前記シリコン基板１００上にはＬＯＣＯＳ型の素子分離領域ＬＩ１，ＬＩ２，ＬＩ３により強誘電体セル部１００Ａの素子領域１００Ａおよびロジック回路部の素子領域１００Ｂが画成されており、さらに素子分離領域ＬＩ１上にはビアパッド部１００Ｃが、また素子分離領域ＬＩ３上にはその他の周辺回路部１００Ｄが形成されている。

【0074】

前記素子領域１００Ａにはポリシリコンあるいはアモルファスシリコンよりなるゲート電極Ｇ１およびドレインエクステンション領域１００ａ，ソースエクステンション領域１００ｂ、ドレイン領域１００ｃ，ソース領域１００ｄを有するトランジスタＴｒ１と、ポリシリコンあるいはアモルファスシリコンよりなるゲート電極Ｇ２およびソースエクステンション領域１００ｅ，ドレインエクステンション領域１００ｆ、ソース領域１００ｇ，ドレイン領域１００ｈを有するトランジスタＴｒ２とが、トランジスタＴｒ１のソースエクステンション領域１００ｂとトランジスタＴｒ２のソースエクステンション領域１００ｅを共有し、またトランジスタＴｒ１のソース領域１００ｄとトランジスタＴｒ２のソース領域１００ｇを共有して形成されている。

【0075】

また前記素子領域１０Ｂにはゲート電極Ｇ３およびソースエクステンション領域１００ｉ，ドレインエクステンション領域１００ｊ、ソース領域１００ｋ，ドレイン領域１００ｌを有するトランジスタＴｒ３が形成されており、素子分離領域ＬＩ３上には前記ゲート電極Ｇ１〜Ｇ３と同様なシリコンパターンＧ４が形成されている。

【0076】

前記ゲート電極Ｇ１〜Ｇ３およびシリコンパターンＧ４は、それぞれの側壁絶縁膜ごと、前記シリコン基板１００上に形成されたＳｉＮ膜あるいはＳｉＯＮ膜よりなる酸素バリア膜１０１により覆われ、前記酸素バリア膜１０１上には、例えばプラズマＴＥＯＳ膜よりなる第１の層間絶縁膜１０２が、ＴＥＯＳを原料としたプラズマＣＶＤ法により形成される。

【0077】

さらに前記第１の層間絶縁膜１０２の上面が、例えば化学機械研磨（ＣＭＰ）法により平坦化され、さらに前記平坦化された上面に、膜厚が例えば２０ｎｍのＡｌ_２Ｏ_３膜よりなる水素バリア膜１０３が形成される。

【0078】

前記水素バリア膜１０３上には、前記図２Ａで説明した強誘電体キャパシタＭＣＡの下部電極１７Ａに対応するＰｔ膜と強誘電体膜１８Ａに対応する（１１１）配向した強誘電体膜１８と上部電極１９Ａに対応するＩｒＯ_２膜１９とが、いずれもスパッタ法により順次積層され、まずＩｒＯ_２膜１９およびその下の強誘電体膜１８が個々のキャパシタに対応してパターニングされ、下部電極となるＰｔ膜１７が露出される。さらに上記ＩｒＯ_２膜１９および強誘電体膜１８のパターニングに引き続き、前記強誘電体膜１８中に生じた酸素欠損を回復するための熱処理が酸化雰囲気中において実施され、このようにしてパターニングされたＩｒＯ_２膜１９および強誘電体膜１８を覆って、図２Ａで説明した水素バリア膜２０Ａが形成される（図５では図示せず、図７の拡大断面図を参照）。

【0079】

さらに前記Ｐｔ膜１７上に形成された水素バリア膜２０Ａをパターニングにより除去した後、前記Ｐｔ膜をパターニングして、前記Ｐｔ膜１７よりなる下部電極上を共有し、かかる下部電極上において強誘電体キャパシタＭＣ１あるいはＭＣ２を含む複数の強誘電体キャパシタＭＣＡが所定方向に配列した構造を形成する。

【0080】

さらにこのようにして形成された強誘電体キャパシタＭＣＡの配列を、図２Ａに示した水素バリア膜２１Ａに対応する水素バリア膜（図５では図示せず）により覆い、その上に次の層間絶縁膜１０４を、やはりＴＥＯＳを原料としたプラズマＣＶＤ法により形成する。

【0081】

さらに前記層間絶縁膜１０４中に、個々の強誘電体キャパシタＭＣＡの上部電極１９を露出する多数のビアホールと、共通に形成された下部電極１７を露出する単一のビアホールとを形成し、前記多数のビアホールにビアプラグ１０４Ａを、前記単一のビアホールにビアプラグ１０４Ｂを形成する。

【0082】

また同時に、前記層間絶縁膜１０４からその下の水素バリア膜１０３，層間絶縁膜１０２，酸素バリア膜１０１を貫通するビアホールを形成し、前記トランジスタＴｒ１のソース領域１００ｃにコンタクトするビアプラグ１０４Ｃと、前記トランジスタＴｒ１のドレイン領域１００ｄのドレイン領域１００ｄ、従ってトランジスタＴｒ２のソース領域１００ｇにコンタクトするビアプラグ１０４Ｄと、トランジスタＴｒ２のドレイン領域１００ｈにコンタクトするビアプラグ１０４Ｅと、前記トランジスタＴｒ３のソース領域１００ｉにコンタクトするビアプラグ１０４Ｆと、前記トランジスタＴｒ３のドレイン領域１００ｌにコンタクトするビアプラグ１０４Ｇと、前記シリコンパターンＧ４にコンタクトするビアプラグ１０４Ｈとを形成する。

【0083】

前記層間絶縁膜１０４は、例えば化学機械研磨により表面が平坦化され、次に前記層間絶縁膜１０４の前記平坦化表面上には前記ビアプラグ１０４Ａ〜１０４Ｈに対応して、配線パタ―ン１０５Ａ，１０５Ｂ〜１０５Ｉが形成され、また前記層間絶縁膜１０４の前記平坦化表面上にはさらにパッド領域１００Ｃに形成される電極パッドに対応した配線パタ―ン１０５Ｊ、およびこれを囲むガードリングの一部を構成する配線パタ―ン１０５Ｋが形成される。図示の例では配線パタ―ン１０４Ｆ〜１０４Ｈとビアプラグ１０５Ｆ〜１０５Ｈはそれぞれ対応しており、一方、配線パタ―ン１０５ＡはメモリセルキャパシタＭＣ１のビアプラグ１０４Ａとビアプラグ１０４Ｃを接続し、配線パタ―ン１０５ＥはメモリセルキャパシタＭＣ２のビアプラグ１０４Ａとビアプラグ１０４Ｅを接続し、また配線パタ―ン１０５ＩがメモリセルキャパシタＭＣ２のビアプラグ１０４Ｂに対応して形成されている。これにより、前記メモリセルキャパシタＭＣ１の上部電極１９が前記ビアプラグ１０４Ａ，配線パタ―ン１０５Ａおよびビアプラグ１０４Ｃを介して、メモリセルトランジスタＴｒ１のドレイン領域１００ｃに接続され、またメモリセルキャパシタＭＣ２の上部電極１９が前記ビアプラグ１０４Ａ，配線パタ―ン１０５Ｅおよびビアプラグ１０４Ｅを介して、メモリセルトランジスタＴｒ２のドレイン領域１００ｈに接続される。

【0084】

前記層間絶縁膜１０４上には、前記配線パタ―ン１０５Ａ，１０５Ｂ〜１０５Ｉを覆ってＡｌ_２Ｏ_３よりなる水素バリア膜１０６が、例えば２０ｎｍ〜３０ｎｍの膜厚で形成され、さらに前記水素バリア膜１０６上には層間絶縁膜１０７が、例えばＴＥＯＳを原料としたプラズマＣＶＤ法により形成され、表面が平坦化される。

【0085】

さらに前記層間絶縁膜１０７の前記平坦化表面上には、例えばＡｌ_２Ｏ_３よりなる水素バリア膜１０８が例えば５０ｎｍの膜厚で形成され、さらにその上に次の層間絶縁膜１０９が、例えばＴＥＯＳを原料としたプラズマＣＶＤ法により形成される。層間絶縁膜１０９およびその下の水素バリア膜１０８は、前記層間絶縁膜１０７の平坦化表面に対応した平坦な表面を有している。

【0086】

次に図示の例では前記層間絶縁膜１０９中に、その下の水素バリア膜１０８，層間絶縁膜１０７および水素バリア膜１０６を貫通して、ビアプラグ１０９Ｂ，１０９Ｄ〜１０９Ｋが、それぞれ配線パタ―ン１０５Ｂ，１０５Ｄ〜１０５Ｋに対応して形成される。なおビアパッド部１００Ｃに対応したビアプラグ１０９Ｊは、形成されるビアパッドを力学的に支えるため、多数のビアプラグの配列により構成されている。図５では、これら多数のビアプラグの配列を、一括してビアプラグ１０９Ｊとして表示してある。

【0087】

前記層間絶縁膜１０９上には前記ビアプラグ１０９Ｂ，１０９Ｄ〜１０９Ｋにそれぞれ対応して配線パタ―ン１１０Ｂ，１１０Ｄ〜１１０Ｋが形成されており、さらに前記層間絶縁膜１０９上には前記配線パタ―ン１０５Ｂ，１０５Ｄ〜１０５Ｋを覆って、次の層間絶縁膜１１０が、例えばＴＥＯＳを原料としたプラズマＣＶＤ法により形成されている。さらに前記層間絶縁膜１１０上には例えばＡｌ_２Ｏ_３よりなる水素バリア膜１１１が例えば５０ｎｍの膜厚で形成されており、さらに前記水素バリア膜１１１上には次の層間絶縁膜１１１２が、やはりＴＥＯＳを原料としたプラズマＣＶＤ法により形成されている。前記層間絶縁膜１１２およびその下の水素バリア膜１１１および層間絶縁膜１１０は、前記層間絶縁膜１０９の平坦化表面に対応した平坦な表面を有している。

【0088】

前記層間絶縁膜１１２中には、それぞれ前記配線パタ―ン配線パタ―ン１１０Ｂ，１１０Ｄ〜１１０Ｋに対応したビアプラグ１１２Ｂ，１１２Ｄ〜１１２Ｋが形成されており、前記層間絶縁膜１１２上には前記ビアプラグ１１２Ｂ，１１２Ｄ〜１１２Ｋにそれぞれ対応して配線パタ―ン１１３Ｂ，１１３Ｄ〜１１３Ｋが形成されている。ここで配線パタ―ン１１３Ｊはビアパッド部１００Ｃにおいてビアパッドを形成し、ガードリングを構成する配線パタ―ン１１３Ｋにより囲まれている。

【0089】

さらに前記層間絶縁膜１１２上には次の層間絶縁膜１１３が、例えばＴＥＯＳを原料としたプラズマＣＶＤ法により、前記配線パタ―ン１１３Ｂ，１１３Ｄ〜１１３Ｋを覆って形成されており、さらに前記層間絶縁膜１１３中には、前記ビアパッド１１３Ｊを露出する開口部１１３ＰＤが形成されている。

【0090】

さらに前記層間絶縁膜１１３上にはＳｉＮなどよりなるパッシベーション膜１１４が形成され、前記パッシベーション膜１１４中には前記開口部１１３ＰＤに一致して、開口部１１４ＰＤが形成される。実際には開口部１１３ＰＤは、開口部１１４ＰＤと同時に形成されるのが好ましい。

【0091】

さらに前記パッシベーション膜１１４はさらにポリイミド保護膜１１５により覆われており、前記ポリイミド保護膜１１５には、前記開口部１１４ＰＤを介してビアパッド１１３Ｊを露出する開口部１１５ＰＤが形成される。

【0092】

図６Ａは、このような強誘電体メモリを集積化した半導体集積回路装置において形成されるメモリセルアレイ１の全体を示す平面図、図６Ｂは前記図６Ａ中、前記メモリセルアレイ１のうち、枠で囲んだ部分を拡大して示す拡大平面図である。

【0093】

特に図６Ｂを参照するに、Ｐｔよりなる前記下部電極１７はストライプ状の形状を有し、メモリセルアレイ１中に行列状に、かつ互いに平行な関係で配列されている。

【0094】

各々の下部電極１７上には強誘電体膜１８が、前記下部電極１７に対応した大きさおよび形状でストライプ状に形成されており、さらに前記強誘電体膜１８上には、個々のメモリセルキャパシタＭＣＡに対応して多数のビアプラグ１０４Ａが、図示の例では二列に配列されている。なお図６Ｂでは下部電極１７が見えるように多少下部電極１７のストライプパタ―ン幅を強誘電体膜１８のストライプパタ―ンの幅よりも大きく描画しているが、実際にはこれらは同じパタ―ン幅でパターニングされている。

【0095】

一つの下部電極１７について注目すると、ストライプ状の当該下部電極１７の両端にはビアプラグ１０４Ｂが形成されており、これらのビアプラグ１０４Ｂは、当該下部電極１７上に形成された、多数の上部電極１９にそれぞれ対応した多数の強誘電体キャパシタＭＣＡに共通に設けられている。

【0096】

なお図６Ｂの例では、左端のビアプラグ１０４Ｂ*が、図６Ａの平面図と対比してわかるように、図６Ａのメモリセルアレイ１の左端に形成されたビアプラグ１０４に対応している。このような大きなメモリセルアレイ１の周辺部に形成された強誘電体キャパシタは、様々な理由で特性が不良になりやすいため、メモリセルアレイ１の周辺部から２〜３個までの強誘電体キャパシタはダミーセルアレイ１９_DUMMYとされ、強誘電体メモリなどの半導体装置の動作、すなわちデータの書込や読み出しには使われない。実際の強誘電体メモリなどの半導体装置で使われるのは、前記ダミーセルアレイ１９_DUMMYの内側の実動作メモリセルアレイ１９_REALであり、これら実動作セルアレイ１９_REALに対しては、データの書込や読み出しなどの動作が通常のように行われる。前記実動作セルアレイ１９_REALおよびダミーセルアレイ１９_DUMMY中のメモリセルは、いずれもそれぞれの強誘電体キャパシタＭＣＡと、これを駆動するトランジスタＴｒ１やＴｒ２のようなトランジスタより構成されているものと定義する。

【0097】

図７は、図６Ｂのメモリセルアレイの線Ａ−Ａ’に沿った断面を、前記ビアプラグ１０４Ａおよび１０４Ｂが形成される前の状態について示す断面図である。図７の断面図では、ダミーセルは図示されない。

【0098】

図７を参照するに、前記層間絶縁膜１０４上にはレジストパターンＲ１が形成され、前記層間絶縁膜１０４中には前記レジストパターンＲ１をマスクとしたドライエッチングにより、前記ビアプラグ１０４Ｂのためのビアホール１０４ｂが、前記下部電極１７を露出するように形成されている。また前記層間絶縁膜１０４中には、それぞれの強誘電体メモリセルを構成する強誘電体キャパシタＭＣＡに対応して、前記ビアプラグ１０４Ａのためのビアホール１０４ａが、前記上部電極１９を露出するように形成されている。なお図示の例ではＩｒＯ_２よりなる前記上部電極１９は、非化学量論組成ＩｒＯｘを有し酸化度のより低い下部１９ａと、より化学量論組成ＩｒＯ_２、あるいはこれに近い組成を有し、従って酸化度の高い上部電極１９ｂの積層より構成されている。

【0099】

かかる構造では、前記ビアホール１０４ｂを形成する際に、Ｐｔよりなる下部電極１７の一部が飛散し、レジストパターンＲ１の上部にＰｔを主成分とする不純物粒子１７Ｚとして堆積することがある。

【0100】

レジストパターンＲ１は一般に炭素と水素の化合物であるため、このようなパターニング工程の際に、例えばドライエッチングのためのプラズマの作用で水素を放出する場合があるが、放出された水素はこのようなＰｔを主とする不純物粒子１７Ｚの触媒作用により活性化され、活性水素Ｈ*が形成されるおそれがある。このような活性水素Ｈ*が下部電極１７と強誘電体膜１８の界面を伝搬してメモリセルアレイ１内に侵入すると、強誘電体膜１８を構成するＰＺＴなどの強誘電体を還元してしまい、強誘電体メモリセルは必要な強誘電性を失ってしまう。またこのようなビアホール１０４ｂに侵入した水素も、下部電極１７を構成するＰｔの触媒作用により活性化して、強誘電体膜１８を還元するように作用する。

【0101】

このような水素による強誘電体膜１８の還元が最も強く表れる実動作セルアレイ１９_REALは、図７より明らかなように最もビアホール１０４ｂに近いセル１９Ｍであると考えられる。なおビアホール１０４ａにも水素は侵入する可能性があるが、上部電極１９のうち、特に上側の電極部分１９ｂは先にも述べたように化学量論組成ＩｒＯ_２に近い組成を有しているため、またＰｔを含んでいないため触媒作用は弱く、強誘電体膜１８の特性に深刻な問題は生じない。

【0102】

このようなことから、強誘電体メモリセルのメモリセルアレイを有する本実施形態による半導体集積回路装置８０の場合、最も強誘電体膜の劣化が進む実動作セルアレイ１９_REALは、前記シリコン基板１００に対応するシリコンウェハ６０の中心部に位置する半導体チップのうち、もっとも下部電極ビア１０４Ｂに最も近い、従って水素源に最も近い実動作セル１９Ｍであると考えられる。

【0103】

そこで本実施形態では強誘電体キャパシタの疲労試験を行う際、ウェハ上における結晶配向ないし疲労特性の面内分布に関する事前の情報に基づいて、最も強誘電体膜の劣化が顕著な例えばウェハ中心部の特定領域を選び、さらに前記特定領域に含まれるメモリセルアレイのうち、最も下部電極ビア１０４ｂに近い特定の強誘電体メモリセル１９Ｍを選び、これに対して所定の保証回数の疲労試験を行うことで、そのウェハ上に形成された半導体チップに対して所定の書き換え回数を保証する。このような特定の強誘電体メモリセルが所定の疲労試験に合格すれば、それよりも特性が良好と考えられる他の強誘電体メモリセルも、上記所定の疲労試験に合格するものと考えてさしつかえない。

【0104】

なお図７の工程の後、前記ビアホール１０４ａ，１０４ｂはタングステンで充填され、ビアプラグ１０４Ａ，１０４Ｂがそれぞれ形成される。

【0105】

図８は本実施形態により図５の強誘電体メモリが形成されているウェハに対して実施される試験、すなわち疲労試験および動作試験の概要を示すフローチャートである。

【0106】

図８を参照するに、本実施形態では前記シリコンウェハ６０上に例えば図７の半導体集積回路装置が、それぞれの強誘電体キャパシタを伴って形成されており、ステップ４１において前記モニタパタ―ン６０Ｍを使って、疲労試験が例えば１０⁷回程度行われ、強誘電体キャパシタの疲労特性にもとづいて概略的な強誘電体膜の品質が確認される。前記ステップ４１のモニタチェックをパスしないウェハは破棄され、次のウェハが試験される。なおこのウェハ６０上への強誘電体キャパシタの形成は、前記図３のデータベース４１に格納されている情報が前提としている製造方法、例えば強誘電体キャパシタの強誘電体膜として（１１１）配向したＰＺＴ膜を、スパッタ法により形成するなど、と同じ製造方法により行われる。

【0107】

次にステップ４２において、前記ウェハ６０上において最も（１１１）配向の程度が劣るチップ領域が、前記図４Ｂあるいは図４Ｃで説明したプロセスにより取得された面内分布に関する情報に基づいて選択される。前記強誘電体膜１８としてスパッタ法やゾルゲル法により形成されたＰＺＴ膜を使う場合には、ステップ４２においてウェハ中心部のチップ領域６１Ｃが選択される。先にも述べた通り、異なる製造方法や異なる材料系を使う場合には、ステップ４２で選択されるチップ領域はウェハ中心部以外のチップ領域である可能性がある。

【0108】

次にステップ４２Ａにおいて、前記選択されたチップ領域６１Ｃに形成されているメモリセルアレイのうち、下部電極１７へのビアプラグ１０４Ｂに最も近い実動作メモリセルが選択され、当該実動作メモリセルを構成する強誘電体キャパシタに対して、９０℃で書込および読み出しが所定の保証回数、例えば１×１０¹¹回行われ、これにより疲労試験が実行される。選択された特定領域においてこのようなビアプラグ１０４Ｂに最も近い実動作メモリが複数存在する場合には、そのうちの任意の実動作メモリが選択される。

【0109】

さらにステップＳ４３では前記ステップ４２Ａにおいて選択された実動作メモリについて、所定の保証回数、例えば１×１０¹¹回以上、書込および読み出しを繰り返し、疲労特性を評価する。所定の疲労特性が得られていなければ、そのウェハはステップ４４において破棄され、次のウェハを使った次の試験がステップ４１において開始される。

【0110】

一方ステップ４３の結果、選択されたチップ領域の選択された実動作メモリセルについての疲労特性試験が合格であった場合、ステップ４５において、先に図４Ａで説明した動作試験（プローブ試験）が行われる。先にも説明したように、この動作試験はウェハ６０上の全てのチップ領域の全てのメモリセルに対して実行される。前記ステップ４５の内容は、図４Ａのフローチャートの場合と同じで、ステップ５１における９０℃でのプローブ試験１と、ステップ５２における２５０℃でのエージングと、ステップ５３における９０℃でのプローブ試験２と、ステップ５４における２５０℃でのエージングと、ステップ５５における９０℃でのプローブ試験３と、より構成される。

【0111】

さらに前記ステップ４６において、前記ステップ４５の動作試験の結果に基づいて歩留まりが判定され、ステップ４７において、前記疲労試験で使われた半導体装置、および前記動作試験で不良と判定された半導体装置を含む半導体チップが不良として、図４Ａの試験プロセスを制御しているシステムに登録される。

【0112】

さらにステップ４８において前記ウェハ６０の半導体チップへのダイシング工程が実行され、ステップ４９において登録された不良チップを除く良品チップが選択され、ステップ５０において選択された良品チップが製品として出荷される。

【0113】

［第３の実施形態］
図９は、前記図２Ｂで説明したスタック型の強誘電体メモリを集積化した半導体集積回路装置８０Ａの構成を示す断面図である。

【0114】

図９を参照するに半導体集積回路装置８０Ａは図１のシリコンウェハ１０あるいは図４のシリコンウェハ６０に対応するシリコン基板２００上に構成されており、前記シリコン基板２００上にはＬＯＣＯＳ型の素子分離領域ＬＩ１，ＬＩ２，ＬＩ３により強誘電体セル部の素子領域２００Ａおよびロジック回路部の素子領域２００Ｂが画成されている。

【0115】

前記素子領域２００Ａにはポリシリコンあるいはアモルファスシリコンよりなるゲート電極Ｇ１およびドレインエクステンション領域２００ａ，ソースエクステンション領域２００ｂ、ドレイン領域２００ｃ，ソース領域２００ｄを有するトランジスタＴｒ１と、ポリシリコンあるいはアモルファスシリコンよりなるゲート電極Ｇ２およびソースエクステンション領域２００ｅ，ドレインエクステンション領域２００ｆ、ソース領域２００ｇ，ドレイン領域２００ｈを有するトランジスタＴｒ２とが、トランジスタＴｒ１のソースエクステンション領域２００ｂとトランジスタＴｒ２のソースエクステンション領域２００ｅを共有し、またトランジスタＴｒ１のソース領域２００ｄとトランジスタＴｒ２のソース領域２００ｇを共有して形成されている。

【0116】

また前記素子領域２００Ｂにはゲート電極Ｇ３およびソースエクステンション領域２００ｉ，ドレインエクステンション領域２００ｊ、ソース領域２００ｋ，ドレイン領域２００ｌを有するトランジスタＴｒ３が形成されており、素子分離領域ＬＩ３上には前記ゲート電極Ｇ１〜Ｇ３と同様なシリコンパターンＧ４が形成されている。

【0117】

前記ゲート電極Ｇ１〜Ｇ３およびシリコンパターンＧ４は、それぞれの側壁絶縁膜ごと、前記シリコン基板２００上に形成された例えばＳｉＮ膜あるいはＳｉＯＮ膜よりなる酸素バリア膜２０１により覆われ、前記酸素バリア膜２０１上には第１の層間絶縁膜２０２が、例えばＴＥＯＳを原料としたプラズマＣＶＤ法により形成される。

【0118】

前記第１の層間絶縁膜２０２中には、その下の酸素バリア膜２０１を貫通して前記トランジスタＴｒ１のドレイン領域２００ｃに電気的にコンタクトするビアプラグ２０２Ａと、前記酸素バリア膜２０１を貫通して前記トランジスタＴｒ２のドレイン領域２００ｃに電気的にコンタクトするビアプラグ２０２Ｂと、前記酸素バリア膜２０１を貫通して前記トランジスタＴｒ１のソース領域２００ｄ、従ってトランジスタＴｒ２のソース領域２００ｇに電気的にコンタクトするビアプラグ２０２Ｃと、前記酸素バリア膜２０１を貫通して前記トランジスタＴｒ３のソース領域２００ｋに電気的にコンタクトするビアプラグ２０２Ｄと、前記酸素バリア膜２０１を貫通して前記トランジスタＴｒ３のドレイン領域２００ｌに電気的にコンタクトするビアプラグ２０２Ｅと、前記酸素バリア膜２０１を貫通して前記シリコンパターンＧ４に電気的にコンタクトするビアプラグ２０２Ｆと、が形成されている。

【0119】

さらに前記第１の層間絶縁膜２０２の上面が、例えば化学機械研磨（ＣＭＰ）法により平坦化され、さらに前記平坦化された上面に、膜厚が例えば２０ｎｍのＡｌ_２Ｏ_３膜よりなる水素バリア膜２０３が形成される。

【0120】

前記平坦化された酸素バリア膜２０３上には、薄い層間絶縁膜２０４が例えばＴＥＯＳを原料としたプラズマＣＶＤ法により平坦な表面で形成されており、前記層間絶縁膜２０４中には、その下の酸素バリア膜２０３を貫通して前記ビアプラグ２０２Ａおよび２０２Ｂにそれぞれ電気的にコンタクトするビアプラグ２０４Ａおよび２０４Ｂが形成されている。

【0121】

さらに前記層間絶縁膜２０４上には前記図２Ｂで説明した強誘電体キャパシタＭＣＢの下部電極１７Ｂに対応する例えばＰｔ膜１７と前記強誘電体膜１８Ｂに対応する例えば（１１１）配向したＰＺＴ１８と前記上部電極１９Ｂに対応する例えばＩｒＯ_２膜１９とが、順次積層される。

【0122】

このようにして形成された、例えばＰｔ膜１７とＰＺＴ膜１８とＩｒＯ_２膜１９の積層体は、トランジスタＴｒ１，Ｔｒ２などの各々のメモリセルトランジスタに対応してパターニングされ、前記ビアプラグ２０４Ａおよび２０４Ｂ上に、前記Ｐｔ膜１７と前記（１１１）配向したＰＺＴ膜１８とＩｒＯ_２膜１９をスパッタ法により順次積層した強誘電体キャパシタＭＣ１，ＭＣ２が、前記メモリセルキャパシタＭＣＢとしてそれぞれ形成される。なお図示の例では、前記各々の強誘電体キャパシタＭＣＢにおいて、ＩｒＯ_２膜１９よりなる上部電極上に薄いＰｔ膜２９０が形成されている。

【0123】

このようにして形成された強誘電体キャパシタＭＣＢは、前記層間絶縁膜２０４上に例えば５０ｎｍの膜厚で堆積されたＡｌ_２Ｏ_３よりなる水素バリア膜２０５により覆われ、前記水素バリア膜２０５上には次の層間絶縁膜２０６が、やはりＴＥＯＳを原料としてプラズマＣＶＤ法により、前記強誘電体キャパシタＭＣＢを覆うように形成される。

【0124】

前記層間絶縁膜２０６は表面が例えば化学機械研磨法により平坦化され、さらに前記層間絶縁膜２０６上にはＡｌ_２Ｏ_３よりなる次の水素バリア膜２０７と、次の層間絶縁膜２０８とが順次形成される。層間絶縁膜２０８は、例えばＴＥＯＳを原料としたプラズマＣＶＤ法により形成される。

【0125】

さらに前記層間絶縁膜２０８中には、その下の水素バリア膜２０７および層間絶縁膜２０６，さらに水素バリア膜２０５を貫通して、前記強誘電体キャパシタＭＣＢ、すなわち強誘電体キャパシタＭＣ１およびＭＣ２の上部電極の一部を構成するＰｔ膜２９０にそれぞれコンタクトするビアプラグ１０８Ａおよび１０８Ｂが形成され、また前記層間絶縁膜２０８中には、その下の水素バリア膜２０７、層間絶縁膜２０６，水素バリア膜２０５，層間絶縁膜２０４および水素バリア膜２０３を順次貫通して、前記ビアプラグ２０２Ｃ、２０２Ｄ，２０２Ｅおよび２０２Ｆにそれぞれ電気的にコンタクトするビアプラグ２０８Ｃ，２０８Ｄ，２０８Ｅおよび２０８Ｆが形成されている。

【0126】

さらに前記層間絶縁膜２０８上には、図示は省略するが、配線パタ―ンが形成される。

【0127】

図１０は、このようなスタック型の強誘電体メモリを集積化した半導体集積回路装置８０Ａにおいて形成されるメモリセルアレイ１Ａの概略を示す平面図である。

【0128】

図１０を参照するに、メモリセルアレイ１Ａは破線で囲んだ実動作メモリセルアレイ１９_REALの配列を含み、図示の例では前記実動作メモリセルアレイ１９_REALを囲んでダミーセルアレイ１９_DUMMYが、１列分形成されているのがわかる。

【0129】

図１０では前記メモリセルアレイ１Ａを構成する強誘電体キャパシタＭＣＢにおいて下部電極１７および強誘電体膜１８を平面図にて図示するため、下部電極１７が最も大きく、上部電極１９が最も小さいように描いてあるが、図９の断面図に示すように、下部電極１７，強誘電体膜１８および上部電極１９は同じ形状を有するものであってもよい。

【0130】

図１１は、このようにして形成されたメモリセルアレイ１Ａにおいて、ＭＣ１，ＭＣ２などの強誘電体キャパシタＭＣＢを形成した後、２０８Ａ，２０８Ｂなどの上部電極に電気接続されるビアプラグを形成する工程を示す。

【0131】

図１１を参照するに、このような工程は、前記層間絶縁膜２０８上に有機物よりなり水素源として作用するレジスト膜Ｒ２を形成し、前記レジスト膜Ｒ２をマスクに、前記層間絶縁膜２０８中に、前記ビアプラグ２０８Ａ，２０８Ｂのためのビアホール２０８ａ，２０８ｂを、その下の水素バリア膜２０７および層間絶縁膜２０６を貫通し、前記強誘電体キャパシタＭＣ１，ＭＣ２の上部電極１９を覆うＰｔ膜２９０が露出するように形成することで実行される。

【0132】

このようなパターニングプロセスにおいては、前記レジスト膜Ｒ２から水素が放出されてビアホール２０８ａ，２０８ｂに侵入すると、前記Ｐｔ膜２９０において活性化され、強誘電体膜１８が還元される問題が生じる。

【0133】

このため一般に図１１のような上部ビアホールを形成する工程の後、レジスト膜Ｒ２を除去した上で強誘電体キャパシタＭＣＢを酸素雰囲気中で熱処理し、強誘電体膜の酸素欠損回復を行うのが一般的であるが、図１２に示すようにメモリセルアレイ１Ａのうち、太線で示した最外周部に配列している強誘電体キャパシタＭＣＢは、その外側に連続的な、すなわち開口部がパターニングされていないレジスト膜Ｒ２が多量に延在しているため、細線で示したより内側の強誘電体キャパシタＭＣＢよりも多量の水素の影響を受けやすい。換言すると、このような最外周に配列している強誘電体キャパシタＭＣＢの疲労特性が、レジスト膜Ｒ２を水素源とする水素により最も劣化を生じやすいと考えられる。そのうち特に劣化しやすいのが、２方向から水素が供給される角部に位置する強誘電体キャパシタである。なお図１２では、図１０のメモリセルアレイ１Ａのうち、実動作セルアレイ１９_REALのみを示しており、その外側に形成されているダミーセルアレイ１９_DUMMYは図示していない。

【0134】

そこで本実施形態では、図８の試験の際、ステップ４２Ａにおいて疲労特性を試験するメモリセルとして、実動作メモリセルアレイ１９_REALのうち、図１２に示したように最外周に配列されたメモリセル、好ましくは角部のメモリセルを、最も疲労特性が劣化しやすいメモリセルとして選択し、当該強誘電体キャパシタＭＣＢに対して所定回数の疲労試験を実施する。ただし図１２は前記図１１の断面に対応する平面図であり、強誘電体キャパシタＭＣＢが行列状に配列してアレイを形成し、前記ビアホール２０８ａ，２０８ｂに対応するビアホール２０８において、前記強誘電体キャパシタＭＣＢの上部電極１９を覆うＰｔ膜２９０が露出されている。

【0135】

続く疲労特性評価ステップ４３においてこのような最も疲労特性が劣化し易い実動作メモリセルが前記所定の疲労試験において不合格であった場合には、前記図８のステップ４４でそのウェハは破棄される。一方、合格であった場合には、試験プロセスは次のステップ４６に進む。

【0136】

図８の以後のステップは、先に説明した場合と同じである。

【0137】

なお上記図１２を参照した、疲労試験のためのメモリセルの選択方法は、先の図５に示すプレーナ型の強誘電体メモリを集積化した半導体集積回路装置８０の疲労試験においても同様に有効である。

【0138】

すなわち図６Ａ，図６Ｂに示すメモリセルアレイ１において、最も疲労特性が劣化しやすい実動作メモリセルとして、図６Ｂ中に○で囲んだメモリセルＭＣＡが、対応するビアホール１０４ｂに最も近く、かつメモリセルアレイ１を囲むレジスト膜Ｒ１からの水素の影響を最も受けやすい。これは図７に示されるレジスト膜Ｒ１が、図示されているメモリセルアレイの領域外ではパターニングされず連続的に延在するため、大規模な水素源を構成し、従ってメモリセルアレイ中、実動作メモリセルアレイ１９_REAL最外周部が最も水素の影響を受けやすいためである。図６Ｂ中、○で囲んだメモリセルＭＣＡは、このように実動作メモリセルアレイ１９_REALの最外周部に位置するため、より内側のメモリセルＭＣＡよりも水素の影響を受けやすく、かつビアプラグ１０４Ｂ*に最も近いため、図７に示すようにビアプラグ１０４Ｂ*を形成する際にビアホール１０４ｂに侵入した水素の影響を最も受けやすいためである。

【0139】

そこで、前記図８のステップ４２Ａにおいて、このようなメモリセルを選択することで、製品として出荷される半導体チップに疲労特性が不良のものが混入することを、わずかな試験で回避することができる。

【0140】

［第４の実施形態］
先に説明した図４あるいは図８の試験方法では、ステップ２の疲労試験をステップ５の動作試験の前に行っている。このため、実際には、ステップ２の疲労試験で使われる特定領域の強誘電体キャパシタが、正常に動作しない場合も考えられる。

【0141】

本実施形態では、このような場合に備えて、試験開始直後にステップ０において、前記情報により指定され、疲労試験が行われる特定領域のメモリセルを選び、その動作特性を、ステップ５の場合と同様に測定する。

【0142】

図１３は、第４の実施形態による試験の概要を示すフローチャートである。ただし図１３中、先の実施形態で説明した工程には同一の参照符号を付し、説明を省略する。

【0143】

図１３を参照するに、本実施形態では指定されたメモリセルが前記ステップ０の動作試験に合格したならば次にステップ１に進み、先に図４あるいは図８で説明した試験が行われるのに対し、そのメモリセルが不合格であり、従って疲労試験が実施できない場合には、前記図６Ｂの他の実動作メモリセル、例えば○で囲んだメモリセルＭＣＡの右隣の実動作メモリセルＭＣＡが代替メモリセルとして選択され、再びステップ０の動作試験が行われる。

【0144】

前記ステップ０の動作試験は、一つでも合格すれば打ち切られ、ステップ１でウェハの均一性を確認した後、その合格したメモリセルを使ってステップ２の疲労試験が実施される。なおこのような代替メモリセルの選択は、隣接の実動作メモリセルに限られるものではなく、例えば図６Ａのメモリセルアレイ１の他の３隅で、同様なビアプラグ１０４Ｂ*に最も近いメモリセルを選択することも可能である。また図１２のスタック型のメモリセルアレイでは、太線で示した実動作メモリセルのいずれかを選ぶことができる。

【0145】

なおこのような動作試験をウェハ上の全てのメモリセルに対して行ってしまうと、その後の疲労試験で全てのメモリセルが不良となる恐れがあるので、ステップ０の動作試験は、試験後不良とされる特定のチップ領域に限定される。

【0146】

［第５の実施形態］
図１４Ａは、第５の実施形態による半導体装置、特に強誘電体メモリセルの構成を示す平面図を示す。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。

【0147】

より具体的には図１４Ａは、プレーナ型強誘電体メモリセルの平面図を示す。

【0148】

図１４Ａを参照するに、図１４Ａの平面図は先に説明した図６Ｂの平面図に対応しているが、本実施形態では、○で囲んだ疲労特性の測定に使われる実動作メモリセルＭＣＡに最も近いビアプラグ１０４Ｂ**の径を、他のビアプラグ１０４Ｂあるいは１０４Ｂ*よりも例えば１．３倍程度大きく形成している。

【0149】

かかる構成によれば、図１４Ａ中○で囲んだ測定に使われる強誘電体メモリセルに対するビアプラグ１０４Ｂ**からの水素の影響を確実に強めることができ、疲労特性を確実に劣化させることができる。従ってこのような○で囲んだ強誘電体メモリセルにおいて測定した疲労特性が合格すれば、そのウェハ上の全ての強誘電体メモリセルは疲労特性において合格すると判定することができる。

【0150】

図１４Ｂは前記１４Ａの実施形態の一変形例を示す平面図である。

【0151】

図１４Ｂを参照するに、本実施形態では○で囲んだ強誘電体メモリＭＣＡに最も近いビアプラグ１０４Ｂ**が、他のビアプラグ１０４Ｂや１０４Ｂ*よりも実動作メモリセルアレイ１９_REALに近接して形成されていることがわかる。

【0152】

かかる構成によっても、図１４Ｂ中○で囲んだ測定に使われる強誘電体メモリセルに対するビアプラグ１０４Ｂ**からの水素の影響を確実に強めることができ、疲労特性を確実に劣化させることができる。従ってこのような○で囲んだ強誘電体メモリセルにおいて測定した疲労特性が合格すれば、そのウェハ上の全ての強誘電体メモリセルは疲労特性において合格すると判定することができる。

【0153】

このような径を拡大した、あるいは疲労特性を測定される強誘電体キャパシタＭＣＡに近接させたビアプラグ１０４Ｂ**は、製品となる半導体装置を製造する際、データベースにおける結晶配向性の面内分布より疲労特性が最も劣ると推定されるチップ領域において、実動作メモリセルアレイの最も外周に形成しておくのが好ましい。

【0154】

同様に、図１５に示すようにスタック型の強誘電体メモリにおいても、実動作メモリセルアレイ１９_REALの最外周の角部に位置する強誘電体キャパシタＭＣＢ*において前記開口部２０８を例えば１．３倍程度拡げることにより、これらの強誘電体キャパシタにおける疲労特性を劣化させることができる。

【0155】

そこでこのような劣化した疲労特性を有する強誘電体キャパシタにおいて疲労特性が合格したならば、同じウェハ上の他の強誘電体キャパシタにおいても疲労特性が合格していると確実に判定することができる。

【0156】

このような径を拡大した強誘電体キャパシタＭＣＢ*は、製品となる半導体装置を製造する際、データベースにおける結晶配向性の面内分布より疲労特性が最も劣ると推定されるチップ領域において、実動作メモリセルアレイ１９_REALの最も外周の角部に形成しておくのが好ましい。

【0157】

なお上記の各実施形態は、強誘電体膜がスパッタ法により形成される場合について説明したが、上記の説明よりわかるように強誘電体膜を他の製造方法、例えばゾルゲル法やＭＯＣＶＤ法により形成する場合でも上記の説明は有効である。この場合には、データベース４１から読み出される情報として、製品となる強誘電体メモリの製造に使われる製造方法に対応した情報を読み出せばよい。

【0158】

以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
基板上に形成された強誘電体キャパシタの疲労特性の面内分布を取得する第１の工程と、
前記面内分布に基づいて、半導体装置を製造する第２の工程と、
を含み、
前記第２の工程は、
前記半導体装置が形成される基板上に複数の強誘電体キャパシタを形成し、
前記第１の工程で取得された疲労特性の面内分布から、前記半導体装置が形成される基板上の特定領域を指定し、
前記特定領域に形成された前記強誘電体キャパシタについて疲労特性を測定し、
前記特定領域の強誘電体キャパシタについて測定した前記疲労特性に基づき、前記特定領域の強誘電体キャパシタについて良否判定を行い、
前記良否判定の結果が良であれば、前記複数の強誘電体キャパシタの全てについて良と判定することを特徴とする半導体装置の製造方法。
（付記２）
前記第１および前記第２の工程における強誘電体キャパシタは、いずれも上部電極および下部電極のいずれかに、水素に対する触媒作用を有する金属を有することを特徴とする付記１記載の半導体装置の製造方法。
（付記３）
前記面内分布の取得は、予め前記第１の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶品質の分布を測定することによりなされることを特徴とする付記１または２記載の半導体装置の製造方法。
（付記４）
前記面内分布の取得は、予め前記第１の工程において前記基板上に形成された強誘電体キャパシタに用いられている強誘電体膜の結晶配向の分布の測定によりなされることを特徴とする付記１〜３のうち、いずれか一項記載の半導体装置の製造方法。
（付記５）
前記第１の工程および前記第２の工程において前記強誘電体膜はいずれもＰＺＴ膜であり、前記特定領域の指定では、前記製品となる半導体装置が形成される基板上において前記強誘電体膜が（１１１）配向あるいは（２２２）配向を示す配向率が９０％以下となるような領域を、前記面内分布に基づいて前記特定領域として指定することを特徴とする付記１〜４のうち、いずれか一項記載の半導体装置の製造方法。
（付記６）
前記第２の工程は、製品として出荷される半導体装置が形成される全ての基板について、順次実行されることを特徴とする付記１〜５のうち、いずれか一項記載の半導体装置の製造方法。
（付記７）
前記製品となる半導体装置が形成される基板上には、前記半導体装置のチップに対応した複数のチップ領域が画成されており、前記複数の強誘電体キャパシタは前記複数のチップ領域の各々にアレイの形で形成されており、前記アレイは実動作キャパシタのアレイと前記実動作キャパシタのアレイを囲むダミーキャパシタのアレイとを含み、前記良否判定を行う強誘電体キャパシタは、前記特定領域に含まれる実動作キャパシタのアレイから選ばれることを特徴とする付記１〜６のうち、いずれか一項記載の半導体装置の製造方法。
（付記８）
前記第２の工程における前記良否判定は、前記実動作キャパシタのアレイのうち、水素の発生源に最も近い強誘電体キャパシタを選んで実行されることを特徴とする付記７記載の半導体装置の製造方法。
（付記９）
前記第２の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周に含まれる強誘電体キャパシタから選ばれることを特徴とする付記７記載の半導体装置の製造方法。
（付記１０）
前記第２の工程において前記良否判定を行う強誘電体キャパシタは、前記実動作キャパシタのアレイの最外周の角部から選ばれることを特徴とする付記７記載の強誘電体キャパシタ。
（付記１１）
前記チップ領域の各々において前記強誘電体キャパシタは、前記アレイ中の複数の強誘電体キャパシタがＰｔよりなる下部電極を共有し前記下部電極の一端に配線パタ―ンがビアプラグを介して電気的に接続されるプレーナ構造を形成し、前記良否判定を行われる前記強誘電体キャパシタは、前記ビアプラグに最も近い強誘電体キャパシタであることを特徴とする付記１記載の半導体装置の製造方法。
（付記１２）
前記チップ領域の各々において前記強誘電体キャパシタは、前記アレイ中の複数の強誘電体キャパシタがＰｔよりなるそれぞれの下部電極を有し前記それぞれの下部電極にそれぞれのビアプラグが電気的に接続されるスタック構造を形成することを特徴とする付記８〜１０のうち、いずれか一項記載の半導体装置の製造方法。
（付記１３）
基板上に形成されたトランジスタと、
前記トランジスタの上方に形成され、共通の下部電極上に複数の上部電極を形成したプレーナ構造の複数の強誘電体キャパシタと、
前記下部電極に接続されたビアプラグと、を有し、
前記複数の強誘電体キャパシタのうちの少なくとも１つのビアプラグの大きさが、他のビアプラグの大きさよりも大きいことを特徴とする半導体装置。
（付記１４）
基板上に形成されたトランジスタと、
前記トランジスタの上方に形成され、共通の下部電極上に複数の上部電極を形成したプレーナ構造の複数の強誘電体キャパシタと、
前記下部電極に接続されたビアプラグと、を有し、
前記複数の強誘電体キャパシタのうちの少なくとも１つのビアプラグと同じ下部電極上に搭載されている最も近いキャパシタとの距離が、他のビアプラグと最も近いキャパシタとの距離よりも近いことを特徴とする半導体装置。
（付記１５）
前記下部電極がＰｔであることを特徴とする付記１３または１４記載の半導体装置。
（付記１６）
前記複数の強誘電体キャパシタは、実動作キャパシタとダミーキャパシタからなり、
他のビアプラグより大きい前記ビアプラグが形成された共通の下部電極上に形成されたキャパシタが実動作キャパシタであることを特徴とする付記１３〜１５のうち、いずれか一項記載の半導体装置。

【符号の説明】

【0159】

１，１Ａ，１９_REAL，１９_DUMMY メモリセルアレイ
１０，６０ ウェハ
１０Ａ，１０Ｂ，１００，２００ シリコン基板
１０ＩＡ，１０ＩＢ 素子分離領域
１０ａ，１０ｅ，１００ｂ，１００ｅ，２００ｂ，２００ｅ ソースエクステンション領域
１０ｂ，１０ｆ，１００ａ，１００ｆ，２００ａ，２００ｆ ドレインエクステンション領域
１０ｃ，１０ｇ，１００ｄ，１００ｇ，２００ｄ，２００ｇ ソース領域
１０ｄ，１０ｈ，１００ｃ，１００ｈ，２００ｃ，２００ｈ ドレイン領域
１１ チップ領域
１１Ａ，１１Ｂ ゲート絶縁膜
１１Ｍ，６１Ｍ モニタパタ―ン
１１Ｌ スクライブライン
１２Ａ，１２Ｂ ゲート電極
１２ＮＡ，１２ＮＢ，１０１，２０１ 酸素バリア膜
１２ｓＡ，１２ｓＢ 側壁絶縁膜
１３Ａ，１３Ｂ シリサイド膜
１４Ａ，１４Ｂ，１５Ａ，１５Ｂ，２２Ａ，２２Ｂ、１０２，１０４，１０７，１０９，１１０，１１２，２０２，２０４，２０６，２０８ 層間絶縁膜
１４ａＡ，１４ｂＡ，１４ａＢ，１４ｂＢ，２２ａＡ，２２ａＢ、１０４Ａ−１０４Ｈ，１０９Ｂ，１０９Ｄ，１０９Ｆ−１０９Ｋ，１１２Ｂ，１１２Ｄ，１１２Ｊ−１１２Ｋ，２０２Ａ−２０２Ｇ，２０４Ａ，２０４Ｂ２０８Ａ−２０８Ｆ ビアプラグ
１５ａＡ，１５ｂＡ，１５ａＢ，２３ａＡ，２３ｂＡ，２３ａＢ，１０５Ａ，１０５Ｂ，１０５Ｅ−１０５Ｋ、１１０Ｂ，１１０Ｄ１１０Ｆ−１１０Ｋ，１１３Ｂ，１１３Ｄ，１１３Ｆ−１１３Ｇ，１１３Ｉ−１１３Ｋ 配線パタ―ン
１６Ａ，１６Ｂ，２０Ａ，２０Ｂ，２１Ａ，１０３，１０６，１０８，１１１，２０３，２０５，２０７ 水素バリア膜
１７Ａ，１７Ｂ 下部電極
１７Ｚ Ｐｔ粒子
１８Ａ，１８Ｂ 強誘電体膜
１９Ａ，１９Ｂ 上部電極
１９ａ ＩｒＯｘ層
１９ｂ ＩｒＯ_２層
４０ 試験装置
４１ データベース
４２ 制御装置
４３ プローブ
６１Ｃ 特定領域
８０ 半導体集積回路装置
１００Ａ メモリセル領域
１００Ｂ ロジック回路領域
１００Ｃ パッド領域
１００Ｄ 周辺回路領域
１０４Ａ，１０４Ｂ，１０４Ｂ*，１０４Ｂ** ビアプラグ
１０４ａ，１０４ｂ ビアホール
ＬＩ１，ＬＩ２，ＬＩ３ 素子分離領域
１１４ パッシベーション膜
１１５ ポリイミド膜
ＭＣＡ，ＭＣＢ 強誘電体キャパシタ
Ｒ１，Ｒ２ レジスト膜

【図1】

【図3】

【図4A】

【図4B】

【図4C】

【図5】

【図6B】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14A】

【図14B】

【図15】

【図2A】

【図2B】

【図6A】