特許 5674220 ナノデバイス及びその製造方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5674220

(24)【登録日】2015年1月9日

(45)【発行日】2015年2月25日

(54)【発明の名称】ナノデバイス及びその製造方法

(51)【国際特許分類】

   H01L 29/786 20060101AFI20150205BHJP

   H01L 21/336 20060101ALI20150205BHJP

   H01L 29/06 20060101ALI20150205BHJP

   H01L 29/66 20060101ALI20150205BHJP

【ＦＩ】

   H01L29/78 622

   H01L29/78 618B

   H01L29/78 617N

   H01L29/78 619A

   H01L29/06 601N

   H01L29/66 S

【請求項の数】11

【全頁数】24

(21)【出願番号】特願2014-502342(P2014-502342)

(86)(22)【出願日】2013年2月27日

(86)【国際出願番号】JP2013055261

(87)【国際公開番号】WO2013129535

(87)【国際公開日】20130906

【審査請求日】2014年5月2日

(31)【優先権主張番号】特願2012-42588(P2012-42588)

(32)【優先日】2012年2月28日

(33)【優先権主張国】JP

【新規性喪失の例外の表示】特許法第３０条第２項適用 刊行物 ２０１２年８月２７日 Ａｖａｉｌａｂｉｌｉｔｙ ｏｆ Ｓｉｌｉｃｏｎ Ｎｉｔｒｉｄｅ Ｐａｓｓｉｖａｔｉｏｎ ｔｏ Ｃｈｅｍｉｃａｌｌｙ Ａｓｓｅｍｂｌｅｄ Ｓｉｎｇｌｅ―Ｅｌｅｃｒｏｎ Ｔｒａｎｓｉｓｔｏｒｓ

【早期審査対象出願】

(73)【特許権者】

【識別番号】503360115

【氏名又は名称】独立行政法人科学技術振興機構

(74)【代理人】

【識別番号】100082876

【弁理士】

【氏名又は名称】平山 一幸

(72)【発明者】

【氏名】真島 豊

(72)【発明者】

【氏名】寺西 利治

(72)【発明者】

【氏名】松本 和彦

(72)【発明者】

【氏名】前橋 兼三

(72)【発明者】

【氏名】東 康男

(72)【発明者】

【氏名】大野 恭秀

(72)【発明者】

【氏名】前田 幸祐

(72)【発明者】

【氏名】ギョーム ヒューベル フレデリック ハケンベルジェ

【審査官】 鈴木 聡一郎

(56)【参考文献】

【文献】 国際公開第２００７／０９１３６４（ＷＯ，Ａ１）

【文献】 特開平０６−１９６７２０（ＪＰ，Ａ）

【文献】 国際公開第２００６／０８３１１２（ＷＯ，Ａ１）

【文献】 特開２０１０−１８１２０２（ＪＰ，Ａ）

【文献】 国際公開第２０１１／０３７００３（ＷＯ，Ａ１）

【文献】 特開２００８−２１８４３９（ＪＰ，Ａ）

【文献】 特開２００４−２４７３４３（ＪＰ，Ａ）

【文献】 特開２００８−１９２７１２（ＪＰ，Ａ）

【文献】 特開平１１−２６６００７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２１／３３−２１／３３１

Ｈ０１Ｌ ２１／３３６

Ｈ０１Ｌ ２７／２８

Ｈ０１Ｌ ２９／００−２９／１２

Ｈ０１Ｌ ２９／１６−２９／３８

Ｈ０１Ｌ ２９／６６−２９／７０

Ｈ０１Ｌ ２９／７３−２９／７３２

Ｈ０１Ｌ ２９／７３７

Ｈ０１Ｌ ２９／７８６

Ｈ０１Ｌ ５１／００

Ｈ０１Ｌ ５１／０５−５１／４０

(57)【特許請求の範囲】

【請求項1】

第１の絶縁層と、
上記第１の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、
上記一方の電極と上記他方の電極との間に配置された金属ナノ粒子と、
上記第１の絶縁層、上記一方の電極及び上記他方の電極の上に設けられ、上記金属ナノ粒子を埋設する第２の絶縁層と、
上記第１の絶縁層上に上記一方の電極と上記他方の電極との配置方向に対して交差する方向に設けられ、かつ上記第２の絶縁層によって被覆された一又は複数のサイドゲート電極と、
上記第２の絶縁層上に設けられたトップゲート電極と、
を備え、
上記金属ナノ粒子と上記一方の電極との間、上記金属ナノ粒子と上記他方の電極との間には、上記第２の絶縁層の一部として単分子膜が介在する、ナノデバイス。

【請求項2】

第１の絶縁層と、
上記第１の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、
上記一方の電極と上記他方の電極との間に配置された機能分子と、
上記第１の絶縁層、上記一方の電極及び上記他方の電極の上に設けられ、上記機能分子を埋設する第２の絶縁層と、
上記第１の絶縁層上に上記一方の電極と上記他方の電極との配置方向に対して交差する方向に設けられ、かつ上記第２の絶縁層によって被覆された一又は複数のサイドゲート電極と、
上記第２の絶縁層上に設けられたトップゲート電極と、
を備え、
上記機能分子が、上記一方の電極及び上記他方の電極に固定するためのアンカー部を含む、ナノデバイス。

【請求項3】

前記第２の絶縁層は、ＳｉＮ、ＳｉＯ、ＳｉＯＮ、Ｓｉ_３Ｎ_４、ＳｉＯ_２、Ａｌ_２Ｏ_３、ＭｇＯの何れかでなる、請求項１又は２に記載のナノデバイス。

【請求項4】

前記金属ナノ粒子が、前記一方の電極と前記他方の電極とのギャップ間において断面視で前記一方の電極及び前記他方の電極の厚みの中央又は前記一方の電極及び前記他方の電極の厚みの中央より上寄りに配置され、前記第２の絶縁層中に固定されている、請求項１に記載のナノデバイス。

【請求項5】

前記金属ナノ粒子の保護基としてアルカンチオールと前記単分子膜を構成する単分子の欠損部との化学結合により前記金属ナノ粒子が前記一方の電極及び前記他方の電極と絶縁されて、前記金属ナノ粒子が前記一方の電極と前記他方の電極との間に配置されている、請求項１に記載のナノデバイス。

【請求項6】

前記金属ナノ粒子は、前記一方の電極、前記他方の電極の少なくとも一方にアルカンジチオールにより吸着されている、請求項１に記載のナノデバイス。

【請求項7】

請求項１乃至６の何れかに記載のナノデバイスと電子デバイスとが半導体基板上に形成されてなる、集積回路。

【請求項8】

電子デバイスが形成された半導体基板上に設けられた第１の絶縁層と、
上記第１の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、
上記一方の電極と上記他方の電極との間に配置された金属ナノ粒子と、
上記第１の絶縁層、上記一方の電極及び上記他方の電極の上に設けられ、上記金属ナノ粒子を埋設する第２の絶縁層と、
上記第１の絶縁層上に上記一方の電極と上記他方の電極との配置方向に対して交差する方向に設けられ、かつ上記第２の絶縁層によって被覆された一又は複数のサイドゲート電極と、
上記第２の絶縁層上に設けられたトップゲート電極と、
を備え、
上記金属ナノ粒子と上記一方の電極との間、上記金属ナノ粒子と上記他方の電極との間には、上記第２の絶縁層の一部として単分子膜が介在し、
上記電子デバイスの複数の電極のうち一つが、前記第１の絶縁層に設けたビアを介して上記一方の電極、上記他方の電極の何れかに接続されている、集積回路。

【請求項9】

電子デバイスが形成された半導体基板上に設けられた第１の絶縁層と、
上記第１の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、
上記一方の電極と上記他方の電極との間に配置された機能分子と、
上記第１の絶縁層、上記一方の電極及び上記他方の電極の上に設けられ、上記機能分子を埋設する第２の絶縁層と、
上記第１の絶縁層上に上記一方の電極と上記他方の電極との配置方向に対して交差する方向に設けられ、かつ上記第２の絶縁層によって被覆された一又は複数のサイドゲート電極と、
上記第２の絶縁層上に設けられたトップゲート電極と、
を備え、
上記機能分子が、上記一方の電極及び上記他方の電極に固定するためのアンカー部を含み、
上記電子デバイスの複数の電極のうち一つが、上記第１の絶縁層に設けたビアを介して上記一方の電極、上記他方の電極の何れかに接続されている、集積回路。

【請求項10】

ナノギャップを有する一方の電極及び他方の電極を設けた絶縁層付き基板に金属ナノ粒子又は機能分子を配置し、
上記絶縁層付基板を冷却しながら上記一方の電極、上記他方の電極及び上記絶縁層付き基板の上にパッシベーション膜を形成することで上記金属ナノ粒子又は上記機能分子を埋設する、ナノデバイスの製造方法。

【請求項11】

前記パッシベーション膜は、触媒ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法、パルスレーザー堆積法、原子層エピタキシー法、熱ＣＶＤ法の何れかを用いて形成する、請求項１０に記載のナノデバイスの製造方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、ダイオード、トンネル素子、ＭＯＳトランジスタなどの電子デバイスと組み合わされるナノデバイスとその集積回路、及びナノデバイスの製造方法に関する。

【背景技術】

【0002】

ナノデバイスとして単電子トランジスタがある。その単電子トランジスタの製造技術を確立するため、本発明者らは、単電子デバイスにおけるクーロン島として金ナノ粒子に注目し、ＳＴＭを用いて１．８ｎｍの粒径の金ナノ粒子が常温でクーロン島として機能していることを解明してきた。また、固体基板上に電子デバイスの構築に向けて、無電解メッキを用いて５ｎｍのギャップ長を有するナノギャップ電極を一度に高歩留まりで作製することを確立してきた。さらに、ナノギャップ電極間に金ナノ粒子を化学吸着法により導入した単電子トランジスタの動作について報告してきた（非特許文献１乃至５）。

【先行技術文献】

【非特許文献】

【0003】

【非特許文献1】S. Kano, Y. Azuma, M. Kanehara, T. Teranishi, Y. Majima, Appl. Phys. Express, 3, 105003 (2010)

【非特許文献2】Y. Yasutake, K. Kono, M. Kanehara, T. Teranishi, M. R. Buitelaar, C. G. Smith, Y. Majima, Appl. Phys. Lett., 91, 203107 (2007)

【非特許文献3】Victor M. Serdio V., Yasuo Azuma, Shuhei Takeshita, Taro Muraki, Toshiharu Teranishi and Yutaka Majima, Nanoscale, 4, 7161 (2012)

【非特許文献4】N. Okabayashi, K. Maeda, T. Muraki, D. Tanaka, M. Sakamoto, T. Teranishi, Y. Majima, Appl. Phys. Lett., 100, 033101 (2012)

【非特許文献5】猪川洋、藤原聡、高橋庸夫、信学技報、ＥＤ２００１−２４１、ＳＤＭ２００１−２５０、１５−２０頁

【非特許文献6】See Kei Lee, Ryo Yamada, Shoji Tanaka, Gap Soo Chang, Yoshihiro Asai, and Hirokazu Tada, ACS Nano, 6, 5078 (2012)

【発明の概要】

【発明が解決しようとする課題】

【0004】

このように作製した単電子トランジスタは、５ｎｍ以下のギャップ長を有するナノギャップ電極と、有機分子を配位子として有するナノ粒子からなっており、プロトタイプなものに限られ、集積化することができなかった。

【0005】

そこで、本発明は、上記課題に鑑み、ダイオード、トンネル素子、ＭＯＳトランジスタなどの電子デバイスと組み合わされるナノデバイス、その集積回路及びナノデバイスの製造方法を提供することを目的とする。

【課題を解決するための手段】

【0006】

上記目的を達成するために、本発明のナノデバイスは、第１の絶縁層と、第１の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、一方の電極と他方の電極との間に配置された金属ナノ粒子又は機能分子と、第１の絶縁層、一方の電極及び他方の電極の上に設けられ、金属ナノ粒子又は機能分子を埋設する第２の絶縁層と、を備える。

【0007】

上記構成において、第１の絶縁層上に、一方の電極と他方の電極との配置方向に対して交差する方向に一又は複数のゲート電極を備え、ゲート電極が第２の絶縁層によって被覆されている。
上記構成において、金属ナノ粒子に電圧を印加するためのゲート電極が、第２の絶縁層上に設けられている。
上記構成において、第２の絶縁層は、ＳｉＮ、ＳｉＯ、ＳｉＯＮ、Ｓｉ₂Ｏ₃、Ｓｉ₃Ｎ₄、ＳｉＯ₂、Ａｌ₂Ｏ₃、ＭｇＯの何れかでなる。
上記構成において、一方の電極と金属ナノ粒子との間、他方の電極と金属ナノ粒子との間には絶縁膜が介在されており、絶縁膜が、無機材料又は有機材料からなる。

【0008】

本発明の集積回路は、本発明のナノデバイスと電子デバイスとが半導体基板上に形成されてなる。例えば、電子デバイスが形成された半導体基板上に設けられた第１の絶縁層と、第１の絶縁層上にナノギャップを有するように設けられた一方の電極と他方の電極と、一方の電極と他方の電極との間に配置された金属ナノ粒子又は機能分子と、第１の絶縁層、一方の電極及び他方の電極の上に設けられ、金属ナノ粒子又は機能分子を埋設する第２の絶縁層とを備え、電子デバイスの複数の電極のうち一つが、第１の絶縁層に設けたビアを介して一方の電極に接続されている。

【0009】

本発明のナノデバイスの製造方法は、ナノギャップを有する一方の電極及び他方の電極を設けた絶縁層付き基板に金属ナノ粒子又は機能分子を配置し、一方の電極、他方の電極及び絶縁層付き基板の上にパッシベーション膜を形成することで金属ナノ粒子又は機能分子を埋設する。
特に、パッシベーション膜を形成する際、絶縁層付き基板を冷却する。
特に、パッシベーション膜は、触媒ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法、パルスレーザー堆積法、原子層エピタキシー法、熱ＣＶＤ法の何れかを用いて形成する。

【発明の効果】

【0010】

発明によれば、ナノ粒子又は機能分子が配位子としてナノギャップ電極の間に設けられ、それらを別の絶縁層で覆っているので、別の絶縁層がパッシベーション膜として機能する。従って、パッシベーション層上で金属ナノ粒子又は機能分子の上に、ゲート電極を設けることができ、ナノデバイスを集積化することができる。さらにゲート電極上に別の絶縁膜を設け、適宜ビアホールを開けることにより、配線のための電極を構築することで集積化を図ることができる。

【0011】

また、ナノギャップ電極は、リソグラフィー技術により種電極を基板上に設け、無電解メッキに界面活性剤を混ぜて、ナノギャップ長を制御して作製することができる。そのため、ナノギャップ電極の作製とほぼ同時に、ダイオード、トンネル素子、ＭＯＳトランジスタを作製することができる。よって、デバイスの三次元集積化を図ることができる。

【図面の簡単な説明】

【0012】

【図1】本発明の第１の実施形態に係るナノデバイスとしての単電子素子を模式的に示し、（Ａ）は断面図、（Ｂ）は平面図である。

【図2】（Ａ）〜（Ｃ）は、ナノギャップ長を有する電極に対し、例えばジチオール分子を用いた化学結合による単電子島の設置工程を模式的に示す図である。

【図3】本発明の第２の実施形態に係るナノデバイスとしての単電子素子を模式的に示し、（Ａ）は断面図、（Ｂ）は平面図である。

【図4】本発明の第３の実施形態に係る集積回路の断面図である。

【図5】図４に示す集積回路の平面図である。

【図6】図４及び図５に示す集積回路の回路図である。

【図7】本発明の第４の実施形態に係るナノデバイスとしての単電子素子の断面図である。

【図8】本発明の第５の実施形態に係るナノデバイスとしての分子素子の断面図である。

【図9】実施例１で作製した単電子トランジスタの平面図である。

【図10】実施例１で作製した単電子トランジスタの断面図である。

【図11】実施例１に関し、ドレイン電流−サイドゲート電圧依存性を示す図である。

【図12】実施例１に関し、ドレイン電圧及びサイドゲート電圧をそれぞれ掃引した際の、微分コンダクタンスのマッピングを示す図である。

【図13】実施例１で作製したサンプルの特性を示し、（Ａ）はドレイン電圧Ｖｄを印加したときのドレイン電流Ｉｄを示し、（Ｂ）は第１のサイドゲートに印加する電圧Ｖｇ１に対するドレイン電流Ｉｄを示す図である。

【図14】実施例２で作製した単電子トランジスタの平面図である。

【図15】実施例２で作製した単電子トランジスタの断面図である。

【図16】実施例２で作製した単電子トランジスタにおいて、トップゲート電圧を掃引した際に得られた、ドレイン電流−トップゲート電圧依存性を示す図である。

【図17】実施例２に関し、ドレイン電圧及びサイドゲート電圧をそれぞれ掃引した際の、微分コンダクタンスのマッピングを示す図である。

【図18】実施例２に関し、ドレイン電圧に対するドレイン電流を示す図である。

【図19】実施例２に関し、ドレイン電流のトップゲート電圧依存性、いわゆる、クーロンオシレーション特性であり、（Ａ）は測定温度９Ｋ，８０Ｋの場合、（Ｂ）は１６０Ｋ，２２０Ｋの場合である。

【図20】実施例２に関し、微分コンダクタンスのマッピングを示す図であり、（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は測定温度が、それぞれ４０Ｋ，８０Ｋ，１６０Ｋ，２２０Ｋの場合である。

【図21】実施例３に関し、（Ａ），（Ｄ）はドレイン電圧に対するドレイン電流の特性であり、（Ｂ），（Ｅ）はサイドゲートに印加する電圧に対するドレイン電流の特性であり、（Ｃ），（Ｆ）はサイドゲート電圧とドレイン電圧に対するｄI／ｄＶ（ｎＳ）を示す。

【図22】実施例３に関し、電圧を印加するゲートが一方のサイドゲートと他方のサイドゲートとトップゲートでの特性を示す図であり、（Ａ）〜（Ｃ）は、それぞれ一方のサイドゲート、他方のサイドゲート、トップゲートに印加した電圧に対するドレイン電流の特性であり、（Ｄ）〜（Ｆ）はそれぞれ一方のサイドゲート、他方のサイドゲート、トップゲートに印加した電圧及びドレイン電圧に対するドレイン電圧に対するｄI／ｄＶを示す。

【図23】実施例４として作製途中の単電子トランジスタのＳＥＭ像である。

【図24】実施例４に関し、（Ａ）、（Ｂ）は第１のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第２のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、（Ｃ）は第２のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、（Ｄ）は第２のサイドゲート電圧及びドレイン電圧に対するｄＩ／ｄＶ（微分コンダクタンス）を示す図である。

【図25】実施例５として作製途中の単電子トランジスタのＳＥＭ像である。

【図26】実施例５に関し、（Ａ）、（Ｂ）、（Ｃ）は第１のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第２のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第２のサイドゲート電圧及びドレイン電圧に対するｄＩ／ｄＶ（微分コンダクタンス）を示す図であり、（Ｄ）は第２のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示す図である。

【図27】実施例６に関し、（Ａ）、（Ｂ）、（Ｃ）はそれぞれトップゲート電極、第１のサイドゲート電極、第２のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、（Ｄ）はトップゲート電圧及びドレイン電圧に対するｄＩ／ｄＶ（微分コンダクタンス）を示し、（Ｅ）は第１のサイドゲート電圧及びドレイン電圧に対するｄＩ／ｄＶ（微分コンダクタンス）を示す図である。

【符号の説明】

【0013】

１：基板
２：第１の絶縁層
３Ａ，３Ｂ，４Ａ，４Ｂ：金属層
５Ａ：ナノギャップ電極（一方の電極）
５Ｂ：ナノギャップ電極（他方の電極）
５Ｃ，５Ｄ：ゲート電極（サイドゲート電極）
６，６Ａ，６Ｂ：自己組織化単分子膜
７：金属ナノ粒子
８：第２の絶縁層
９：自己組織化単分子混合膜（ＳＡＭ混合膜）
９Ａ：アルカンチオール
１０，２０：単電子素子
２１：ゲート電極（トップゲート電極）
３０，６０：集積回路
４０，６２：ＭＯＳＦＥＴ
５０，６１：単電子素子
３１：基板
４１：ソース
４２：ドレイン
４３：第１の絶縁層
４３Ａ：第１の絶縁層の下部
４３Ｂ：第１の絶縁層の上部
４４：ゲート電極
４５，４６，４８，４９：ビア
５１：ソース電極
５２：ドレイン電極
５３：金属ナノ粒子
５４：第２の絶縁層
５５：ゲート電極
７０，８０：ナノデバイス
７１：絶縁膜
８１：機能分子

【発明を実施するための形態】

【0014】

以下、図面を参照しながら本発明の実施形態について説明する。

【0015】

本発明の実施形態を説明する前提として、従来のＤＲＡＭ等の製造においてなされていたパッシベーション膜の堆積が、単電子素子などのナノデバイスの製造において実現できなかった理由について説明する。

【0016】

ＳｉＮのような無機絶縁膜を触媒ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法又はＰＬＤ法を用いて形成する際、一般的に、プラズマ中にサンプルがさらされたり、運動エネルギーの高い粒子がサンプル表面をスパッタしたり、主に膜質を向上させるために基板の温度が高くなる場合がある。これらの基板に対するプラズマ、高エネルギー粒子、熱等により、単電子素子は容易に破壊されるため、無機絶縁膜を堆積することがこれまで困難であった。

【0017】

すなわち、自己組織化単分子膜（ＳＡＭ：Self-Assembled Monolayer）のような有機物によって表面を覆われたナノ粒子や配位子分子によって表面を覆われたナノ粒子に、無機絶縁膜を堆積させると、堆積物のソース源がＳＡＭ及び配位子分子を壊し、ナノ粒子が壊れることによって素子を破壊してしまう。素子が破壊されなくても、ギャップ間に存在するナノ粒子が無機絶縁体の堆積中に移動してしまい、単電子素子として機能しなくなる。特に、金ナノギャップ電極として用いるナノスケールの金電極は熱に対して流動性が高いために、熱を加えることで、ナノギャップの構造変化が起こり、単電子素子が壊れてしまう。

【0018】

しかしながら、本発明者らの鋭意研究により、次のような観点に着目して本発明を完成するに至ったのである。
１）無電解メッキによりギャップ長を制御して電極対を形成することができ、そのようなナノギャップ電極は熱に対して安定であること。
２）無機絶縁物を堆積する際、金属ナノ粒子が配位分子により覆われ、ナノギャップ電極がＳＡＭで覆われていることから電極表面を破壊しないこと。
３）単電子島（「クーロン島」とも呼ばれる。）として働く金属ナノ粒子が、ナノギャップ間にアンカー分子、例えばジチオール分子によって化学的に固定したこと。

【0019】

本発明は、単電子素子の場合のみならず、金属ナノ粒子の代わりにフラーレンン等の機能分子を、一方の電極と他方の電極との間のナノギャップ間に配置してもよい。これは、無電解メッキによりギャップ長を制御して電極対を形成することができ、そのようなナノギャップ電極は熱に対して安定であること、クーロン島として働くフラーレンなどの機能分子が、ナノギャップ間にアンカー分子により化学的に固定したことによる。その際、機能分子には電極へオーミック接触するアンカー部分を含むように、機能分子を直接合成すると素子の抵抗を低減させるという観点で効果的である。機能分子と電極対の伝導パスは、一方の電極と機能分子、および他方の電極と機能分子の計２カ所ある。これら２つの伝導パスのうち、片方あるいは両方の伝導パスにおいて機能分子と電極とをオーミック接触させることが好ましい。ショットキーバリアやトンネル抵抗があると抵抗が大きくなり、抵抗によって電圧分担が起きるからである。

【0020】

機能分子のうち導電性を示す部分と電極界面との間にトンネル抵抗が存在することがある。例えば、機能分子としてフラーレンを直接ナノギャップ間に入れると、トンネルバリアが存在する。化学式１に示すような官能基を有する機能分子（非特許文献６）を用いると、オーミック接触が実現でき、機能分子の機能を発現させやすくなる。ここで、化学式１の２つの官能基の間にオリゴチオフェン分子（ｍは自然数）を導入すると、導電性分子ワイヤとなる。なお、オーミック接触させる官能基は、片側だけに存在し、もう片方はオーミック接触しない機能分子の構造であってもよい。この場合、機能分子への電荷の出入りはオーミック接触側で容易に起き、他方の導電パス側に、電極への電位がそのまま加わるので、機能分子に電界が加わりやすくなり、機能を発現させやすい。

【化1】

【0021】

以上説明したように、分子の電子準位を利用して機能を発現させたり、分子の価数を変化させたりする際には、上述のように片側の伝導パスの抵抗を低く、つまりオーミック接触した方が好ましい。機能分子には電極へのアンカーとなる部分が含まれるように、機能分子を直接合成するためには、アンカー部分は、例えば化学式１のようなπ共役系があり、このπ共役系が電極金属表面との波動関数の重なりがあるような構造が、オーミック接触には好ましい。アンカー部位の化学式１のようなπ共役系と、分子機能部位のπ共役系の波動関数の重なりは、機能分子の伝導性を決定する。波動関数の重なりが大きい平面状にπ共役系を配置すると分子内の導電性は高くなる。ちなみに、上述の分子は平面構造となるように設計されている。一方、π共役系の平面性が乱れると機能部位を含めた分子内の導電性は低くなる。

【0022】

〔第１の実施形態〕
図１（Ａ）は本発明の第１の実施形態に係る単電子素子を模式的に示す断面図であり、（Ｂ）は単電子素子の平面である。第１の実施形態に係るナノデバイスとしての単電子素子１０は、基板１と、基板１上に設けられた第１の絶縁層２と、第１の絶縁層２上にナノギャップ長を有するように設けられた一方の電極５Ａ及び他方の電極５Ｂと、一方の電極５Ａ及び他方の電極５Ｂに設けられた絶縁膜としての自己組織化単分子膜６と、自己組織化単分子膜６に吸着して一方の電極５Ａと他方の電極５Ｂとの間に配置された金属ナノ粒子７と、第１の絶縁層２、一方の電極５Ａ、他方の電極５Ｂ上で、自己組織化単分子膜６及び金属ナノ粒子７を埋設するように設けられた第２の絶縁層８と、からなる。

【0023】

ここで、ナノギャップ長とは数ｎｍ、例えば２ｎｍ〜１２ｎｍの寸法である。金属ナノ粒子７の周囲には、自己組織化単分子と有機分子との反応により形成された自己組織化単分子混合膜が吸着し絶縁膜として設けられている。第１の実施形態では、第１の絶縁層２上で、一方の電極５Ａ及び他方の電極５Ｂの配設方向と交差する方向、具体的には直交する方向にゲート電極（サイドゲート電極と呼んでもよい。）５Ｃ，５Ｄが設けられている。

【0024】

基板１にはＳｉ基板など各種半導体基板が用いられる。
第１の絶縁層２は、ＳｉＯ₂ 、Ｓｉ₃Ｎ₄などにより形成される。
一方の電極５Ａ及び他方の電極５Ｂは、Ａｕ、Ａｌ、Ａｇ、Ｃｕなどにより形成される。一方の金属５Ａ及び他方の金属５Ｂは、密着層と金属層とを順に積層することにより形成されてもよい。ここで、密着層はＴｉ、Ｃｒ、Ｎｉなどで形成され、金属層は密着層上にＡｕ、Ａｌ、Ａｇ、Ｃｕなどの別の金属で形成される。

【0025】

自己組織化単分子膜６は、各種のものが用いられる。自己組織化単分子膜６は、第１の電極５Ａ、第２の電極５Ｂを構成する金属原子に化学吸着する第１の官能基と、第１の官能基に結合する第２の官能基とから成る。第１の官能基は、チオール基、ジチオカルバメート基、キサンテート基の何れかの基である。第２の官能基は、アルカン、アルケン、アルカン又はアルケンの水素分子の一部又は全部をフッ素に置換したもの、アミノ基、ニトロ基、アミド基の何れかの基である。

【0026】

金属ナノ粒子７は、数ｎｍの直径を有する粒子で、金、銀、銅、ニッケル、鉄、コバルト、ルテニウム、ロジウム、パラジウム、イリジウム、白金などが用いられる。金属ナノ粒子７は、自己組織化単分子膜６を構成する分子の直鎖部分と結合するアルカンチオールなどの分子が周囲に結合している。
第２の絶縁層６は、ＳｉＮ、ＳｉＯ、ＳｉＯＮ、Ｓｉ₂Ｏ₃ 、ＳｉＯ₂ 、Ｓｉ₃Ｎ₄ 、Ａｌ₂Ｏ₃ 、ＭｇＯなど、無機絶縁物により形成される。無機絶縁物は化学量論組成のものが好ましいが、化学量論組成に近いものであってもよい。

【0027】

以下、図１に示すナノデバイスとしての単電子素子１０の作製方法について詳細に説明する。
先ず、基板１上に第１の絶縁層２を形成する。
次に、分子定規無電解メッキ法によりナノギャップ電極５Ａ，５Ｂと、サイドゲート電極５Ｃ，５Ｄを形成する。

【0028】

例えば、第１の絶縁層２上にナノギャップよりも広いギャップを有するように金属層３Ａ，３Ｂを間隔をあけて対を成すように形成しておき、次に、無電解メッキ液に基板１を浸漬する。無機電解メッキ液は、金属イオンを含む電解液に還元剤及び界面活性剤が混入されて作製される。この無機電解メッキ液に基板１を浸すと、金属イオンが還元剤により還元されて金属が金属層３Ａ，３Ｂの表面に析出して金属層４Ａと金属層４Ｂとなり、金属層４Ａと金属層４Ｂとのギャップが狭くなり、無電解メッキ液に含まれる界面活性剤がその析出により形成される金属層４Ａ，４Ｂに化学吸着する。界面活性剤がギャップの長さ（単に「ギャップ長」と呼ぶ。）をナノメートルサイズに制御する。電解液中の金属イオンが還元剤により還元されて金属が析出するため、このような手法は無電解メッキ法に分類される。金属層３Ａ、３Ｂに金属層４Ａ、４Ｂがメッキにより形成され、電極５Ａ，５Ｂの対が得られる。このように、ナノギャップ電極５Ａ，５Ｂ表面に保護基である界面活性剤分子を分子定規として用いた無電解メッキ法（以下、「分子定規無電解メッキ法」と呼ぶ。）により、ギャップ長を界面活性剤の分子によって制御する。これにより、ナノギャップ電極５Ａ，５Ｂを精度よく形成することができる。ゲート電極５Ｃ，５Ｄについても同時に形成することができる。

【0029】

次に、ジチオール分子によるアルカンチオールで保護された金ナノ粒子７の配位子交換を用いて、ナノギャップ電極５Ａ，５Ｂ間に金属ナノ粒子７を化学結合させる。これにより、金属ナノ粒子７を例えば自己組織化単分子膜６に固定する。

【0030】

図２は、ナノギャップ長を有する電極５Ａ，５Ｂに対し、例えばジチオール分子を用いた化学結合による単電子島の設置工程を模式的に示す図である。図２（Ａ）に示すように、電極５Ａ，５Ｂとしての金電極表面に、自己組織化単分子膜（Self-Assembled Monolayer：SAM）５Ａ，５Ｂを形成する。次に、図２（Ｂ）に示すように、アルカンジチオール９Ａを導入することでＳＡＭ欠損部にアルカンジチオールが配位するか又はアルカンチオールとアルカンジチオールが交換するかによって、ＳＡＭとアルカンチオールとからなる絶縁膜としてのＳＡＭ混合膜９が形成される。次に、アルカンチオールで保護された金属ナノ粒子７Ａを導入する。すると、図２（Ｃ）に示すように、金属ナノ粒子７の保護基であるアルカンチオールと、アルカンチオールとアルカンジチオールの混合自己組織化単分子膜６Ａ，６Ｂ中のアルカンジチオールとの配位子交換により金属ナノ粒子７が自己組織化単分子に化学吸着する。

【0031】

このようにして、ナノギャップ長を有する電極５Ａ，５Ｂの間に、自己組織化単分子膜６Ａ，６Ｂを利用し、絶縁膜としてのＳＡＭ混合膜９を介在して化学吸着によって金属ナノ粒子７を単電子島として導入する。

【0032】

その後、触媒ＣＶＤ法、プラズマＣＶＤ法、光ＣＶＤ法又はパルスレーザー堆積（ＰＬＤ）法を用いて、金属ナノ粒子７を自己組織化単分子層６Ａ，６Ｂによって化学吸着したナノギャップ電極付き基板を冷却しながら、サンプルが所定の温度を超えて昇温しないようにして、その上に第２の絶縁層８を堆積させる。

【0033】

なお、第２の絶縁層８としてＡｌ₂Ｏ₃又はＳｉ₃Ｎ₄を堆積させる際には、原子層エピタキシー法や熱ＣＶＤ法を用いてガスを熱分解してもよい。その場合は、サンプル台を十分冷却する必要がある。

【0034】

その後、ナノギャップ電極５Ａ，５Ｂを外部接続するために、外部への取出用電極を形成する。例えば、第２の絶縁層８の上にレジストを形成してレジスト上にマスクを配置して露光することにより、レジストにマスクパターンを形成する。その後、第２の絶縁層８にビアホールを形成する。ビアホールにある自己組織化単分子については必要に応じてアッシングにより除去する。このビアホールに金属を充填させて外部取出用電極を形成する。

【0035】

以上により、第１の実施形態に係るナノデバイスとしての単電子素子１０を作製することができる。

【0036】

〔第２の実施形態〕
第２の実施形態に係るナノデバイスとしての単電子素子２０について説明する。図３（Ａ）は第２の実施形態に係るナノデバイスとしての単電子素子を模式的に示す断面図であり、（Ｂ）はナノデバイスとしての単電子素子の平面図である。

【0037】

第２の実施形態に係るナノデバイスとしての単電子素子２０は、基板１と、基板１上に設けた第１の絶縁層２と、第１の絶縁層２上にナノギャップ長を有するように設けた一方の電極５Ａ及び他方の電極５Ｂと、一方の電極５Ａ及び他方の電極５Ｂに設けた自己組織化単分子膜６と、自己組織化単分子膜６に吸着して一方の電極５Ａと他方の電極５Ｂとの間に配置した金属ナノ粒子７と、第１の絶縁膜２、一方の電極５Ａ及び他方の電極５Ｂ上で、自己組織化単分子膜６及び金属ナノ粒子７とを埋設するように設けた第２の絶縁層８と、第２の絶縁層８上で金属ナノ粒子７の真上で、一方の電極５Ａと他方の電極５Ｂとに跨ぐように設けたゲート電極２１とからなる。

【0038】

第２の実施形態に係る単電子素子２０の作製方法としては、第１の実施形態の単電子素子１０を作製した要領で第２の絶縁層８を堆積させたのち、レジストを塗布し、電子ビームリソグラフィー技術又は光リソグラフィーによりゲート電極２１のパターンを描いて、現像後、一又は二種類の金属層を形成することにより、ゲート電極２１を形成する。その際、密着層を設けた方がよい。

【0039】

上述では、電極材料としては金を用いているが、金に限らず別の金属であってもよい。例えば電極材料としてイニシャル電極の材料を銅としてもよい。その際、イニシャル電極は、電子ビームリソグラフィー法又は光リソグラフィー法を用いて銅電極を形成し、次いで銅電極表面を塩化銅とする。その後、メッキ液としてアスコルビン酸を還元剤として用いた塩化金溶液を用い、銅電極表面を金で覆う。具体的には、塩化金(III)酸水溶液に界面活性剤臭化アルキルトリメチルアンモニウムＣ_nＨ_2n+1〔ＣＨ₃〕₃Ｎ⁺・Ｂｒ^-を混ぜ、還元剤Ｌ（＋）−アスコルビン酸を加え、ギャップ電極上に、自己触媒型無電解金メッキを行う。その後、分子定規メッキ法により表面が金のナノギャップ電極を作製する。

【0040】

〔第３の実施形態〕
次に、本発明の第３の実施形態に係る集積回路について説明する。この集積回路は、半導体基板上に電子デバイス、例えば、ダイオード、トンネル素子、ＭＯＳトランジスタなどを形成したあと、第１及び第２の実施形態に係るナノデバイスとしての単電子素子を作製して成るものである。

【0041】

図４は本発明の第３の実施形態に係る集積回路の断面図であり、図５は図４に示す集積回路の平面図である。図４及び図５に示す集積回路３０では、Ｓｉ基板３１上にＭＯＳＦＥＴ４０を設け、平面視でそのＭＯＳＦＥＴ４０に重ならない位置にナノデバイスとしての単電子素子５０が設けられている。図６は図４及び図５に示す集積回路３０の回路図である。図６に示す回路６０は、単電子素子６１とＭＯＳＦＥＴ６２とを直列接続したユニバーサルリテラルゲート回路と呼ばれているものである（非特許文献５参照）。

【0042】

基板３１、例えばｐ型Ｓｉ基板の一部を間隔をあけて部分的に不純物を拡散することにより、基板３１と逆導電としたソース４１及びドレイン４２が設けられる。基板３１上にマスクを設け、不純物を熱拡散やイオン注入などで拡散することで、ソース４１及びドレイン４２を形成することができる。

【0043】

第１の絶縁層４３が、ソース４１、ドレイン４２及び基板３１上に設けられ、ゲート電極４４が、第１の絶縁層４３中で基板３１から所定の高さに設けられる。第１の絶縁層４３のうち、第１の絶縁層４３の下部４３Ａを形成したあと、電子ビーム蒸着法などによりＭＯＳＦＥＴ４０のゲート電極４４を第１の絶縁層４３の下部４３Ａ上に形成する。その後、ゲート電極４４及び第１の絶縁層４３の下部４３Ａ上に上側の第１の絶縁層４３Ｂを形成すればよい。次に、第１の絶縁層４３でソース４１の上方を貫通してコンタクトホールを設けて電極材料を充填することにより、ビア４６が形成される。ソース４１に接続したビア４６の下端がソース電極となる。これと同時に、第１の絶縁層４３でドレイン４２の上方を貫通してコンタクトホールを設け、電極材料を充填することにより、ビア４５の下部だけを形成してもよい。

【0044】

次に、第１の絶縁層４３上には前述した第１及び第２実施形態に係る単電子素子５０が設けられる。すなわち、第１の絶縁層４３上にナノギャップを有するようにソース電極５１及びドレイン電極５２が設けられ、ソース電極５１及びドレイン電極５２上に図示しない自己組織化単分子膜を介在させて金属ナノ粒子５３が配位子として設けられる。その手法については既に説明した通りである。その際、ビア４６の上端がドレイン電極５２の一端部となるようにする。

【0045】

このようにして、第２の絶縁層５４が、第１の絶縁層４３上でかつ単電子素子５０のソース電極５１及びドレイン電極５２上に設けられ、第２の絶縁層５４が自己組織化単分子膜及び金属ナノ粒子５３を埋設している。

【0046】

単電子素子５０のゲート電極５５が、第２の絶縁層５４上で金属ナノ粒子５３の頭上に設けられる。その際、ゲート電極５５は、ＭＯＳＦＥＴ４０や単電子素子５０のソース電極及びドレイン電極の配列方向と平行とせず、交差するように、できれば直交するように形成される。これは寄生静電容量を低減させるためである。

【0047】

このように、集積回路３０では、ＭＯＳＦＥＴ４０のソース４１と単電子素子５０のドレイン電極５２とは、第１の絶縁層４３のコンタクトホールに電極材料を充填してビア４６を介して接続され、ビア４６下端側がソース電極４７として機能する。

【0048】

本発明の第３の実施形態に係る集積回路３０は、ＭＯＳＦＥＴ４０と単電子素子５０とが直列接続されている。ソース、ドレインの配置方向と交差する方向に各ゲート電極が上下方向に分離して配置されている。ＭＯＳＦＥＴ４０のゲート電極４４は、上側の第１の絶縁層４３Ｂと第２の絶縁層５４に形成したコンタクトホールに電極材料を充填してなるビア４８で配線され、第２の絶縁層５４上に外部接続用の配線として取り出すことができる。ＭＯＳＦＥＴ４０のドレイン電極が第１及び第２の絶縁層４３，５４に貫通配線したビア４５によって形成されている。

【0049】

また、単電子素子５０のソース電極５１が第２の絶縁層５４上の配線とビア４９を介して接続される。単電子素子５０のドレイン電極５２とＭＯＳＦＥＴ４０ソース電極４７とが、第１の絶縁層４３に設けたビア４６を介して接続される。

【0050】

以上説明したように、半導体の基板３１上にＭＯＳＦＴ４０などの電子デバイスを形成し、電子デバイスを第１の絶縁層４３で覆い、第１の絶縁層４３にビア４６を形成しておく。そして第１の絶縁層４３上に、第１及び第２の実施形態と同様に、単電子素子５０を形成し、単電子素子５０の一方の制御電極と電子素子４０の一方の制御電極とがビア４６により配線接続される。図では、単電子素子５０の一方の制御電極はドレイン電極であり、電子素子４０の一方の制御電極はソース電極であるが、逆の構成であってもよい。単電子素子５０のその他の制御電極と電子素子４０のその他の電極については、それぞれ第１及び第２の絶縁層４３，５４にそれぞれ設けたビア４５，４８，４９により第２の絶縁層４３上に配線接続することができる。これにより、各素子の電気信号の入出力を行うことができる。

【0051】

以上説明したナノデバイス及びそれを用いた集積回路では、例えば第１及び第２実施形態として示されているように、ナノデバイスが単電子素子であって、金属ナノ粒子７とナノギャップ電極５Ａ，５Ｂとの間に、自己組織化単分子膜とアルカンチオールとからなるＳＡＭ混合膜９が設けられている場合を説明したが、次のような形態であってもよい。

【0052】

〔第４の実施形態〕
図７は、本発明の第４の実施形態に係るナノデバイスとしての単電子素子の断面図である。第４の実施形態では、ナノデバイス７０が、第１乃至第３の実施形態とは異なり、金属ナノ粒子７の一部又は全部が数〜数十ｎｍの絶縁膜７１で覆われている。ナノギャップ電極５Ａと金属ナノ粒子７との間は絶縁膜７１を介在して接続され、金属ナノ粒子７とナノギャップ電極５Ｂとの間は絶縁膜７１を介在して接続されている。

【0053】

このようなナノデバイス７０では、薄い絶縁膜７１によりナノギャップ電極５Ａとナノギャップ電極５Ｂとの間で金属ナノ粒子７を経由してトンネル電流が流れる。

【0054】

〔第５の実施形態〕
図８は、本発明の第５の実施形態に係るナノデバイスとしての分子素子の断面図である。第５の実施形態では、ナノデバイス８０が、第１乃至４の実施形態とは異なり、金属ナノ粒子７ではなく、機能分子８１としている。すなわち、ナノギャップ電極５Ａとナノギャップ電極５Ｂとの間に、機能分子８１が配置される。その際、ナノギャップ電極５Ａ，５Ｂと機能分子８１とは絶縁されている。機能分子８１としてはπ共役系骨格を有する分子、オリゴマーが挙げられる。このような分子素子も、既に説明した単電子素子の場合と同様な手法により、作製することができる。

【実施例1】

【0055】

図９は実施例１で作製した単電子トランジスタの平面図であり、図１０はその断面図である。実施例１として、第１の実施形態に係る単電子素子１０としての単電子トランジスタを次の要領で作製した。Ｓｉ基板１の上に第１の絶縁層２としてＳｉＯ₂膜を熱ＣＶＤ法で作製し、その上に、金ナノギャップ電極５Ａ，５Ｂを形成し、自己組織化単分子膜としてオクタンチオールとデカンジチオールの混合膜を利用して金ナノ粒子７を金ナノギャップ電極間に配置した。このようにして作製した単電子トランジスタ上に、すなわち、金ナノギャップ電極５Ａ，５Ｂ及びＳｉＯ₂膜２上に第２の絶縁層８としてＳｉＮのパッシベーション層を形成した。

【0056】

ＳｉＮのパッシベーション層の形成は次の要領で行った。作製した単電子トランジスタを真空チャンバー内に導入し、水冷により単電子トランジスタの温度が６５℃以上にならないように温度制御を行った。この条件の下で真空チャンバー内にシランガス、アンモニアガス及び水素ガスを導入し、触媒ＣＶＤ法にてＳｉＮ層を堆積した。この実施例１では、加熱により単電子トランジスタが破壊されることを防止するため、ＳｉＮのパッシベーション層は６５℃を超えないように冷却した。もっともパッシベーション層の堆積は１８０℃以下であればよいが、出来るだけ堆積の際の温度が低くなるよう、好ましくは６５℃以下になるよう、サンプルを冷却する。

【0057】

ＳｉＮのパッシベーション層の厚みをエリプソメトリー法及び走査電子顕微鏡でそれぞれ測定したところ、いずれも５０ｎｍであった。実施例１で作製した単電子トランジスタ１０において、ドレイン電圧Ｖｄ＝５０ｍＶを印加した状態で、サイドゲート電圧を掃引して、ドレイン電流−サイドゲート電圧依存性を測定した。測定温度は９Ｋとした。図１１は、ドレイン電流−サイドゲート電圧依存性を示す図である。横軸は第１のサイドゲートに印加する電圧Ｖｇ１（Ｖ）であり、縦軸はドレイン電流（Ａ）である。図１１から、サイドゲート電圧によりドレイン電流を変調できることが分かる。

【0058】

図１２は、ドレイン電圧及びサイドゲート電圧をそれぞれ掃引した際の、微分コンダクタンスのマッピングを示す図である。横軸は第１のサイドゲートに印加する電圧Ｖｇ１（Ｖ）であり、縦軸はドレイン電圧Ｖｄ（Ｖ）であり、濃淡がドレイン電流（Ａ）の微分コンダクタンスを示す。測定温度は９Ｋとした。ドレイン・ソース間電流の抑制に起因した、いわゆるクーロンダイヤモンドと呼ばれる平行四辺形状の電圧領域が観察されて
いることが分かった。このことから実施例１で作製した素子が単電子トランジスタとして動作していることが分かった。

【0059】

図１３は、実施例１で作製したサンプルの特性を示し、（Ａ）はドレイン電圧Ｖｄを印加したときのドレイン電流Ｉｄを示し、（Ｂ）は第１のサイドゲートに印加する電圧Ｖｇ１に対するドレイン電流Ｉｄを示す図である。（Ａ）において、横軸はドレイン電圧Ｖｄ（Ｖ）であり、左縦軸はパッシベーション膜としてＳｉＮｘを堆積したときのドレイン電流Ｉｄ（ｎＡ）であり、右縦軸はパッシベーション膜としてＳｉＮｘを堆積する前のドレイン電流Ｉｄ（ｐＡ）である。（Ｂ）において、横軸は第１のサイドゲートに印加する電圧Ｖｇ１（Ｖ）であり、左縦軸はパッシベーション膜としてＳｉＮｘを堆積したときのドレイン電流Ｉｄ（ｐＡ）であり、右縦軸はパッシベーション膜としてＳｉＮｘを堆積する前のドレイン電流Ｉｄ（ｐＡ）である。なお、測定温度は９Ｋとした。

【0060】

図１３（Ａ）から、ＳｉＮｘを堆積することによりドレイン電流が増加していることが分かる。堆積したＳｉＮｘの比誘電率は、対向する電極でＳｉＮｘを挟んだキャパシタンスにおける交流電圧印加時の静電容量測定により７．５であった。また、図１３（Ｂ）からＳｉＮｘを堆積させてもクーロンブロッケード効果を確認することができた。

【実施例2】

【0061】

図１４は実施例２で作製した単電子トランジスタの平面図であり、図１５はその断面図である。実施例２では、実施例１と同様に、金ナノ粒子７を金ナノギャップ電極５Ａ，５Ｂ間に配置し、上部に第２の絶縁層８としてＳｉＮパッシベーション層を形成することにより、単電子トランジスタを作製した。その後、この単電子トランジスタ上にレジストを塗布し、電子ビームリソグラフィー法によって、金ナノギャップ部の直上に電極パターンを描画した。現像後、電子ビーム蒸着によりＴｉ層３０ｎｍ，Ａｕ層７０ｎｍを順に蒸着した。これにより、金ナノギャップの直上に第２の絶縁層８としてのＳｉＮ層を介してトップゲート電極２１を配置した。

【0062】

作製した単電子トランジスタにおいて、ドレイン電圧Ｖｄを５０ｍＶで一定に印加した状態でトップゲート電圧を掃引し、ドレイン電流−トップゲート電圧を測定した。なお、測定温度は９Ｋとした。図１６は、そのドレイン電流−トップゲート電圧依存性の測定結果を示す。横軸はトップゲート電極の電圧（Ｖ）、縦軸はドレイン電流Ｉｓ（Ａ）である。図１６に示すように、サイドゲート電圧によりドレイン電流を変調できることが分かった。

【0063】

図１７は、ドレイン電圧及びサイドゲート電圧をそれぞれ掃引した際の、微分コンダクタンスのマッピングを示す図である。横軸はトップゲートに印加する電圧（Ｖ）、縦軸はドレイン電圧Ｖｄ（Ｖ）であり、濃淡がドレイン電流（Ａ）の微分コンダクタンスを示す。測定温度９Ｋとした。ドレイン・ソース間電流の抑制に起因した、いわゆるクーロンダイヤモンドと呼ばれる平行四辺形状の電圧領域が観察される。このことから、実施例２で作製した素子が単電子トランジスタとして動作していることが分かる。

【0064】

図1８は、実施例２で作製したサンプルにおいてドレイン電圧に対するドレイン電流を示す図である。測定温度は９Ｋとした。横軸はドレイン電圧Ｖｄ（ｍＶ）、左縦軸はドレイン電流Ｉｄ（ｐＡ）、右縦軸はドレイン電流Ｉｄ（ｎＡ）である。パッシベーション膜としてのＳｉＮｘを堆積する前のドレイン電流は±約百ｐＡの範囲であるが、ＳｉＮｘを堆積した後のドレイン電流は±４００ｐＡの範囲で大きくなっており、ドレイン電流Ｉｄが流れないドレイン電圧Ｖｄの幅も大きくなっている。さらに、トップゲートを堆積させた後は、ドレイン電流は±４ｎＡとなっている。

【0065】

トップゲートを設けた実施例２では、実施例１と比較して、クーロンダイヤモンドが鮮明となっている。

【0066】

図１９は、ドレイン電流のトップゲート電圧依存性、いわゆる、クーロンオシレーション特性であり、（Ａ）は測定温度９Ｋ，８０Ｋの場合、（Ｂ）は１６０Ｋ，２２０Ｋの場合である。各測定温度においても、ドレイン電流はゲート電圧の挿引により繰り返し増減している。低温の９Ｋでは、ゼロ電流領域が−１．５〜１．２Ｖのゲート電圧領域において明瞭に観察されている。測定温度が８０Ｋ, １６０Ｋ, ２２０Ｋと増加していくにつれて、ゲート電圧挿引時の電流の最低値が徐々に大きくなっていることが分かる。これは、単電子島に１つ電子が入った際の系のエネルギー変化に相当する帯電エネルギーＥｃと熱揺らぎｋ_ＢＴの比Ｅｃ/ｋ_ＢＴが温度の上昇に伴い小さくなり、クーロンブロッケード現象が起き難くなることに起因している。ｋ_Ｂはボルツマン定数である。しかしながら、２２０Ｋにおいてもゲート電圧の挿引に起因したクーロンオシレーションは観察されており、ＳｉＮｘでパッシベーションされた単電子トランジスタは、２２０Ｋにおいても動作することが分かる。

【0067】

図２０は、微分コンダクタンスのマッピングを示す図であり、（Ａ）、（Ｂ）、（Ｃ）、（Ｄ）は測定温度がそれぞれ４０Ｋ，８０Ｋ，１６０Ｋ，２２０Ｋの場合である。横軸はゲート電圧で、縦軸がドレイン電圧である。測定温度を４０Ｋ、８０Ｋ、１６０Ｋ、２２０Ｋと上昇させると、クーロンダイヤモンドがあいまいになっていくが、２２０Ｋにおいても単電子素子としての特性が維持されていることが分かる。

【実施例3】

【0068】

実施例３では、パッシベーション膜としてＡｌＯｘを室温にて堆積させ、その上にトップゲート電極を設けた点で、実施例２と異なる。ＡｌＯｘの堆積には、パルスレーザー堆積法を用いた。トップゲートとしてはＥＢＬ法を用いてＴｉ層とＡｕ層の二層構造とした。

【0069】

図２１（Ａ），（Ｄ）はドレイン電圧に対するドレイン電流の特性であり、（Ｂ），（Ｅ）はサイドゲートに印加する電圧に対するドレイン電流の特性であり、（Ｃ），（Ｆ）はサイドゲート電圧とドレイン電圧に対するｄI／ｄＶ（ｎＳ）を表す。（Ａ）〜（Ｃ）はＡｌ_２Ｏ_３を堆積する前の特性であり、（Ｄ）〜（Ｆ）はＡｌ_２Ｏ_３を堆積した後の特性である。測定温度は９Ｋとした。パッシベーション膜としてＳｉＮｘを堆積させたときよりも電流値が高いことが分かる。クーロンオシレーションの１周期に相当するゲート電圧の幅をΔＶとすると、ゲート容量は、ｅ/ΔＶ （ｅは素電荷）となる。（Ｂ）と（Ｅ）を比較すると、クーロンオシレーションの周期がＡｌ_２Ｏ_３の堆積後に小さくなっている。これは、Ａｌ_２Ｏ_３を堆積することにより、サイドゲートとクーロン島の間の空間が誘電率の大きいＡｌ_２Ｏ_３で満たされることにより、ゲート容量が大きくなったことを示している。Ａｌ_２Ｏ_３でクーロン島の周囲が満たされていることは、（Ｃ）と（Ｆ）を比較することによっても分かる。クーロンダイヤモンドのドレイン電圧方向のピークの幅をΔＶｄとすると、帯電エネルギーＥｃは、Ｅｃ＝ｅΔＶｄ/４となる。（Ｆ）のΔＶｄは５０ｍＶ程度であるの対して、（Ｃ）のΔＶｄは２００ｍＶ程度あることから、帯電エネルギーはＡｌ_２Ｏ_３層の堆積により４分の１程度に小さくなっている。

【0070】

図２２は、電圧を印加するゲートが一方のサイドゲートと他方のサイドゲートとトップゲートでの特性を示す図である。測定温度は９Ｋとした。（Ａ）〜（Ｃ）は、それぞれ一方のサイドゲート、他方のサイドゲート、トップゲートに印加した電圧に対するドレイン電流の特性（クーロンオシレーション）であり、（Ｄ）〜（Ｆ）はそれぞれ一方のサイドゲート、他方のサイドゲート、トップゲートに印加した電圧及びドレイン電圧に対するドレイン電圧に対するｄI／ｄＶ（ｎＳ）（スタビリティダイアグラム）である。パッシベーション膜としてＳｉＮｘを用いた場合と比較して安定したオシレーションが生じることが分かった。

【実施例4】

【0071】

実施例４として、実施例１と同様に、単電子トランジスタを作製した。図２３は、実施例４として作製途中の単電子トランジスタのＳＥＭ像である。図２３のＳＥＭ像に示すように、一方の電極５Ａと他方の電極５Ｂとの間のナノギャップの平面視で上下左右のほぼ中央に、金ナノ粒子７を絶縁膜６を介して配置した後に、パッシベーション膜としてＳｉＮｘを堆積させた。

【0072】

図２４は実施例４に関し、（Ａ）、（Ｂ）はそれぞれ、第１のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第２のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、何れもＳｉＮｘを堆積する前のサンプルでの測定である。（Ｃ）は第２のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、（Ｄ）は第２のサイドゲート電圧及びドレイン電圧に対するｄＩ／ｄＶ（微分コンダクタンス）を示す図である。（Ｃ）及び（Ｄ）はＳｉＮｘを堆積した後のサンプルでの測定である。何れも測定温度は９Ｋとした。

【0073】

図２４から、パッシベーション前には、第１のサイドゲート電極５Ｃよりも第２のサイドゲート電極５Ｄの方が若干ゲート容量が大きいが、後述する実施例５と異なり、大きな差ではない。このことから、金ナノ粒子７は、ＳＥＭ像におけるナノギャップの上下方向のほぼ中心に、すなわち、一方の電極５Ａと他方の電極５Ｂのほぼ中心軸上に位置していると考えられる。パッシベーション後には、クーロンオシレーションが１周期観察され、ゲート容量が大きくなっていることが分かる。実施例４では、金ナノ粒子７がナノギャップの中心に位置していることにより、ナノギャップ電極５ａ，５Ｂが金ナノ粒子７を囲む効果が高く、パッシベーションプロセス時に破壊されることなく、堆積されたと考えられる。

【実施例5】

【0074】

実施例５として、実施例１と同様に、単電子トランジスタを作製した。図２５は、実施例５として作製途中の単電子トランジスタのＳＥＭ像である。図２５のＳＥＭ像に示すように、一方の電極５Ａと他方の電極５Ｂとの間のナノギャップの平面視で左右ほぼ中央で下寄りに、金ナノ粒子７を絶縁膜を介在して配置した後に、パッシベーション膜としてＳｉＮｘを堆積させた。その他の詳細は他の実施例と同様である。

【0075】

図２６は実施例５に関し、（Ａ）、（Ｂ）、（Ｃ）はそれぞれ、第１のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第２のサイドゲート電極に印加する電圧に対するドレイン電流の依存性、第２のサイドゲート電圧及びドレイン電圧に対するｄＩ／ｄＶ（微分コンダクタンス）を示す図であり、何れもＳｉＮｘを堆積する前のサンプルでの測定である。（Ｄ）は第２のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示す図であり、ＳｉＮｘを堆積した後のサンプルでの測定結果である。何れも測定温度は９Ｋとした。

【0076】

図２６は、パッシベーション前後の特性を示している。第１のサイドゲートのクーロンオシレーションは、−４Ｖ〜４Ｖの間でなだらかに電流が増加している。一方、第２のサイドゲートでは電流の最大値のピークが−３．５Ｖと４．５Ｖ近傍にそれぞれ観察されており、１周期分のクーロンオシレーションが観察されている。このことから、金ナノ粒子７は第２のサイドゲート電極５Ｄの近傍に位置しており、ナノギャップ長がナノ粒子よりも若干大きいために、第１のサイドゲートによるクーロンオシレーションも若干観察されていることが分かる。パッシベーション後に電流は一定値となっている。これは、パッシベーションによりナノ粒子が破壊され、電極間にコアの金の破壊による伝導パスが形成されたことを示している。

【0077】

実施例４及び実施例５を比較すると、次のことが分かった。パッシベーションによるＡｕナノ粒子７の破壊による導電パスは、Ａｕナノ粒子７がナノギャップ電極間の断面視で下寄り、すなわちＳｉＯ_２基板に近い場所に位置する場合に起きやすい。パッシベーションによりＡｕナノ粒子７が破壊された際に、ＳｉＯ_２に金ナノ粒子７が近いとそのままコアの金がＳｉＯ_２表面を支持面として、電極間を電気的に接続し伝送パスが形成されることがある。一方、Ａｕナノ粒子７が断面視で中央や上寄りにあると、Ａｕナノ粒子が破壊されても、ナノギャップ電極表面に付着するが支持面が無いため伝導パスは形成されにくい。

【実施例6】

【0078】

実施例６として、本発明における第２実施形態のように、一方の電極５Ａと他方の電極５Ｂとの間のナノギャップの平面視で左右ほぼ中央で下寄りに、金ナノ粒子７を絶縁膜を介在して配置した後に、パッシベーション膜としてＳｉＮｘを堆積させた。その後、パッシベーション膜上で金属ナノ粒子の真上にトップゲートを配置した。その他の詳細は他の実施例と同様である。

【0079】

図２７は実施例６に関し、（Ａ）、（Ｂ）、（Ｃ）はそれぞれトップゲート電極、第１のサイドゲート電極、第２のサイドゲート電極に印加する電圧に対するドレイン電流の依存性を示し、（Ｄ）はトップゲート電圧及びドレイン電圧に対するｄＩ／ｄＶ（微分コンダクタンス）を示し、（Ｅ）は第１のサイドゲート電圧及びドレイン電圧に対するｄＩ／ｄＶ（微分コンダクタンス）を示す。測定温度は９Ｋとした。

【0080】

図２７から、パッシベーション後のトップゲート、第１のサイドゲート、第２のサイドゲートのそれぞれのクーロンオシレーションと、トップゲート、第１のサイドゲートのクーロンオシレーションが確認される。クーロンオシレーションの間隔から、ゲート容量は、第１のサイドゲートが最も大きく、トップゲート、第２のサイドゲートの順に小さくなっている。トップゲートよりも第１のサイドゲートのゲート容量が大きいことから、ナノ粒子（クーロン島）は、ナノギャップ電極の基板近傍で第１のサイドゲートに近い位置にある。そのために、第１のサイドゲートのゲート容量が、トップゲートのゲート容量よりも大きくなったものと考えられる。さらに、第２のサイドゲートのクーロンオシレーションも観察されていることから、ギャップ長は、ナノ粒子の粒径よりも若干大きいものと予想され、第２のサイドゲート２よりも第１のサイドゲートに近い位置で、基板側に近い位置に金ナノ粒子が存在していることが示唆される。このように、ゲート容量を比較することにより、ナノギャップ電極の形状とナノギャップ間に存在するナノ粒子の位置を知ることができる。

【0081】

本発明は実施形態及び実施例に限定されるものではなく、特許請求の範囲に記載した発明の範囲において種々変更して適用することが可能である。

【0082】

本発明の実施形態によれば、金属ナノ粒子又は機能分子をナノギャップ電極間に配置し、金属ナノ粒子とナノギャップ電極との間には絶縁膜を介在し、これ又はこれらを無機絶縁層で覆うことができる。よって、無機絶縁層上にトップゲート電極を設けたり、別のトランジスタを設けたり、半導体基板上に形成したＣＭＯＳ回路などの各種電子素子と配線で接続することにより、３次元的に集積化した単電子トランジスタを含む論理回路素子、メモリ、センサ回路を製造することができる。

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】

【図14】

【図15】

【図16】

【図17】

【図18】

【図19】

【図20】

【図21】

【図22】

【図23】

【図24】

【図25】

【図26】

【図27】