特許 5676340 ボルテージレギュレータ

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5676340

(24)【登録日】2015年1月9日

(45)【発行日】2015年2月25日

(54)【発明の名称】ボルテージレギュレータ

(51)【国際特許分類】

   G05F 1/56 20060101AFI20150205BHJP

【ＦＩ】

   G05F1/56 310J

【請求項の数】2

【全頁数】6

(21)【出願番号】特願2011-75590(P2011-75590)

(22)【出願日】2011年3月30日

(65)【公開番号】特開2012-208867(P2012-208867A)

(43)【公開日】2012年10月25日

【審査請求日】2014年1月16日

(73)【特許権者】

【識別番号】000002325

【氏名又は名称】セイコーインスツル株式会社

(74)【代理人】

【識別番号】100154863

【弁理士】

【氏名又は名称】久原 健太郎

(74)【代理人】

【識別番号】100142837

【弁理士】

【氏名又は名称】内野 則彰

(74)【代理人】

【識別番号】100123685

【弁理士】

【氏名又は名称】木村 信行

(72)【発明者】

【氏名】ヘイン ソチェット

【審査官】 安食 泰秀

(56)【参考文献】

【文献】 実開平０５−０５２９１２（ＪＰ，Ｕ）

【文献】 特開２０１０−０２６７９３（ＪＰ，Ａ）

【文献】 特開２０００−０８９８４０（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０５Ｆ １／５６

(57)【特許請求の範囲】

【請求項1】

基準電圧を出力する基準電圧回路と、
出力トランジスタと、
前記基準電圧と前記出力トランジスタの出力する電圧を分圧した分圧電圧との差を増幅して出力し、前記出力トランジスタのゲートを制御する第一の差動増幅回路と、
前記出力トランジスタのゲート電圧を制御して突入電流を防止する突入電流回路と、
を備えたボルテージレギュレータであって、
前記突入電流防止回路は、
ドレインが前記出力トランジスタのゲートおよび容量に接続され、ソースが第２のトランジスタのドレインに接続された第一のトランジスタと、
ゲートが定電流回路と第三のトランジスタのソースの接続点に接続され、ソースが電源端子に接続された前記第二のトランジスタと、
ドレインが前記容量のもう一方に接続された前記第三のトランジスタと、
を備えたことを特徴とするボルテージレギュレータ。

【請求項2】

前記定電流回路は、抵抗で構成される事を特徴とする請求項１記載のボルテージレギュレータ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、突入電流防止回路を備えたボルテージレギュレータに関し、より詳しくは起動時に発生する出力容量に流れる突入電流を抑制するために、出力ドライバーのゲートの変動量を制限し突入電流を制御する突入電流防止回路に関する。

【背景技術】

【0002】

従来のボルテージレギュレータについて説明する。図３は、従来のボルテージレギュレータの回路図である。この基準電圧回路は、定電圧源４０１とソフトスタート回路からなっている。ソフトスタート回路は、コンパレータ４０４と遅延回路４１２と定電流源４０７と容量４０８と抵抗４０３とスイッチ４０２、４１０、４１１を備えている。

【0003】

定電流源４０７と容量４０８の接点は、基準電圧回路の出力端子１０１に接続される。コンパレータ４０５は、非反転入力端子に出力端子１０１が接続され、反転入力端子に定電圧源４０１の出力端子がオフセット電圧４０５を介して接続されている。コンパレータ４０４の出力端子は、スイッチ４０２と定電流源４０７と遅延回路４１２に接続されている。遅延回路４１２の出力端子はスイッチ４１１に接続されている。

【0004】

容量４０８は、定電流源４０７から定電流Ｉｃの電流を受けて充電される。コンパレータ４０４は、定電圧源４０１の出力電圧４１３から所定のオフセット電圧４０５を引いた電圧と、定電流源４０７と容量４０８の接点の電圧とを比較して、その比較結果に応じた出力電圧を出力する。定電圧源４０１の出力電圧４１３から所望のオフセット電圧４０５を引いた電圧よりも、定電流源４０７と容量４０８の接点の電圧が高くなると、スイッチ４０２はオンして、定電流源４０７は停止して、遅延回路４１２が動作を始める。スイッチ４０２がオンすると、定電圧源４０１から抵抗４０３を介して容量４０８にＲＣの時定数に合わせて充電される。遅延回路４１２の出力はスイッチ４１１に接続されていて、遅延回路４１２が動作を開始してから所定の時間が経過した後にスイッチ４１１をオンする。スイッチ４１１がオンすると、定電圧源４０１の出力電圧４１３が直接、基準電圧１０１に接続される。

【0005】

従来の基準電圧回路の動作について説明する。スイッチ４１０がオンしている状態では、基準電圧回路は動作を停止していて、出力端子１０１の基準電圧は０Ｖとなっている。スイッチ４１０がオフすると、基準電圧回路は動作を開始する。定電流源４０７から定電流Ｉｃの電流を受けて、容量４０８に定電流充電が開始される。この時、基準電圧１０１は、定電流Ｉｃと容量４０８に応じて、直線的に上昇する。容量４０８に充電された電圧が、定電圧源４０１の電圧４１３をオフセット電圧４０５で引いた電圧を超えると、コンパレータ４０４の出力信号が反転するので、スイッチ４０２がオンし、定電流源４０７は停止し、遅延回路４１２が動作を始める。定電流源４０７が停止したことで、定電圧源４０１の出力電圧４１３から、抵抗４０３を介して容量４０８に充電が行われる。

【0006】

遅延回路４１２が動作を始めてから所定の時間が経過した後に、スイッチ４１１がオンすることによって、定電圧源４０１の出力電圧４１３が直接、基準電圧１０１となる。（例えば、特許文献１図２参照）。

【先行技術文献】

【特許文献】

【0007】

【特許文献1】特開２０００−５６８４３号公報

【発明の概要】

【発明が解決しようとする課題】

【0008】

しかしながら従来の技術では、スイッチでソフトスタート期間と基準電圧出力期間を切り替えるので、直線的に上昇している基準電圧が不連続になるという課題があった。さらに、コンパレータや遅延回路が必要となるため回路規模が大きくなるという課題があった。

【0009】

本発明は、上記課題に鑑みてなされ、基準電圧回路の起動特性とは関係なく、連続でかつスムーズに突入電流を防止できるボルテージレギュレータを提供する。

【課題を解決するための手段】

【0010】

本発明の突入電流防止回路を備えたボルテージレギュレータは、基準電圧を出力する基準電圧回路と、出力トランジスタと、基準電圧と出力トランジスタの出力する電圧を分圧した分圧電圧との差を増幅して出力し、出力トランジスタのゲートを制御する第一の差動増幅回路と、出力トランジスタのゲート電圧を制御して突入電流を防止する突入電流回路を備えたボルテージレギュレータであって、突入電流防止回路は、ドレインが出力トランジスタのゲートおよび容量に接続され、ソースが第２のトランジスタのドレインに接続された第一のトランジスタと、ゲートが定電流回路と第三のトランジスタのソースの接続点に接続され、ソースが電源端子に接続された第二のトランジスタと、ドレインが容量のもう一方に接続された第三のトランジスタとを備える。

【発明の効果】

【0011】

本発明の突入電流防止回路を備えたボルテージレギュレータはスイッチを使用しないため連続的に突入電流を抑制することができる。そして、自己消費電流を消費せず回路規模を小さくすることができる。

【図面の簡単な説明】

【0012】

【図1】第一の実施形態のボルテージレギュレータを示す回路図である。

【図2】第二の実施形態のボルテージレギュレータを示す回路図である。

【図3】従来のボルテージレギュレータを示す回路図である。

【発明を実施するための形態】

【0013】

本発明を実施するための形態について、図面を参照して説明する。

【実施例1】

【0014】

図１は、第一の実施形態のボルテージレギュレータの回路図である。第一の実施形態のボルテージレギュレータは、基準電圧回路１０１と、差動増幅回路１０２と、ＰＭＯＳトランジスタ１０４と、抵抗１０５、１０６と、突入電流防止回路１０３と、出力電圧検出回路１１０と、電源端子１５０と、グラウンド端子１００と、出力端子１８０で構成されている。突入電流防止回路１０３は、入力端子２１０と、出力端子２１１と、ＰＭＯＳトランジスタ２０３、２０４、２０５と、定電流回路２０２と、容量２０６で構成されている。

【0015】

次に第一の実施形態のボルテージレギュレータの接続について説明する。
差動増幅回路１０２は、反転入力端子は基準電圧回路１０１に接続され、非反転入力端子は抵抗１０５と１０６の接続点に接続され、出力端子はＰＭＯＳトランジスタ１０４のゲート及び突入電流防止回路１０３の出力端子２１１に接続される。基準電圧回路１０１のもう一方はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ１０４は、ソースは電源端子１５０に接続され、ドレインは出力端子１８０および抵抗１０５のもう一方に接続される。抵抗１０６のもう一方はグラウンド端子１００に接続される。ＰＭＯＳトランジスタ２０４は、ゲートは突入電流防止回路１０３の入力端子２１０およびＰＭＯＳトランジスタ２０５のゲートに接続され、ソースは定電流回路２０２およびＰＭＯＳトランジスタ２０３のゲートに接続され、ドレインは容量２０６に接続される。定電流回路２０２のもう一方は電源端子１５０に接続される。ＰＭＯＳトランジスタ２０５は、ソースはＰＭＯＳトランジスタ２０３のドレインに接続され、ドレインは容量２０６のもう一方および突入電流防止回路１０３の出力端子２１１に接続される。ＰＭＯＳトランジスタ２０３のソースは電源端子１５０に接続される。入力端子２１０は出力電圧検出回路１１０に接続されている。

【0016】

次に、本実施形態のボルテージレギュレータの動作について説明する。
抵抗１０５と１０６は、出力端子１８０の電圧である出力電圧Ｖｏｕｔを分圧し、分圧電圧Ｖｆｂを出力する。差動増幅回路１０２は、基準電圧回路１０１の出力電圧Ｖｒｅｆと分圧電圧Ｖｆｂとを比較し、出力電圧Ｖｏｕｔが一定になるようＰＭＯＳトランジスタ１０４のゲート電圧を制御する。出力電圧Ｖｏｕｔが狙い値よりも高いと、分圧電圧Ｖｆｂが基準電圧Ｖｒｅｆよりも高くなり、差動増幅回路１０２の出力信号（ＰＭＯＳトランジスタ１０４のゲート電圧）が高くなる。そして、ＰＭＯＳトランジスタ１０４はオフしていき、出力電圧Ｖｏｕｔは低くなる。こうして、出力電圧Ｖｏｕｔを一定になるように制御される。出力電圧Ｖｏｕｔが狙い値よりも低いときは逆の動作をして出力電圧Ｖｏｕｔは高くなる。こうして、出力電圧Ｖｏｕｔが一定になるように制御される。

【0017】

電源電圧起動時、出力電圧検出回路１１０からＬｏの信号が出力され端子２０１の電圧はＬｏとなり、ＰＭＯＳトランジスタ２０４と２０５ がオンとなる。差動増幅回路１０２は出力電圧が低いことを検知し、ＰＭＯＳトランジスタ１０４のゲート電圧をグラウンドレベルに落とすように動作する。ＰＭＯＳトランジスタ１０４のゲートが急速にグラウンドレベルになるとＰＭＯＳトランジスタ２０３のゲート電圧も急速に降下しＰＭＯＳトランジスタ２０３がオンさせる。このようにして、ＰＭＯＳトランジスタ１０４のゲート電圧を電源電圧にするように動作させ突入電流を抑える。電源電圧起動時は安定化容量や負荷電流の条件によってＰＭＯＳトランジスタ１０４のゲートの過渡的な変動量も変化するため、この変動量が大きい程電源電圧に対してＰＭＯＳトランジスタ２０３のゲート電圧の変動量が大きくなり、ＰＭＯＳトランジスタ１０４のゲートを電源電圧に戻す動作も強くなる。逆に、変動量が小さくなれば電源電圧に対してＰＭＯＳトランジスタ２０３のゲート電圧の変動量が小さくなり、ＰＭＯＳトランジスタ１０４のゲートへの動作もほとんどなくなる。こうして、安定化容量や負荷電流に応じて突入電流を最小限に抑えながら高速起動を行うことができる。

【0018】

出力電圧起動後は出力電圧検出回路１１０からＨｉの信号が出力され入力端子２１０の電圧がＨｉとなるＰＭＯＳトランジスタ２０４、２０５がオフされ、突入電流防止回路１０３の動作をとめる。こうして、通常動作時に誤動作を防止し、低消費電力化を行うことができる。

【0019】

以上により、第一の実施形態のボルテージレギュレータは電源起動時の突入電流を防止し高速起動を実現することが可能となる。

【実施例2】

【0020】

図２は、第２の実施形態のボルテージレギュレータの回路図である。図１との違いは定電流回路２０２を抵抗３０１に変更した点である。このような構成であっても第一の実施形態のボルテージレギュレータと同様に動作させることができる。

【符号の説明】

【0021】

１００ グラウンド端子
１５０ 電源電圧端子
１８０ 出力電圧端子
１０１ 基準電圧回路
１０２、４０４ 差動増幅回路
１０３ 突入電流防止回路
２０２ 定電流回路
４０１ 定電圧源
４０７ 定電流源
４１２ 遅延回路

【図1】

【図2】

【図3】