特許 5676644 ハイブリッドメモリのためのシステム、方法及び装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5676644

(24)【登録日】2015年1月9日

(45)【発行日】2015年2月25日

(54)【発明の名称】ハイブリッドメモリのためのシステム、方法及び装置

(51)【国際特許分類】

   G06F 12/00 20060101AFI20150205BHJP

【ＦＩ】

   G06F12/00 550K

   G06F12/00 550E

   G06F12/00 560B

【請求項の数】30

【全頁数】25

(21)【出願番号】特願2012-547101(P2012-547101)

(86)(22)【出願日】2010年12月10日

(65)【公表番号】特表2013-516020(P2013-516020A)

(43)【公表日】2013年5月9日

(86)【国際出願番号】US2010059853

(87)【国際公開番号】WO2011081846

(87)【国際公開日】20110707

【審査請求日】2012年6月27日

(31)【優先権主張番号】12/655,590

(32)【優先日】2009年12月31日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】593096712

【氏名又は名称】インテル コーポレイション

(74)【代理人】

【識別番号】100107766

【弁理士】

【氏名又は名称】伊東 忠重

(74)【代理人】

【識別番号】100070150

【弁理士】

【氏名又は名称】伊東 忠彦

(74)【代理人】

【識別番号】100091214

【弁理士】

【氏名又は名称】大貫 進介

(72)【発明者】

【氏名】ダニング，デイヴ

(72)【発明者】

【氏名】キャスパー，ブライアン

(72)【発明者】

【氏名】ムーニー，ランディ

(72)【発明者】

【氏名】マンスリ，モズガン

(72)【発明者】

【氏名】ジャウッシ，ジェームズ イー．

【審査官】 松永 稔

(56)【参考文献】

【文献】 特開２００８−１４０２２０（ＪＰ，Ａ）

【文献】 特開２００７−２７３０７２（ＪＰ，Ａ）

【文献】 特開２００６−２７７８７０（ＪＰ，Ａ）

【文献】 特表２００９−５０６４７６（ＪＰ，Ａ）

【文献】 米国特許出願公開第２００９／０１０３３４５（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／０３００４４４（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００９／０３００２６９（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００７／０２８８６８３（ＵＳ，Ａ１）

【文献】 米国特許出願公開第２００８／０１５９０２２（ＵＳ，Ａ１）

【文献】 米国特許第０７５７９６８３（ＵＳ，Ｂ１）

【文献】 米国特許第０６２０８５８１（ＵＳ，Ｂ１）

【文献】 特開２００５−１２２８２３（ＪＰ，Ａ）

【文献】 国際公開第２００８／０７６７９０（ＷＯ，Ａ１）

【文献】 国際公開第２００９／００６１１３（ＷＯ，Ａ１）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １２／００ − Ｇ０６Ｆ １２／０６

Ｇ０６Ｆ １／２６ − Ｇ０６Ｆ １／３２

(57)【特許請求の範囲】

【請求項1】

第１サイドを有するパッケージ基板と、
前記パッケージ基板の第１サイドに付属されるハイブリッドメモリバッファチップであって、プロセッサとのＨＳＩＯ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）インタフェースをサポートするＨＳＩＯロジックと、前記ＨＳＩＯインタフェース上でパケット処理プロトコルをサポートするパケット処理ロジックとを有するハイブリッドメモリバッファチップと、
前記ハイブリッドメモリバッファチップに垂直方向にスタックされる１以上のメモリストレイタムであって、前記１以上のメモリストレイタムの各々は１以上のメモリタイルを含み、各メモリタイルがメモリアレイとタイル入出力（ＩＯ）ロジックとを含む１以上のメモリストレイタムと、
を有するメモリ装置であって、
前記ハイブリッドメモリバッファチップは、パーシャルハイブリッドメモリバッファチップであり、
前記パッケージ基板は、前記パーシャルハイブリッドメモリバッファチップを受け入れ可能な凹部を含み、前記パーシャルハイブリッドメモリバッファチップは前記凹部内に配置されるメモリ装置。

【請求項2】

前記ハイブリッドメモリバッファチップはさらに、トランザクションメモリ処理をサポートするトランザクションロジックを有する、請求項１記載のメモリ装置。

【請求項3】

前記１以上のメモリストレイタムの各々は、２以上のメモリタイルを有する、請求項１記載のメモリ装置。

【請求項4】

前記パッケージ基板に付属される統合された電力供給をさらに有し、
前記統合された電力供給は、前記１以上のメモリストレイタムの各々の前記２以上のメモリタイルの少なくとも一部に別々の電力供給を提供する複数の出力を有する、請求項３記載のメモリ装置。

【請求項5】

前記ハイブリッドメモリバッファチップはさらに、各メモリストレイタムの前記２以上のメモリタイルの少なくとも２つに提供される電力を個別制御する電力供給制御ロジックを有する、請求項４記載のメモリ装置。

【請求項6】

前記ハイブリッドメモリバッファチップはさらに、各メモリストレイタムの前記１以上のメモリタイルの少なくとも一部に別々の電力供給を提供する複数の出力を有する統合された電力供給を有する、請求項３記載のメモリ装置。

【請求項7】

前記ハイブリッドメモリバッファチップはさらに、各メモリストレイタムの前記２以上のメモリタイルの少なくとも２つに提供される電力を個別制御する電力供給制御ロジックを有する、請求項６記載のメモリ装置。

【請求項8】

前記ハイブリッドメモリバッファチップは、１以上のスルーシリコンビアを介し前記１以上のメモリストレイタムの前記１以上のメモリタイルのそれぞれと電気接続される、請求項１記載のメモリ装置。

【請求項9】

前記１以上のメモリストレイタムは、前記パーシャルハイブリッドメモリバッファチップに隣接するベースメモリストレイタムを有し、
前記ベースメモリストレイタムは、前記パーシャルハイブリッドメモリバッファチップに対向する第１サイドを有し、
インターコネクトＲＤＬ（Ｒｅｄｉｓｔｒｉｂｕｔｉｏｎ Ｌａｙｅｒ）が、前記ベースメモリストレイタムの第１サイドに配置される、請求項１記載のメモリ装置。

【請求項10】

前記ハイブリッドメモリバッファチップは、前記ＲＤＬを介し前記ベースメモリストレイタムに電気接続される、請求項９記載のメモリ装置。

【請求項11】

前記ハイブリッドメモリバッファチップは、前記パッケージ基板に電気接続される、請求項１記載のメモリ装置。

【請求項12】

前記１以上のメモリストレイタムの各メモリタイルは、少なくとも部分的に前記メモリタイルに関連するスキャンチェーンロジックにプログラムされたコードに基づき個別にアドレス指定可能である、請求項１記載のメモリ装置。

【請求項13】

前記ハイブリッドメモリバッファチップは、前記１以上のメモリストレイタムの前記１以上のメモリタイルの少なくとも一部に冗長機能を提供するための冗長ロジックを有する、請求項１記載のメモリ装置。

【請求項14】

前記冗長ロジックは、誤り訂正コードを有する、請求項１３記載のメモリ装置。

【請求項15】

前記誤り訂正コードは、ＢＣＨ（Ｂｏｓｅ，Ｒａｙ−Ｃｈａｕｄｈｕｒｉ）コードを有する、請求項１４記載のメモリ装置。

【請求項16】

当該メモリ装置は、２以上のメモリレベルを有する計算システムにおいて第１メモリレベルを提供し、
前記計算システムは、当該メモリ装置の外部の第２メモリレベルであって、複数のメモリブロックを有する第２メモリレベルを含む、請求項１３記載のメモリ装置。

【請求項17】

前記ハイブリッドメモリバッファチップは、前記複数のメモリブロックの少なくとも一部についてアドレスタグを格納するためのタグキャッシュを有する、請求項１６記載のメモリ装置。

【請求項18】

各アドレスタグは、メモリのページを無効にする無効ビットを含む、請求項１７記載のメモリ装置。

【請求項19】

前記冗長ロジックは、メモリのページについてエラーレートを決定するロジックと、前記エラーレートが閾値を超える場合、前記メモリのページに対応する無効ビットを設定するロジックとを有する、請求項１８記載のメモリ装置。

【請求項20】

第１サイドを有するパッケージ基板と、
前記パッケージ基板に付属するハイブリッドメモリバッファチップであって、プロセッサとのＨＳＩＯ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）インタフェースをサポートするＨＳＩＯロジックと、前記ＨＳＩＯインタフェース上でパケット処理プロトコルをサポートするパケット処理ロジックとを有するハイブリッドメモリバッファチップと、
前記パッケージ基板に垂直方向にスタックされる１以上のメモリストレイタムであって、前記１以上のメモリストレイタムの各々は１以上のメモリタイルを含み、各メモリタイルがメモリアレイとタイル入出力（ＩＯ）ロジックとを有する１以上のメモリストレイタムと、
を有するメモリ装置であって、
前記ハイブリッドメモリバッファチップは、パーシャルハイブリッドメモリバッファチップであり、
前記パッケージ基板は、前記パーシャルハイブリッドメモリバッファチップを受け入れ可能な凹部を含み、前記パーシャルハイブリッドメモリバッファチップは前記凹部内に配置されるメモリ装置。

【請求項21】

前記ハイブリッドメモリバッファチップはさらに、トランザクションメモリ処理をサポートするトランザクションロジックを有する、請求項２０記載のメモリ装置。

【請求項22】

インターコネクトＲＤＬ（Ｒｅｄｉｓｔｉｒｂｕｔｉｏｎ Ｌａｙｅｒ）が、前記１以上のメモリストレイタムの少なくとも１つのサイドに配置され、
前記ＲＤＬは、前記ハイブリッドメモリバッファチップに電気接続される、請求項２０記載のメモリ装置。

【請求項23】

前記１以上のメモリストレイタムの各メモリタイルは、少なくとも部分的に前記メモリタイルに関連するスキャンチェーンロジックにプログラムされたコードに基づき個別にアドレス指定可能である、請求項２０記載のメモリ装置。

【請求項24】

前記ハイブリッドメモリバッファチップは、前記１以上のメモリストレイタムの前記１以上のメモリタイルの少なくとも一部に冗長機能を提供するための冗長ロジックを有する、請求項２０記載のメモリ装置。

【請求項25】

プロセッサと、
高速インターコネクトを介し前記プロセッサに接続されるメモリ装置と、
を有するシステムであって、
前記メモリ装置は、
第１サイドを有するパッケージ基板と、
前記パッケージ基板の第１サイドに付属するハイブリッドメモリバッファチップであって、前記プロセッサとのＨＳＩＯ（Ｈｉｇｈ Ｓｐｅｅｄ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ）インタフェースをサポートするＨＳＩＯロジックと、前記ＨＳＩＯインタフェース上でパケット処理プロトコルをサポートするパケット処理ロジックとを有するハイブリッドメモリバッファチップと、
前記ハイブリッドメモリバッファチップに垂直方向にスタックされる１以上のメモリストレイタムであって、前記１以上のメモリストレイタムの各々は１以上のメモリタイルを含み、各メモリタイルがメモリアレイとタイル入出力（ＩＯ）ロジックとを有する１以上のメモリストレイタムと、
を有し、
前記ハイブリッドメモリバッファチップは、パーシャルハイブリッドメモリバッファチップであり、
前記パッケージ基板は、前記パーシャルハイブリッドメモリバッファチップを受け入れ可能な凹部を含み、前記パーシャルハイブリッドメモリバッファチップは前記凹部内に配置されるシステム。

【請求項26】

当該メモリ装置は、２以上のメモリレベルを有する計算システムにおいて第１メモリレベルを提供する、請求項２５記載のシステム。

【請求項27】

前記メモリ装置に接続され、第２メモリレベルを提供するメモリサブシステムをさらに有し、
前記第２メモリレベルは、複数のメモリブロックを有する、請求項２６記載のシステム。

【請求項28】

前記ハイブリッドメモリバッファチップは、前記複数のメモリブロックの少なくとも一部についてアドレスタグを格納するタグキャッシュを有し、
各アドレスタグは、メモリブロックを無効にする無効ビットを有する、請求項２７記載のシステム。

【請求項29】

前記ハイブリッドメモリバッファチップは、メモリブロックについてエラーレートを決定するロジックと、前記エラーレートが閾値を超える場合、前記メモリブロックに対応する前記無効ビットを設定するロジックとを有する、請求項２８記載のシステム。

【請求項30】

前記ハイブリッドメモリバッファチップはさらに、トランザクションメモリ処理をサポートするトランザクションロジックを有する、請求項２５記載のシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本発明の実施例は、一般に集積回路の分野に関し、より詳細にはハイブリッドメモリのためのシステム、方法及び装置に関する。

【背景技術】

【0002】

メモリ帯域幅、電力効率性及びフォームファクタの最適化は、メモリが将来のマイクロプロセッサシステムに対する重大なボトルネックを生じさせるに従って、ますます重要性が高まっている。大部分のＣＰＵシステムは、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）ベースのバルクメモリ手段を用いてキャパシティと帯域幅とを提供することが通常である。しかしながら、ＤＲＡＭプロセス技術は、帯域幅と電力効率性との双方を犠牲にしてキャパシティとコストとについて主として最適化される。他方、ＣＰＵに従来利用されるロジックプロセス技術は、高いコストと低いメモリ密度との欠点によって、ロジック密度、電力効率性及び帯域幅について最適化される。

【図面の簡単な説明】

【0003】

本発明の実施例が、同様の参照番号が同様の要素を示す添付した図面の図により、限定することなく例示される。

【図1】図１は、少なくとも１つのハイブリッドメモリ装置を実現する計算システムの選択された側面を示すハイレベルブロック図である。

【図2】図２は、ハイブリッドメモリ装置の実施例のより詳細な図を示す。

【図3A】図３Ａは、ハイブリッドメモリパッケージに含まれるストレイタムフットプリントフルハイブリッドメモリバッファの実施例の側面図を示す。

【図3B】図３Ｂは、ハイブリッドメモリパッケージに含まれるストレイタムフットプリントフルハイブリッドメモリバッファの実施例の平面図を示す。

【図4A】図４Ａは、ハイブリッドメモリパッケージに含まれるスモールフットプリントパーシャルハイブリッドメモリバッファの実施例の側面図を示す。

【図4B】図４Ｂは、ハイブリッドメモリパッケージに含まれるスモールフットプリントパーシャルハイブリッドメモリバッファの実施例の斜視図を示す。

【図4C】図４Ｃは、ハイブリッドメモリパッケージに含まれるスモールフットプリントパーシャルハイブリッドメモリバッファの実施例の平面図を示す。

【図5】図５は、ハイブリッドメモリパッケージの他の実施例の側面図を示す。

【図6】図６は、初期化中の独立したアドレッシングを動的に有効にするため、各メモリストレイタム又はメモリタイルに実現されるスキャンチェーンロジックの実施例を示す。

【図7】図７は、ハイブリッドメモリ装置のメモリタイルの実施例のブロック図である。

【図8】図８は、ハイブリッドメモリ装置のメモリバッファの実施例のブロック図である。

【図9】図９は、ハイブリッドスタックメモリを利用した２レベルメモリシステムの実施例を示す。

【図10】図１０は、適応的電力ロジックを利用してハイブリッドメモリ装置に提供される電力を最適化するプロセスの実施例のフロー図である。

【図11】図１１は、適応的リフレッシュロジックを利用してハイブリッドメモリ装置に提供される電力を最適化するプロセスの実施例のフロー図である。

【発明を実施するための形態】

【0004】

各実施例は、一般にハイブリッドメモリを実現するシステム、方法及び装置に関する。

【0005】

図１は、少なくとも１つのハイブリッドメモリ装置を実現する計算システムの選択された側面を示すハイレベルブロック図である。

【0006】

コンピュータシステム１００が示される。コンピュータシステムは、デスクトップ、サーバ、ワークステーション、ラップトップ、携帯、テレビセットトップ、メディアセンタ、ゲームコンソール、統合システム（車両などにおける）、又は他のタイプのコンピュータシステムであってもよい。複数の実施例では、コンピュータシステム１００は、複数のコンポーネントを一緒に接続するためのシステムボード１０２（すなわち、マザーボード）を有する。例えば、システムボード１０２は、配線トレース及び特定のインタフェースを介しコンポーネントを接続可能であってもよい。システムボード１０２は、接続されたコンポーネントに電力を提供する。さらに、システムボードは、複数のコンポーネントが互いに通信することを可能にするため、通信インタフェースを提供してもよい。

【0007】

１以上のＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）が、システムボード１０２に接続されるコンポーネントの中にある。多数の実施例では、潜在的に多数のＣＰＵが存在するが、図１に示される実施例では、簡単化のため、１つのみのＣＰＵ１０４が示される。ＣＰＵ１０４は、Ｉｎｔｅｌ（登録商標）Ｃｏｒｐｏｒａｔｉｏｎ ＣＰＵ又は他のブランドのＣＰＵであってもよい。ＣＰＵ１０４は、１以上のコアを有する。図示された実施例では、ＣＰＵ１０４は、４つのコア、すなわち、コアＡ（１０６）、コアＢ（１０８）、コアＣ（１１０）及びコアＤ（１１２）を含む。他の実施例では、ＣＰＵ１０４は、図１に示される４つのコアより多く又は少ない個数のコアを有してもよい。多数の実施例では、各コア（コアＡ（１０６）など）は、１以上の、実行ユニット、リタイアメントユニット、汎用及び特定のレジスタセットなどの内部の機能ブロックを有する。図１に示されるコアはマルチスレッド化又はハイパースレッド化されている場合、各ハードウェアスレッドはまたコアとみなされてもよい。

【0008】

ＣＰＵ１０４はまた、キャッシュ１１４などの１以上のキャッシュを有してもよい。図示されない多数の実施例では、キャッシュ１１４以外のさらなるキャッシュが実現され、各コアとメモリの実行ユニット間に複数レベルのキャッシュが存在する。異なる実施例では、キャッシュは異なる方法により割り当てられてもよい。キャッシュ１１４は、異なる実施例では多数の異なるサイズの１つであってもよい。例えば、キャッシュ１１４は、８メガバイト（ＭＢ）キャッシュ、１６ＭＢキャッシュなどであってもよい。さらに、異なる実施例では、キャッシュは、ダイレクトマップキャッシュ、フルアソシアティブキャッシュ、マルチウェイセットアソシアティブキャッシュ又は他のタイプのマッピングによるキャッシュであってもよい。各キャッシュは、各ＣＰＵのすべてのコアに共有される１つの大きな部分を有してもよいし、又は複数の別々の機能スライス（各コアについて１つのスライスなど）に分割されてもよい。各キャッシュはまた、すべてのコアに共有される１つの部分と、コア毎に別々の機能スライスである他の複数の部分とを有してもよい。

【0009】

多数の実施例では、ＣＰＵ１０４は、１１６などの１以上のハイブリッドメモリ装置に通信接続される。ハイブリッドメモリは、垂直にスタックされ、基板に付属されたハイブリッドメモリバッファ１２０を少なくとも部分的に介し基板１１８に接続される複数のメモリタイルのレイアウトを有する。多数の実施例では、与えられたメモリタイルの基本構成は、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）のものであってもよい。

【0010】

ハイブリッドメモリ装置１１６は、高速（ＨＳ）入出力リンク１２２（インターコネクト、バスなど）を介しＣＰＵ１０４に通信接続される。ＨＳリンク１２２は、ＨＳ入出力（Ｉ／Ｏ）インタフェース１２４を介しＣＰＵ１０４に通信接続される。異なる実施例では、ＣＰＵ１０４とハイブリッドメモリ１１６とは、ＰＣＩ−Ｅｘｐｒｅｓｓインタフェース、フルバッファＤＩＭＭ（Ｄｕａｌ−Ｉｎｌｉｎｅ−Ｍｅｍｏｒｙ−Ｍｏｄｕｌｅ）インタフェース、ＳＭＩ（Ｓｃａｌａｂｌｅ Ｍｅｍｏｒｙ Ｉｎｔｅｒｆａｃｅ）、Ｉｎｔｅｌ（登録商標）によるＱｕｉｃｋＰａｔｈ技術などの専用のポイント・ツー・ポイントインタフェース、又は他の同様の高速インタフェースを利用して通信してもよい。

【0011】

多数の実施例では、リンク１２２は、１以上の光配線、金属配線、又はデータ、アドレス、制御及び／又はクロック情報を伝送可能な他の配線（すなわち、ライン）を有してもよい。多数の実施例では、リンクは、各レーンがＣＰＵとハイブリッドメモリ１１６との間でパケット化されたデータを伝送する複数のレーンを有する高速シリアルインタフェースである。

【0012】

多数の実施例では、ＣＰＵ１０４は、ＨＳリンク１２２を介し送受信される情報を変換するためのメモリコントローラ１２６を有する。メモリコントローラ１２６は、リンク１２２へのアクセスを取得するため、ＨＳ Ｉ／Ｏインタフェース１２４に接続される。図示されない他の実施例では、メモリコントローラ１２６は、システムボード１０２に直接接続されるか、又はシステムボード１０２に接続される他の装置（メモリコントローラハブなど）内に潜在的に統合される分離した装置であってもよい。

【0013】

コンピュータシステム１００内に一般にある他の装置は、簡単化のため図示しない。これらの装置は、１以上の追加的なＣＰＵ、ＣＰＵ１０４がグラフィック及び／又は通信サブシステムに接続されることを可能にするハイパフォーマンスハブコンプレックスを有してもよい。さらなるコンポーネントは、Ｉ／Ｏ装置（マスストレージ装置、ＵＳＢ（Ｕｎｉｖｅｒｓａｌ Ｓｅｒｉａｌ Ｂｕｓ）装置など）を有するＩ／ＯサブシステムとＣＰＵとの間の通信を変換するためのＩ／Ｏアダプタを収容した１以上のＩ／Ｏコンプレックスを有してもよい。Ｉ／Ｏ装置の一部は、ＤＭＡ処理を介しＩ／Ｏ装置からハイブリッドメモリ１１６への直接的なアクセスを可能にするためのＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）機能を有してもよい。

【0014】

図２は、ハイブリッドメモリ装置の実施例のより詳細な図を示す。

【0015】

ハイブリッドメモリ装置２００の構成は、メモリタイル２０２などの多数のメモリタイルを有してもよい。メモリタイル２０２は、各位置がカラム及びローデコーダを介しアドレス指定されるビットストレージ位置のグリッドから構成されるタイル内の少なくとも１つのメモリアレイ（すなわち、各アレイ）を有する。図７において、後述されるように、メモリタイルの詳細なブロック図が示される。

【0016】

図２に戻って、メモリタイルのグリッドは単一のメモリストレイタム２０４を構成する。図２において、メモリストレイタム２０４は、ハイブリッドメモリバッファ２０６（メモリ基板２０８に接続される）の上位の１つのレベルにおけるすべてのタイルをハイライとするより薄いラインにより具体的に示される。より詳細には、メモリストレイタムは、３Ｄ空間（３Ｄ空間座標系の参照が図２の上部に示される）におけるＸ及びＹ方向の任意数のメモリタイルのグリッドを構成可能である。例えば、図２に示される実施例では、メモリストレイタム２０６などのメモリストレイタムは、ストレイタム毎にトータルで４８個のタイルについて、Ｘ方向の６タイル×Ｙ方向の８タイルである。

【0017】

多数の実施例では、互いに先頭にスタックされた複数のメモリストレイタムが存在する。図２において、スタックにはトータルで８つのストレイタムがある。スタックのベースに示されるハイブリッドメモリバッファ２０６は、複数のフォームの１つを構成可能である。図２に示されるフォームは、先頭にスタックされるメモリストレイタムと同じ大きさのＸ，Ｙ方向の面積を含むストレイタムフットプリントフルハイブリッドメモリバッファである。他の多数の実施例では、ハイブリッドメモリバッファは、ストレイタムフットプリントより有意に小さなＸ，Ｙ方向のスペースを利用するコンパクトサイズのパーシャルハイブリッドメモリバッファを有する。後述される図４Ａ〜４Ｃにおいて、パーシャルハイブリッドメモリバッファが示される。

【0018】

図２に示されるストレイタムフットプリントフルハイブリッドメモリバッファ２０６に関して、ハイライト化されたカラムＸ０，Ｙ７（破線により示される）などのタイルの垂直方向の各カラムの下方に、メモリバッファ（ＭＢ）タイル２１２などのＭＢタイルが存在する。ＭＢタイルは、ＭＢタイルが配置される特定のカラムのメモリタイルについて利用されるバッファ機能を含む。多数の実施例では、メモリタイルカラム（カラム２１０など）全体にアクセスするため、ＴＳＶ２１４などのＴＳＶ（Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ Ｖｉａｓ）セットが、カラムの各ストレイタムレイヤの各タイルを介し経由される。図８は、以下で詳細に説明される、ハイブリッドメモリバッファ機能ブロックの詳細なブロック図を示す。

【0019】

異なる多数の実施例では、基板の具体的なレイアウト例は説明の簡単化のため記載されないが、メモリ基板２０８は、多数のタイプの基板レイアウトの１つから構成される。

【0020】

図３Ａは、ハイブリッドメモリパッケージに含まれるストレイタムフットプリントフルハイブリッドメモリバッファの実施例の側面図を示す。

【0021】

いくつかの実施例では、フルハイブリッドメモリバッファ３００は、Ｓ−ｔｏ−Ｓ ＥＣ３０４を介しパッケージ基板３０２に接続される。さらに、いくつかの実施例では、Ｓ−ｔｏ−Ｓ ＥＣ３０４はＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）を有してもよい。図示されない他の実施例では、他のタイプの接続機構（ＰＧＡ（Ｐｉｎ Ｇｒｉｄ Ａｒｒａｙ）など）が利用されてもよい。

【0022】

メモリストレイタムは、互いに先頭に直接的にスタックされる。図３Ａに示される実施例では、スタックには４つのメモリストレイタム３０６，３０８，３１０，３１２が存在する。多数の実施例では、ボンディング物質が、スタック上で各メモリストレイタムを次のメモリストレイタムに接続するのに利用される。フルハイブリッドメモリバッファは、ＴＳＶ３１４，３１６を利用することによりメモリストレイタムのそれぞれに接続される。ＴＳＶ３１４，３１６は、電力及び情報を伝送するための機能を有する。（すなわち、各ＴＳＶは、フルハイブリッドメモリバッファからメモリストレイタム３０６〜３１２に、またメモリストレイタム３０６〜３１２からフルハイブリッドメモリバッファに、データ、アドレス、クロック及び制御信号を提供してもよい。）
フルハイブリッドメモリバッファ３００は、部分的にはフルハイブリッドメモリバッファ３００のサイズのため、各メモリストレイタム３０６〜３１２への電力提供を完全に制御する。例えば、Ｓ−ｔｏ−Ｓ（Ｓｉｌｉｃｏｎ−ｔｏ−Ｓｉｌｉｃｏｎ）ＥＣ（Ｅｌｅｃｔｒｉｃａｌ Ｃｏｎｎｅｃｔｉｏｎ）の一部は、電力供給ラインである。いくつかの実施例では、Ｓ−ｔｏ−Ｓ ＥＣ３０４はソルダバンプを有し、他の実施例では、他の結合技術を有してもよい。Ｓ−ｔｏ−Ｓ ＥＣ３０４を介しパッケージ基板３０２から経由した各ラインがフルハイブリッドメモリバッファ３００に到着するため、メモリバッファは、スイッチオンし、ストレイタムのスタックから構成される装置全体、個別のメモリストレイタム、又は可能性としては所与のメモリストレイタム内の各タイルにさえ電力供給する電力ゲーティングスキームを実装してもよい。

【0023】

他の実施例では、フルハイブリッドメモリバッファ３００は、装置全体又はその一部に供給される電圧を動的に変更可能な一体化された電圧レギュレータ（ＶＲ）を有してもよい。パッケージ基板３０２を介し供給される電圧は、システムボードに配置された電力供給サブシステムから到来し、それは、システムボードの一部にわたる個々の電力プレーンに電力をそれぞれ供給する複数のＶＲを有してもよい。

【0024】

図３Ｂは、ハイブリッドメモリパッケージに含まれるストレイタムフットプリントフルハイブリッドメモリバッファの実施例の平面図を示す。

【0025】

図３Ｂに示される実線のグリッドは、メモリバッファタイルセット（３１８）を有する。ＭＢタイルグリッド３１８は、メモリタイルのカラムの下部のメモリタイルとの関係において各ＭＢタイルの配置を示すための観点から図示される。ＭＢタイルグリッド３１８は、フルハイブリッドメモリバッファ３００のトップダウンの視点であり、フルハイブリッドメモリバッファ３００が有する各ＭＢタイルに区切られる。

【0026】

図３Ｂに示される破線のグリッドは、ＭＢタイルグリッド３１８の直接的な先頭の第１ストレイタム（メモリストレイタム３０６に対応する）のメモリタイルセットを有する。メモリタイルグリッド３２０は、互いの先頭の２つの別々のグリッドを示すことが可能となるように、ＭＢタイルグリッド３１８からの若干のオフセットである（一般に、グリッドはタイル毎に配置される）。

【0027】

図３Ｂにおいて、上述されるように、メモリタイルグリッド３２０とＭＢタイルグリッド３１８との間で電力及びデータを提供する手段を設けるＴＳＶ（３２２）が示される。メモリストレイタム３０８，３１０，３１２に対応するさらなるメモリタイルグリッドは、図３Ｂに通常はあるが、図面の簡単化のため図示しない。

【0028】

図４Ａは、ハイブリッドメモリパッケージに含まれるスモールフットプリントパーシャルハイブリッドメモリバッファの実施例の側面図を示す。

【0029】

パーシャルハイブリッドメモリバッファ（ＨＭＢ）４００は、パッケージ基板４０２の内部から切り出された凹部に配置される。この凹部は、ＨＭＢソケット４０４と呼ばれてもよい。多数の実施例では、ＨＭＢ４００は、スタックのメモリタイルカラムのグリッドの幅及び長さの全体にわたるものでないが、メモリストレイタム（すなわち、メモリストレイタム４０６，４０８，４１０，４１２）のスタックは、ＨＭＢ４００の直接的な上部に配置される。むしろ、ＨＭＢ４００は、メモリストレイタムスタックを有するメモリタイルカラムのグリッドの中心にある。これらの実施例では、ＨＭＢ４００は、再分配レイヤ（ＲＤＬ）ライン又は他のタイプの結合機構を介しＴＳＶ（ＴＳＶ４１４，４１６など）に接続される。

【0030】

ＨＭＢ４００のチップパッケージには幅及び長さのサイズ要求がないため、ＨＭＢ４００は、図３Ａ，３Ｂに示されるストレイタムサイズのメモリバッファより稠密でコストが低くなる可能性を有する。さらに、ＨＭＢ４００のチップパッケージはメモリストレイタムの幅及び長さ全体をカバーしないため、メモるストレイタムスタックは、パッケージ基板４０２から電力を直接受け取る。

【0031】

いくつかの実施例では、パーシャルＨＭＢ４００は、メモリスタック全体又はその一部に供給される電圧を動的に変更可能な一体化されたＶＲを有する。パッケージ基板４０２を介し供給される電圧は、システムボード上に配置された電力供給サブシステムから到来し、システムボードの一部にわたる個々の電力プレーンに電力をそれぞれ提供する複数のＶＲを有する。

【0032】

図４Ｂは、ハイブリッドメモリパッケージに含まれるハイブリッドサイズのメモリバッファの実施例の斜視図を示す。

【0033】

図４Ｂは、図４Ａと同じコンポーネントを示す。図４Ｂの目的は、斜視図の異なるコンポーネントの間の具体的な結合を示すことである。多数の実施例では、ＨＭＢ４００とＴＳＶ（ＴＳＶ４１４ｍ４１６など）とを接続するＲＤＬライン４１８がある。ＲＤＬライン４１８は、ＨＭＢ４００の先頭において到来した各データ、アドレス、クロック及び制御ピンと各ＴＳＶとを接続するためのメモリスタックの下面を介し経由されてもよい。他の実施例では、ワイヤボンドがＲＤＬラインでなく機構を接続するために利用される。

【0034】

多数の実施例では、さらなるＲＤＬラインがＨＭＢ基板接続４２０を生成する。ＨＭＢ基板接続４２０は、パッケージ基板４０２からＨＭＢ４００に情報及び電力を伝送する潜在的に多数の結合の１つの例示的な具体例にすぎない。多数の実施例では、ＨＭＢ４００は、パケットの形態によりＨＳリンク（図１の１２２）を介し情報を送受信する。

【0035】

入力パケットはＨＭＢ基板結合４２０を介しＨＭＢ４００に到着し、出力パケットはＨＭＢ４００からＨＭＢ基板結合４２０を介しコンピュータシステムの他のコンポーネントに送信される。ＨＭＢ基板結合４２０を構成するＲＤＬラインがまた、パッケージ基板４０２からＨＭＢ４００に電力を供給する。

【0036】

図示されない他の実施例では、ＨＭＢ４００は、ＨＭＢ４００の下部の結合ポイントのボールグリッドアレイを介しパッケージ基板に接続されてもよい。この実施例では、ＨＭＢソケット４０４は、アレイの結合ボールを有する。しかしながら、この実施例は、パッケージ基板４０２における非標準的な電気ルーティングを要求するものである。基板は、ＨＭＢソケット４０４のベースと基板の下部との間でより薄くなるためである。

【0037】

図４Ａを参照して上述されるように、ＨＭＢ４００を利用することは、メモリストレイタム基板結合４２２を介しメモリストレイタムスタックとパッケージ基板とを直接結合することを可能にする。この結合は、バッファを介し経由される電力供給に依拠するのでなく（図３Ａ及び３Ｂのストレイタムサイズのバッファのケースと同様に）、パッケージ基板からメモリストレイタムスタックへの直接的な電力供給を可能にする。電力供給のメモリストレイタム基板結合４２２は、メモリストレイタム４０６、すなわち、スタックの下部のストレイタムと基板とを直接結合する。その後、電力は、ＴＳＶ４１４，４１６によりスタックのメモリストレイタムのすべてを介し供給される。再び、図４Ｂのメモリストレイタム基板結合４２２は、単一の結合の例示であり、実際には、メモリストレイタムスタックとの基板上のＢＧＡ全体の結合が多数あってもよい。

【0038】

図４Ｃは、ハイブリッドメモリパッケージに含まれるパーシャルハイブリッドメモリバッファの実施例の平面図を示す。

【0039】

図４Ｃに示されるＨＭＢ４００は、ＲＤＬライン４１８の要求された長さを最小化するため、メモリストレイタムスタックの下方の中心に配置される。メモリストレイタムスタックの下部のメモリストレイタムは、破線のメモリタイルグリッド４２４により示される。図示されるメモリタイルグリッド４２４は、メモリタイル４２６の４×４のグリッドを含む。

【0040】

ＨＭＢ４００は、ＲＤＬライン４１８を介しグリッドの各メモリタイルに接続される。これらのワイヤボンド４１８は、ＨＭＢに接続されるＴＳＶ４２６に結合される。さらに、グリッドの各メモリタイルはまた、１以上の基板に結合されたＴＳＶ４２８を有する。多数の実施例では、ＨＭＢに結合されたＴＳＶ４２６は、メモリストレイタムスタックに情報（すなわち、データ、アドレス、クロック及び制御信号）を提供する。さらに、多数の実施例では、基板に結合されたＴＳＶ４２８は、メモリストレイタムスタックに電力を供給する。

【0041】

図５は、ハイブリッドメモリパッケージの他の実施例の側面図を示す。

【0042】

図５のＨＭＢ５００は、メモリストレイタム５０４，５０６，５０８，５１０を含むメモリストレイタムスタックのサイドでパッケージ基板５０２に結合される。メモリストレイタムスタックの各メモリストレイタムは、ソルダバンプ５１２のセットを有する。各メモリストレイタムルートの上部のＲＤＬライン５１４は、ストレイタムのエッジに経由され、ワイヤボンド５１６は、ＲＤＬラインとパッケージ基板５０２とを結合するのに利用される。

【0043】

電力と情報（すなわち、データ、アドレス、クロック及び制御信号）との双方が、ワイヤボンド５１６を用いてＲＤＬと基板との間で伝送される。図示された実施例では、ＴＳＶは、電力と情報との供給がワイヤボンド５１６により処理されるため、メモリストレイタムスタックでは必要とされない。図示されない他の実施例では、ＴＳＶは、ＲＤＬラインとワイヤボンドとの代わりに、メモリストレイタムスタックにおいて利用されてもよい。

【0044】

情報伝送ラインは、パッケージ基板５０２におけるワイヤボンド結合からＨＭＢ５００に経由される。多数の実施例では、パッケージ基板５０２のワイヤボンド結合位置は、パッケージ基板トレースを介しＨＭＢ５００に結合される。図５のメモリ装置パッケージの効果は、ＨＭＢソケットを必要とすることなく、各メモリストレイタム内のメモリタイルが効率的に設計されることをおそらく可能にするＴＳＶの欠落がない場合、より直接的なパッケージ基板５０２を有する。複数のＴＳＶが、メモリタイル内の回路間の不要なスペースを占有するためである。図５のメモリ装置パッケージの不利益は、ＨＭＢ５００がスタックから大きく離れているため、ＨＭＢ５００とメモリストレイタムスタックとの間のより複雑な又は長いタイミング要求を招くことを含む。

【0045】

いくつかの実施例では、ＨＭＢ５００は、メモリスタック全体又はその一部に供給される電圧を動的に変更可能な一体化されたＶＲを含むものであってもよい。パッケージ基板５０２を介し供給される電圧は、システムボードに配置された電力供給サブシステムから提供されてもよく、各ＶＲがシステムボードの一部にわたる各電力プレーンに電力を提供する複数のＶＲを有する。

【0046】

図２に戻って、メモリタイルカラム２１０などの各メモリタイルカラムは、特定のタイル内の特定の格納位置へのアクセスを可能にするアドレッシングスキームを要求する。従って、メモリカラムの所与の格納位置をアドレス指定するためメモリバッファ２０６により利用されるアドレススキームは、カラムの何れのタイルがアドレス指定されているかを考慮する。例えば、図２では、各メモリタイルカラムに８つのタイルがあり、アドレスの３ビットが、カラムのタイルＺ０からタイルＺ７を区別することが可能である。

【0047】

スタックされた構成について、各ストレイタムが独立してアドレス指定される。いくつかの実施例では、メモリバッファ２０６と各メモリストレイタムとの間のポイント・ツー・ポイント接続が利用される。しかしながら、ポイント・ツー・ポイント接続は、完全なポイント・ツー・ポイントの実現形態を実現するのに求められる多数の追加的なＴＳＶによる大きなエリアオーバヘッドをもたらす。カラムの各メモリタイルを独立にアドレス指定するのに利用可能な他のプロセスは、スタックの各レイヤについて一意的なＲＤＬ設計又はトップレベルメタル設計を用いて、各ストレイタムに一意的なセレクションワードを独立にハードコードすることである。しかしながら、ハードコード化は、大きなコストと製造オーバヘッドとをもたらす。

【0048】

これらの手段の代替は、各ストレイタムにおける独立したアドレス指定を可能にするため、コンピュータシステムの初期化中にスキャンチェーンプロセスを実現することである。

【0049】

図６は、初期化中に独立したアドレス指定を動的に可能にするため、各メモリストレイタム又はメモリタイルに実現されるスキャンチェーンロジックの実施例を説明する。

【0050】

図６のスキャンチェーンロジック６００は、各メモリストレイタム６０２のレイヤと、潜在的には各メモリタイルに含まれるロジックの実施例を示す。当該ロジックは、スルーシリコンビアがメタルスタックから独立に処理されるＴＳＶスタック技術を利用する。スキャンデータ入力はストレイタムレイヤの一方のサイドでアクセスされ、スキャンデータ出力はレイヤの他方のサイドでアクセスされる。しかしながら、スキャンデータの入力と出力とは、複数のストレイタムがスタックされるとき、あるストレイタムへの入力が他のストレイタムの出力に結合される等に物理的に配置される。スキャンチェーンは、各ストレイタムが入力アドレス選択との比較参照として利用される一意的なアドレスコードによりプログラムされるように初期化される。動的なアドレス選択は、共通のストローブ信号についてゲーティング信号を生成するため、静的なアドレス選択と比較される。

【0051】

具体的には、スキャンデータ入力値６０４は、フリップフロップのチェーンに入る（例えば、ＦＦ６０６，６０８，６１０，６１２など）。フリップフロップのチェーンは、スキャンチェーンクロック６１４により提供される。入力値６０４に基づき、フリップフロップのチェーンは、スタックの一意的なストレイタムに対応する一意的な値によりプログラムされる。フリップフロップのチェーンからの出力は、コンパレータ６１４に提供され、一意的なビット値とページアドレスセレクトライン６１６の特定のビットとを比較する。

【0052】

ページアドレスセレクトライン６１６は、ＴＳＶを用いてストレイタムスタック全体を介し送信される。アドレスが参照している特定のストレイタムの決定に関連するページアドレスセレクトラインの特定のビットがまた、コンパレータ６１４に入力される。これら２つのアドレスが一致する場合、コンパレータ６１４の出力はハイに駆動され、そうでない場合、出力値はローを維持する。コンパレータ６１４の出力値は、ＡＮＤロジック６１８に提供される。

【0053】

ＡＮＤロジック６１８への他方の入力は、ページアドレスストローブ６２０である。従って、コンパレータ６１４に提供される２つのアドレスが一致する場合、ＴＳＶを用いてメモリストレイタムスタックを介し提供されるページアドレスストローブ６２０は、ローカルストレイタム（ストローブ６２２）において利用されてもよい。アドレスが一致しない場合、ページアドレスストローブ６２０はゲート化され、ローカルストレイタム６０２により利用可能でない。

【0054】

さらに、フリップフロップのチェーンは、さらなるフリップフロップ６２４，６２６，６２８，６３０に続いてもよい。これらのフリップフロップはまた、スキャンチェーンクロック６１４を使用する一意的なアドレスと、前のフリップフロップチェーンの最後のフリップフロップ６１２からの出力とによりプログラム可能である。多数の実施例では、これらのフリップフロップは、バンクＩ／Ｏセレクトライン６３２の特定のビットに対応する一意的なバンクＩ／Ｏアドレスを格納する。

【0055】

フリップフロップ６２４〜６３０のチェーンからの出力は、一意的なビット値とバンクＩ／Ｏセレクトライン６３２の特定のビットとを比較するコンパレータ６３４に提供される。バンクＩ／Ｏセレクトライン６３２は、ＴＳＶを用いてストレイタムスタック全体を介し送信される。アドレスが参照している特定のストレイタムの決定に関連するバンクＩ／Ｏセレクトライン６３２の特定のビットがまた、コンパレータ６３４に入力される。これら２つのアドレスが一致する場合、コンパレータ６３４の出力はハイに駆動され、そうでない場合、出力値はローに維持される。コンパレータ６３４の出力値は、ＡＮＤロジック６３６に提供される。

【0056】

ＡＮＤロジック６３６への他方の入力は、バンクＩ／Ｏストローブ６３８である。従って、コンパレータ６３４に供給される２つのアドレスが一致する場合、ＴＳＶを用いてメモリストレイタムスタックを介し供給されるバンクＩ／Ｏストローブ６３８は、ローカルストレイタム（ストローブ６４０）において利用されてもよい。アドレスが一致しない場合、ページアドレスストローブ６４０はゲート化され、ローカルストレイタム６０２により利用可能でない。

【0057】

チェーンの最後のフリップフロップ６３０の出力はまた、スタックの次のメモリストレイタムのスキャンデータ入力として利用されるスキャンデータ出力値６４２に提供される。従って、各ストレイタムレイヤ内の当該スキャンチェーンロジックのプログラミングを通じて、一意的なアドレスが、スタック全体に供給されるページアドレスストローブとバンクＩ／Ｏストローブとをゲート化するため、又はゲート化しないため利用可能な各ストレイタムに割当て可能である。これは、アドレスによりポイントされるストレイタムのみがストローブを利用可能にし、メモリリード及びライト処理を実行することを可能にする。

【0058】

多数の実施例では、このチェンスキャンロジックは、コンピュータシステムの初期化中にメモリバッファによりプログラムされる。各初期化におけるこの動的なプログラミングは、タイル毎のメモリストレイタムアドレスにおけるプログラムに必要なハードコード化なしに、一意的なメモリタイルが実現されることを可能にする。

【0059】

図７は、ハイブリッドメモリ装置のメモリタイルの実施例のブロック図である。

【0060】

メモリタイルＡ７００が、メモリバッファ７０２がメモリタイルＡに隣接するため、メモリストレイタムのスタックの下部のストレイタムのタイルとして示される。ストレイタムのスタックのタイルの垂直方向のカラムは、メモリタイルＢ７０４などに続く。これらのタイルはすべて、クロック制御ＴＳＶ７０６やデータアドレスＴＳＶ７０８などのＴＳＶを利用することによって、メモリバッファ７０２に接続される。

【0061】

これらのＴＳＶの実際の実現形態は、多数の個々のＴＳＶが少なくともデータ及びアドレス情報を伝送することを要求するが、単一のＴＳＶラインが、具体的に図面の簡潔さを維持するため示される。さらに、クロック及び制御ラインのルーティングは、ｃｌｋ信号及びｃｔｒｌ信号がＴＳＶトレースからメモリタイルに提供されることを示す以外のため、メモリタイルＡ７００内に具体的には示されない。これは、特に簡潔さを維持するためブロック図を簡単化するためである。

【0062】

上述されたように、スタックの各ストレイタムの各メモリタイルは、１以上のメモリアレイを含むものであってもよい。図７に示される実施例では、メモリタイルＡ７００は、２つの別々のメモリアレイ７１０，７１２を有する。

【0063】

多数の実施例では、アドレスは、アドレスＴＳＶを構成するアドレスラインによりメモリバッファ７０２により提供される。アドレスは、アドレスロジック７１４により受信される。アドレスロジック７１４は、メモリバッファ７０２からのアドレスがメモリタイルＡ７００内のローカルメモリアレイの１つのメモリ位置を参照しているか判断する。多数の実施例では、これは、メモリの初期化中に設定されたスキャンチェーンタイルロジック６００を利用することを伴う。スキャンチェーンタイルロジック６００の実現形態が、図６を参照して説明された。

【0064】

アドレスがローカルアドレス位置に一致する場合、アドレスロジック７１４は、各メモリアレイのロー及びカラムデコーダ、すなわち、メモリアレイ７１０のローデコーダ７１６とカラムデコーダ７１８、及びメモリアレイ７１２のローデコーダ７２０とカラムデコーダ７２２を提供する。正しいメモリアレイのアドレス位置が、これらのデコーダを介しアクセスされ、その後、メモリアレイの位置からデータが読み出され、又はメモリアレイの位置にデータが書き込まれる。

【0065】

例えば、メモリアレイの１つの位置からデータが読み出されるとき、センスアンプ（メモリアレイ７１０，７１２についてそれぞれ７２４，７２６）が、各ビット位置の電圧レベルを検知するのに利用され、これにより、データがデータラッチ（メモリアレイ７１０，７１２についてそれぞれ７２８，７３０）からプル及びラッチ可能となる。その後、データは、ＴＳＶデータラインに配置され、メモリバッファ７０２に読み込み可能である。

【0066】

図８は、ハイブリッドメモリ装置のメモリバッファの実施例のブロック図である。

【0067】

メモリバッファ８００は、コンピュータシステムのシステムボードに統合された電力供給プレーンから電圧を受信するパッケージ基板から電圧供給８０２を受信する。多数の実施例において、電圧供給は、メモリバッファ８００全体の回路を電力供給する。メモリバッファ８００は、高速リンク（図１のリンク１２２など）によりパケット化されたデータを送受信する高速Ｉ／Ｏインタフェース８０４を有する。高速リンクは、リンクから受信したＨＳデータ入力８０６と、リンクに送信されるＨＳデータ出力８０８とを有する。

【0068】

上述されるように、リンクは、ＰＣＩ−Ｅｘｐｒｅｓｓインタフェース、フルバッファされるＤＩＭＭインタフェース、ＳＭＩ、Ｉｎｔｅｌ（登録商標）によるＱｕｉｃｋＰａｔｈ技術などの専用のポイント・ツー・ポイントインタフェース、又は他の同様の高速インタフェースから構成されてもよい。多数の実施例では、リンクは、各レーンが高速双方向シリアルインタフェースである複数のレーンを有する。多数の実施例では、リンク全体を構成する多数のレーンがある（例えば、３２レーン、１２８レーン、５１２レーンなど）。

【0069】

多数の実施例では、メモリはトランザクションベースで実現される。従って、メモリリードリクエストは、当該リクエストが完了する時点に関係なく、ＣＰＵ（図１の１０４）から送信されてもよい。これらのトランザクションは、パケット化され、高速リンクを介し送信される。多数の実施例では、トランザクションはリオーダリング処理を介し最適化されてもよい。

【0070】

例えば、３つのトランザクションは、ＨＳリンクから特定の順序で受信される。これら３つのトランザクションは、トランザクション入力ＦＩＦＯ（Ｆｉｒｓｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）バッファ８１０に入力される。受信した第１及び第３トランザクションがメモリの同一ページからデータを要求しているが、第２トランザクションは異なるページを利用している場合、トランザクションオーダリングロジック８１２は、第２及び第３トランザクションの順序をフリップすることによって、より少ないメモリページがクローズ及びオープンされることが求められることを認識する。これは、各トランザクションが他のトランザクションに関係なくアトミックに閲覧されるトランザクションメモリシステムにおいて良好に機能する。

【0071】

トランザクションが受信され、トランザクション入力ＦＩＦＯバッファ８１０内で潜在的にリオーダされると、その後、トランザクションはパケット化／パケット解除（Ｐ／Ｄ）ロジック８１４により処理される。Ｐ／Ｄロジック８１４は、パケットから特定のメモリトランザクションを取得し、それらをメモリストレイタムＡ８１６などのストレイタムのメモリタイルにより用いられるベーシックアドレス／データフォーマットに移す。図示されない他の実施例では、Ｐ／Ｄロジック８１４は、トランザクション入力ＦＩＦＯ８１０のＨＳ Ｉ／Ｏインタフェース８１４のサイドに配置される。これらの実施例では、トランザクションオーダリングロジック８１２は、より一般には、パケットでなく、特定のパケット解除されたメモリトランザクションがリオーダされるため、メモリアクセスリオーダリングロジックとみなされる。

【0072】

Ｄ／Ｐロジック８１４がＨＳリンクから受信されるメモリトランザクションをパケット解除するとき、アドレス及びデータがＴＳＶを介しメモリスタックに提供される。特に、アドレスＴＳＶ８１８とデータＴＳＶ８２０である。多数の実施例では、データラインが組み合わされ、メモリバッファ８００からメモリストレイタムスタックのメモリ位置にデータを供給することによってライト処理を実行すると共に、メモリストレイタムスタックのメモリ位置からメモリバッファ８００にデータを供給することによってリード処理を実行することが可能である。

【0073】

さらに、メモリバッファ８００はまた、バッファに示される機能ブロックの１以上から複数の制御信号８２２を生成してもよい。これらの制御信号は、制御ＴＳＶ８２４を介しメモリストレイタムスタックに出力される。メモリバッファ８００はまた、クロックＴＳＶ８２８を介しメモリストレイタムスタックに提供されるクロック信号を生成するクロック生成ロジック８２６を有する。

【0074】

メモリバッファ８００はまた、図６において説明されたスキャンチェーンタイルロジックにより用いられるスキャンデータ８３２とスキャンクロック８３４とを提供するスキャンチェーン初期化ロジック８３０を有してもよい。スキャンチェーン初期化ロジック８３０は、コンピュータシステムがブートするとき、スキャンチェーン初期化を実行してもよい。

【0075】

多数の実施例において、メモリバッファ８００は、メモリ装置において出現するエラーに対して動的な回避方法を可能にする複数のコンポーネントを有する。最小の粒度において、エラーは、メモリ位置を読むときの誤った結果から構成される。これらのエラーは、メモリタイルの故障したコンポーネントに関するハードウェアエラー（センスアンプの電気的不具合など）、又はハードウェアの一時的な不具合を生じさせる宇宙線から生じるソフトエラーであってもよい。ハードエラーは、一般にテストされたときに繰り返しの結果を示す一般に永続的なエラーであり、ソフトエラーは、一般に一時のエラーである。

【0076】

多数の実施例では、メモリのハードウェアコンポーネントの故障は、メモリ装置への電力の供給の変更に部分的によるものである可能性がある。例えば、低電力状態では、メモリストレイタムに供給される電圧は、各メモリセルの充電を維持するのに十分でない可能性がある。充電が維持できない場合、メモリの故障が発生する。あるいは、メモリのリフレッシュレートが所与のメモリセルの充電が十分に低減するポイントを経過した頻度で減少される場合、メモリの故障がまた発生する。メモリのリフレッシュレートとメモリに供給される電力とは関連する。メモリに供給される電力量が大きくなるに従って、メモリセルがリフレッシュされる頻度は低下する。充電は使用するのにより長い時間がかかるためである。他方、メモリに供給される電力量が少なくなるに従って、メモリセルがリフレッシュされる頻度は高くなる。

【0077】

多数の実施例では、メモリバッファ８００は、メモリに出現したエラーの影響を最小限にするための複数の機能を提供する動的エラー回避ロジックを有する。エラーチェック訂正（ＥＣＣ）ロジック８３８は、メモリに出現するとエラーをチェックし、これらのエラーをテイする使用とするコードを提供する。いくつかの実施例では、一部のエラーは当該形態の訂正を可能にする。例えば、メモリバッファ８００は、潜在的にはシングルビットエラーを訂正し、１２８ビットブロック境界内のダブルビットエラーを検出する能力を有するＢＣＨ（Ｂｏｓｅ，Ｒａｙ−Ｃｈａｕｄｈｕｒｉ，ａｎｄ Ｈｏｃｑｕｅｎｇｈｅｍ）エラー訂正コードを有してもよい。しかしながらハードエラーが存在する多数の実施例では（メモリタイルの特定のカラムが誤ったデータを提示しているなど）、いくつかのよりロウバストな回避方法が利用されてもよい。

【0078】

いくつかの実施例では、冗長制御ロジック８４０は、メモリアレイの一部を永続的にシャットダウンする。例えば、特定のメモリカラムの複数のビットが不良なテスト結果により繰り返し出現する場合、冗長制御は当該カラムを永続的にシャットダウンしてもよい。特に、メモリのローは３２ビットしか必要としないが、実際のメモリアレイは３３ビットを実装してもよい。従って、冗長ロジックは、すべてのカラムを調べ、何れか最大数の繰り返しのエラーを示すか決定する。この決定されたカラムは永続的に無効にされ、その他の３２ビット幅のカラムがメモリローのために利用されてもよい。

【0079】

冗長ロジックは、アレイ単位で何れのカラム又はローがシャットダウンされてもよいか追跡するマルチプレクサ（ＭＵＸ）ロジック８４２を有する。初期化中、冗長制御８４０は、未使用のカラム及びローをアレイ毎にロックアウトしてもよい。他の実施例では、ＭＵＸロジック８４２は、アレイ単位より詳細な又は粗な粒度によりメモリセルに関する情報を格納してもよい。

【0080】

冗長制御ロジック８４０とは別に、動的なエラー回避ロジックはまた、メモリページ又はローを無効にする機能を有するキャッシュライン無効ロジック８４４を実装してもよい。キャッシュライン無効ロジック８４４を利用するため、メモリバッファはさらにタグキャッシュ８４６を実現する。タグキャッシュ８４６は、具体的には、ハードウェアコントローラ第１レベルメモリ又はラストレベルキャッシュを可能にするのに有用である。例えば、２レベルメモリシステムがコンピュータシステムに実現されるとき、第１レベルメモリは、電力効率性及び帯域幅のために最適化されるが、コスト制約による妥当なキャパシティを有するようにしてもよい。第２レベルメモリは、コスト及びキャパシティについて最適化されるが、帯域幅及び電力効率性については必ずしも最適化されなくてもよい。

【0081】

２レベルメモリスキームの別々のメモリレベルは、一般にＣＰＵに可視的でない。これは、モジュラリティ及びコンパチビリティを提供し、また遠くのメモリ、近くのメモリ又は２レベルメモリと対話可能な統一されたメモリインタフェースを可能にする。

【0082】

図９は、ハイブリッドスタックメモリを利用する２レベルメモリシステムの実施例を示す。

【0083】

図９の２レベルメモリシステムは、メモリコントローラ９００を備えたプロセッサを有する。プロセッサ／メモリコントローラ９００は、メモリサブシステム９０２とデータを送受信する。メモリサブシステムは、タグキャッシュ８４６を有するハイブリッドメモリバッファ８００を有する。ハイブリッドメモリバッファ８００は、メモリストレイタムスタック９０４と離れたメモリ９０６とに接続される。多数の実施例では、ハイブリッドメモリスタックを有するメモリタイルは、ＤＲＡＭベース装置である。異なる実施例では、離れたメモリは、不揮発性メモリ、相変化メモリ又は他のタイプのメモリ技術であってもよい。

【0084】

多数の実施例では、データはプロセッサ／メモリコントローラ９００とハイブリッドメモリバッファとの間で、ハイブリッドメモリバッファとハイブリッドメモリスタック９０４との間で通過するデータチャンクと同じサイズである６４バイトチャンクにより伝送される。多数の実施例では、６４バイトブロックは、データがハイブリッドメモリスタックに格納される最小の粒度であり、離れたメモリによると、データは４キロバイトブロックにより格納され、これは、ハイブリッドメモリバッファ８００と離れたメモリ９０６との間で４キロバイトのデータチャンクを伝送する。

【0085】

タグキャッシュ８４６は、離れた各メモリブロック（本例では、４キロバイトのサイズである）のアドレスタグを格納する。各タグはまた、有効ビット、ダーティビット、擬似ＬＲＵタグ及びキャッシュライン無効ビットを伴う。タグヒットに続いて、ハイブリッドメモリバッファ８００は、ハイブリッドメモリスタック９０４（第１レベルメモリ）から６４バイトブロックをフェッチする。タグミスに応答して、４キロバイトブロックが、離れたメモリ９０６（第２レベル）からフェッチされ、ハイブリッドメモリスタック９０４に格納される。

【0086】

さらに、所望の６４バイトブロックは、プロセッサ／メモリコントローラ９００に転送され、適切なタグが置換される。置換ポリシーは、ハイブリッドメモリスタック９０４に無効な方法を優先順位付けし、標準的な擬似ＬＲＵ（Ｌｅａｓｔ Ｒｅｃｅｎｔｌｙ Ｕｓｅｄ）アプローチに基づくものであってもよい。キャッシュライン無効ビットをアサートした方法が回避される。従って、ハードエラーを示すキャッシュラインは、２レベルメモリシステムにおいて当該方法によりさらなる利用から無効とされてもよい。

【0087】

図８に戻って、キャッシュライン無効ロジック８４４は、上述した方法によりタグキャッシュ８４６を利用して、キャッシュライン無効ポリシーを実現してもよい。

【0088】

多数の実施例では、ハイブリッドメモリスタックへの電力供給は適応可能であってもよく、メモリのエラーレートに基づきメモリに供給される電圧レベルを変更することを可能にする。ハイブリッドメモリバッファ８００は、適応的電力ロジック８４８を有する。適応的電力ロジック８４８は、スタック（８５２）のストレイタムに供給される供給電圧８０２をチェーン化するため、統合されたＶＲ８５０と通信してもよい。多数の実施例では、適応的電力ロジック８４８は、ステップバイステップに電圧を増加してもよく、又は各ステップがあるデルタ電圧値である同じ方法により電圧を低下させてもよい。図示されない他の実施例では、ＶＲはハイブリッドメモリバッファ８００に統合されず、パッケージ基板（図１の１１８）又はコンピュータシステムのどこかの分離したＶＲである。

【0089】

いくつかの実施例では、電圧は、ハイブリッドメモリ装置の各メモリタイル（図２のメモリタイル２０２など）に別々に供給されてもよい。他の実施例では、電圧は、各メモリストレイタム（図２のメモリストレイタム２０４など）に供給されてもよい。さらなる他の実施例では、電圧は、メモリストレイタムのスタック全体を含むメモリ装置全体（図２のメモリ装置２００など）に一様に供給されてもよい。

【0090】

ハイブリッドメモリバッファ８００はまた、メモリへのリフレッシュレートを変更するよう動作可能な適応的リフレッシュロジック８５４を有してもよい。適応的リフレッシュロジック８５４は、各ステップが時間のデルタであるステップにおいてメモリのリフレッシュレートを増加又は減少させることが可能であってもよい。異なる実施例では、リフレッシュレートの変更は、適応的電力ロジック８４８について上述された異なる粒度の実施例と同様に、メモリタイルベース、メモリストレイタムベース又はメモリ装置全体ベースにより実現されてもよい。

【0091】

多数の実施例では、ＬＦＳＲ（Ｌｉｎｅａｒ Ｆｅｅｄｂａｃｋ Ｓｈｉｆｔ Ｒｅｇｉｓｔｅｒ）８５６を実現するＢＩＳＴ（Ｂｕｉｌｔ−Ｉｎ Ｓｅｌｆ Ｔｅｓｔ）ロジックが、ハイブリッドメモリバッファに存在する。ＢＩＳＴ−ＬＦＳＲロジック８５６は、ランダムなデータパターンがスタック全体のすべてのメモリにわたって書き込まれ、比較のために読み出されることを可能にする。ＢＩＳＴ−ＬＦＳＲロジックは、連続的にランダムなデータパターンを生成するシード値の入力を有し、各データチャンクは、メモリスタックの各キャッシュラインに書き込み可能である。その後、完全性をチェックするためメモリを読むとき、同一のシード値が同一のデータを生成するため再入力される。

【0092】

従って、ランダムであるが、データは同一のシード値により繰り返し可能である。このため、２回目に生成されるランダムパターンが、メモリに配置されたオリジナルデータとキャッシュライン毎に比較されてもよい。これは、メモリ全体における迅速なエラーチェックを可能にする。異なるシードが配置され、メモリ全体が複数回チェックされる場合、一貫してエラーを示すメモリ内のこれらのビットは、繰り返し可能なハードエラーを有するものとして指定されてもよい。動的エラー回避ロジック８３６は、エラーを最小限にするのに利用可能な複数の回避の１以上を試行してもよい。

【0093】

動的エラー回避ロジック８３６が問題のあるメモリセルの影響を最小限にする必要があるオプションの一部は、ＥＣＣ８３８、冗長制御ロジック８４０、キャッシュライン無効ロジック８４４などの上述されたロジックコンポーネントと共に、潜在的に適応的電力ロジック８４８を介しセルに供給される電力を増加し、及び／又は適応的リフレッシュロジック８５４によりメモリリフレッシュ間の時間を減少させるロジックコンポーネントを含む。

【0094】

図１０は、適応的電力ロジックを用いてハイブリッドメモリ装置に供給される電力を最適化するプロセスの実施例のフロー図である。

【0095】

当該プロセスは、ハードウェア（回路など）、ソフトウェア（オペレーティングシステムなど）、ファームウェア（マイクロコードなど）、又はこれら３つのタイプの処理ロジックの何れかの組み合わせからなる処理ロジックにより実行されてもよい。

【0096】

当該プロセスは、処理ロジックが初期的な電力供給レベルを設定することによって開始される（処理ブロック１０００）。いくつかの実施例では、初期的な電力供給レベルは、供給可能な最も高い電力レベルであってもよい。他の実施例では、初期的な電力供給レベルは、推奨される供給設定の中心の標準的な供給レベルであってもよい。さらなる他の実施例では、初期的な電力供給レベルは、初期化のためのＢＩＯＳ（Ｂａｓｉｃ Ｉｎｐｕｔ／Ｏｕｔｐｕｔ Ｓｙｓｔｅｍ）においてユーザにより設定されてもよい。

【0097】

その後、処理ロジックは、ステップ又はインクリメントだけ現在の設定から電力供給レベルを減少する（処理ブロック１００２）。インクリメント毎に供給される電力のデルタは、ＶＲロジックに基づき予め決定されてもよい。多数のＶＲが、レジスタ又はＶＲにより管理される他の格納位置に入力された異なる値を用いて徐々に変更可能な電圧供給レベルのテーブルを有するためである。

【0098】

電力供給レベルがインクリメントだけ減少されると、処理ロジックは、メモリ位置に書き込むことによってメモリに対してテストを実行する（処理ブロック１００４）。処理ロジックは、ＢＩＳＴ−ＬＦＳＲ又は他のタイプのテスト処理を利用してもよい。テストされるメモリ位置は、いくつかの実施例では、メモリのすべてを含むものであってもよい。他の実施例では、動的エラー回避ロジック（図８の８３６）が故障の可能性のあるメモリ位置のグループをすでに決定し、すべてのメモリのサブセットが、故障した位置のエラーのみの回避方法を決定するためテストされてもよい。

【0099】

その後、処理ロジックは、テストされた各メモリ位置を読む（処理ブロック１００６）。その後、処理ロジックは、エラーが検出されたか決定する（処理ブロック１００８）。多数の実施例では、ＥＣＣ又は他の同様のエラー検出コードが、１以上のエラーがあるか決定するのに利用される。エラーがない場合、処理ロジックはブロック１００２に戻り、電力供給レベルをさらに低下する。そうでなく、エラーが検出された場合、処理ロジックは、エラーを訂正するか、又はエラーを回避しようと試みる（処理ブロック１０１０）。

【0100】

エラーを訂正又は回避するのに利用されるステップセットは、当該技術は、誤り訂正のためのＥＣＣ、冗長制御及びエラー回避のためのキャッシュライン無効化と共に、メモリリフレッシュ間の時間を減少させることを含むものであってもよいが、実現形態に固有のものである。さらに、他のオプションは、前の電圧レベルがエラーを生じさせなかった場合、前に電圧レベルのインクリメントまで電力を戻すよう増加させることである。

【0101】

その後、処理ロジックは、エラーが良好に訂正又は回避されたか確認するためチェックする（処理ブロック１０１２）。エラーが良好に訂正又は回避された場合、処理ロジックは、ブロック１００２に戻り、電力供給レベルをさらに低下させる。

【0102】

図示されない他の実施例では、供給される初期的な電力は低い電力レベルであってもよく、インクリメントは、供給される電力を低下させるのでなく、供給される電力を増加させる。これらの実施例では、初期的なテストのインクリメントは、有意な個数のエラーを示し、エラーがなくなるまで供給が増加される。

【0103】

いくつかの実施例では、適応的電力ロジック（図８の８４８）は、初期化中にこれらのインクリメントテストを実行する。他の実施例では、これらのテストは、メモリスタックに供給される電力を変更するため、処理中に動的に実行される。ハイブリッドメモリスタックとハイブリッドメモリバッファとの間の高帯域幅伝送は、リフレッシュ期間中より一般に高い電力を必要とし、メモリに供給される電力は、リフレッシュ段階中に１以上のインクリメントにより動的に低下されてもよい。

【0104】

リフレッシュ段階が終了し、帯域幅が再び増加されると、適応的電力ロジック８４８は、電力を１以上のインクリメントで増加してもよい。

【0105】

図１１は、適応的リフレッシュロジックを用いてハイブリッドメモリ装置に供給される電力を最適化するプロセスの実施例のフロー図である。メモリがリフレッシュされる毎に、リフレッシュを実現するため、ある量の電力が要求される。従って、リフレッシュインターバルが増加した場合、メモリにより要求される時間における全体的な電力は減少する。

【0106】

当該プロセスは、ハードウェア（回路など）、ソフトウェア（オペレーティングシステムなど）、ファームウェア（マイクロコードなど）、又はこれら３つのタイプの処理ロジックの何れかの組み合わせから構成される処理ロジックにより実行されてもよい。

【0107】

当該プロセスは、処理ロジックが初期的なメモリリフレッシュレートを設定することによって開始される（処理ブロック１１００）。いくつかの実施例では、初期的なリフレッシュレートは、初期化中にＢＩＯＳ設定により予め決定されてもよい。

【0108】

処理ロジックは、その後に、ステップ又はインクリメントだけ現在の設定からメモリリフレッシュインターバルを増加させる（処理ブロック１１０２）。リフレッシュインターバル間の時間のデルタは、ＢＩＯＳのユーザにより設定される値又は所定値であってもよい。

【0109】

リフレッシュレートがインクリメントだけ増加されると、処理ロジックは、メモリ位置に書き込むことによって、メモリに対してテストを実行する（処理ブロック１１０４）。

【0110】

その後、処理ロジックは、テストされた各メモリ位置を読む（処理ブロック１１０６）。その後、処理ロジックは、エラーが検出されたか判断する（処理ブロック１１０８）。多数の実施例では、ＥＣＣ又は他の同様のエラー検出コードが、１以上のエラーが存在するか決定するのに利用される。エラーがない場合、処理ロジックは、ブロック１００２に戻り、リフレッシュ間のインターバルをさらに増加させる。そうでなく、エラーが検出された場合、処理ロジックは、エラーを訂正するか、又はエラーを回避しようと試みる（処理ブロック１１１０）。

【0111】

再び、エラーを訂正又は回避するのに利用されるステップセットは、実現形態に固有であるが、ＥＣＣ、冗長制御、リフレッシュレートインターバルの減少又はメモリに供給される電力の増加を無効にするキャッシュラインを含むものであってもよい。

【0112】

その後、処理ロジックは、エラーが良好に訂正又は回避されたか確認するためチェックする（処理ブロック１１１２）。エラーが良好に訂正又は回避された場合、処理ロジックは、リフレッシュレートインターバルをさらに増加させるため、ブロック１１０２に戻る。

【0113】

図８に戻って、ハイブリッドメモリバッファ８００はまた、バーチャルページバッファ８５８を有してもよい。多数の実施例では、バーチャルページバッファ８５８は、メモリに現在開かれている各ページの少なくとも一部を格納する。メモリアクセスパターンが時間的及び空間的ロカリティを示すことは普通である。以前には、このロカリティは、必要なページを再オープンする遅延及び電力を低減するため、各バンクにメモリページをオープンに維持することによって利用された。しかしながら、今日のＣＰＵのマルチスレッド化された処理が与えられると、厳しいバンクコンフリクトが生じる可能性がある。この問題が与えられると、バーチャルページバッファ９５９は、バンクコンフリクトの可能性を低減し、ページがメモリリクエストによりアクセス可能となるように、ハイブリッドメモリバッファにオープンされた各ページの一部を格納してもよい。ハイブリッドメモリバッファ８００は、このバーチャルオープンページが電力及び遅延を低減し、装置の帯域幅を増やすことの双方を可能にする。

【0114】

本発明の実施例の各要素は、マシーン実行可能な命令を格納するためのマシーン可読媒体として提供されてもよい。マシーン可読媒体は、限定することなく、フラッシュメモリ、光ディスク、ＣＤ−ＲＯＭ（Ｃｏｍｐａｃｔ Ｄｉｓｋ−Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）、ＤＶＤ（Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ／Ｖｉｄｅｏ Ｄｉｓｋ）ＲＯＭ、ＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、磁気若しくは光カード、伝搬媒体、又は電子命令を格納するのに適した他のタイプのマシーン可読媒体を含むものであってもよい。例えば、本発明の実施例は、搬送波又は通信リンク（モデム又はネットワーク接続など）を介し他の伝搬媒体に実現されるデータ信号によりリモートコンピュータ（サーバなど）から要求元のコンピュータ（クライアントなど）に伝送されるコンピュータプログラムとしてダウンロードされてもよい。

【0115】

上記説明では、本発明の実施例を説明するため用語が利用されている。例えば、“ロジック”という用語は、１以上の機能を実行するハードウェア、ファームウェア、ソフトウェア（又はこれらの何れかの組み合わせ）を表す。例えば、“ハードウェア”の具体例は、限定することなく、集積回路、有限状態マシーン又は組み合わせのロジックを含む。集積回路は、マイクロプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、デジタル信号プロセッサ、マイクロコントローラなどのプロセッサの形態をとってもよい。

【0116】

本明細書を通じて“一実施例”又は“実施例”という表現は、実施例に関して説明された特定の特徴、構成又は特性が本発明の少なくとも１つの実施例に含まれることを意味することが理解されるべきである。従って、本明細書の各所における“実施例”、“一実施例”又は“他の実施例”という２以上の表現は、必ずしもすべてが同一の実施例を参照しているとは限らないことが強調及び理解されるべきである。さらに、特定の特徴、構成又は特性は、本発明の１以上の実施例に適したものとなるように組み合わされてもよい。

【0117】

同様に、本発明の実施例の上記説明では、各種特徴は各種発明の態様の１以上の理解に用いられる本開示の簡素化のため、単一の実施例、図面又は説明にグループ化されることがあることが理解されるべきである。しかしながら、本開示の方法は、請求される主題が各請求項に明示的に記載されるより多くの特徴を必要とする意図を反映するものとして解釈されるべきでない。むしろ、以下の請求項が反映するように、本発明の態様は開示された単一の実施例のすべての特徴より少なくしかない。従って、詳細な説明に続く請求項は、詳細な説明に明示的に含まれる。

【図1】

【図2】

【図3A】

【図3B】

【図4A】

【図4B】

【図4C】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】