特許 5677089 クロスポイント型可変抵抗材料メモリの埋め込み低抵抗金属ワード線

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5677089

(24)【登録日】2015年1月9日

(45)【発行日】2015年2月25日

(54)【発明の名称】クロスポイント型可変抵抗材料メモリの埋め込み低抵抗金属ワード線

(51)【国際特許分類】

   H01L 27/105 20060101AFI20150205BHJP

   H01L 27/10 20060101ALI20150205BHJP

   H01L 45/00 20060101ALI20150205BHJP

   H01L 49/00 20060101ALI20150205BHJP

   G11C 13/00 20060101ALI20150205BHJP

【ＦＩ】

   H01L27/10 448

   H01L27/10 451

   H01L45/00 A

   H01L45/00 Z

   H01L49/00 Z

   G11C13/00 210

   G11C13/00 270B

【請求項の数】23

【全頁数】35

(21)【出願番号】特願2010-525828(P2010-525828)

(86)(22)【出願日】2008年9月18日

(65)【公表番号】特表2010-539729(P2010-539729A)

(43)【公表日】2010年12月16日

(86)【国際出願番号】US2008010870

(87)【国際公開番号】WO2009038747

(87)【国際公開日】20090326

【審査請求日】2011年9月13日

(31)【優先権主張番号】11/857,682

(32)【優先日】2007年9月19日

(33)【優先権主張国】US

【前置審査】

(73)【特許権者】

【識別番号】595168543

【氏名又は名称】マイクロン テクノロジー， インク．

(74)【代理人】

【識別番号】100106851

【弁理士】

【氏名又は名称】野村 泰久

(74)【代理人】

【識別番号】100074099

【弁理士】

【氏名又は名称】大菅 義之

(72)【発明者】

【氏名】リゥ，ジュン

(72)【発明者】

【氏名】ヴァイオレット，マイケル ピー．

【審査官】 小山 満

(56)【参考文献】

【文献】 国際公開第２００８／１４９４９３（ＷＯ，Ａ１）

【文献】 特開２００７−３２９４８０（ＪＰ，Ａ）

【文献】 特開２００７−００５７８５（ＪＰ，Ａ）

【文献】 特開２００６−０４０９８１（ＪＰ，Ａ）

【文献】 特開２００６−２３７６０５（ＪＰ，Ａ）

【文献】 特開２００８−０７８６６３（ＪＰ，Ａ）

【文献】 特開平１１−２０４７４２（ＪＰ，Ａ）

【文献】 特表２００６−５１４７８１（ＪＰ，Ａ）

【文献】 特開２００７−０１９５５９（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１０５

Ｇ１１Ｃ １３／００

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ４５／００

Ｈ０１Ｌ ４９／００

(57)【特許請求の範囲】

【請求項1】

下側の半導体基板の上方に配置された上側の半導体基板中に、ハードマスクを用いて、前記上側の半導体基板の上面に開口を有する第１の凹部を形成するステップと、
前記第１の凹部の側面にスペーサを形成するステップと、
前記ハードマスク及び前記スペーサをマスクとして用いたエッチングにより第２の凹部を形成するステップであって、前記第２の凹部は、少なくとも、前記第１の凹部の底面から前記上側の半導体基板の中へと更に深く達し、かつ、前記上側の半導体基板内に半導体ピラーを形成する、ステップと、
前記スペーサによって覆われていない前記半導体ピラー中に埋め込みサリサイドワード線を形成するステップと、
前記半導体ピラーに隣接してシャロートレンチアイソレーションを形成するステップと、
前記ハードマスク中に、前記半導体ピラーの上面を露出させる凹部を形成するステップと、
前記ハードマスクの前記凹部内にダイオードを形成するステップであって、前記埋め込みサリサイドワード線が前記ダイオードの最下部の高さよりも下方に少なくとも部分的に配置される、ステップと、
前記ダイオードに結合される可変抵抗材料メモリを形成するステップと、
を含む方法。

【請求項2】

前記半導体ピラー中に前記埋め込みサリサイドワード線を形成するステップが、
前記半導体ピラー上および前記第２の凹部内に金属を形成するステップと、
前記金属を加熱して、前記半導体ピラー中に前記埋め込みシリサイドを形成するステップと、
を含む、請求項１に記載の方法。

【請求項3】

前記ハードマスクの前記凹部内に前記ダイオードを形成するステップが、
前記半導体ピラーの前記上面の上方および前記半導体ピラーの前記上面上に、第１のエピタキシャル膜を形成するステップと、
前記第１のエピタキシャル膜の上方および前記第１のエピタキシャル膜上に、第２のエピタキシャル膜を形成するステップと、
を含む、請求項１に記載の方法。

【請求項4】

前記ダイオードに結合される前記可変抵抗材料メモリを形成するステップが、
前記第２のエピタキシャル膜の一部をシリサイド化して、シリサイドコンタクトを形成するステップと、
前記シリサイドコンタクト上に底部電極を形成するステップと、
前記底部電極上に可変抵抗材料メモリを形成するステップと、
前記可変抵抗材料メモリ上に上部電極を形成するステップと、
を含む、請求項３に記載の方法。

【請求項5】

前記ハードマスクの前記凹部内に前記ダイオードを形成するステップが、
前記半導体ピラーの前記上面の上方および前記半導体ピラーの前記上面上に、第１のエピタキシャル膜を形成するステップと、
前記第１のエピタキシャル膜の上方および前記第１のエピタキシャル膜上に、第２の膜を形成するステップと、
を含む、請求項１に記載の方法。

【請求項6】

前記ダイオードに結合される前記可変抵抗材料メモリを形成するステップが、
前記第２の膜の一部をシリサイド化して、シリサイドコンタクトを形成するステップと、
前記シリサイドコンタクト上に底部電極を形成するステップと、
前記底部電極上に可変抵抗材料メモリを形成するステップと、
前記可変抵抗材料メモリ上に上部電極を形成するステップと、
を含む、請求項５に記載の方法。

【請求項7】

前記スペーサが第１のスペーサであり、
前記第２の凹部を形成するステップが、
前記第１の凹部内および前記第１のスペーサ上に、第２のスペーサを形成するステップと、
前記第２のスペーサの下をエッチングして、前記半導体ピラーの下にアンダーカットを形成するステップと、
前記アンダーカットを埋め込み酸化物で充填するステップと、
をさらに含む、請求項１に記載の方法。

【請求項8】

前記スペーサが、窒化物の第１のスペーサであり、
前記窒化物の第１のスペーサの形成後であって且つ前記第２の凹部の形成前に、前記第１の凹部内および前記窒化物の第１のスペーサ上に、第２のスペーサを形成するステップを含む、請求項１に記載の方法。

【請求項9】

下側の半導体基板の上方に配置された上側の半導体基板中に、ハードマスクを用いて、前記上側の半導体基板の上面に開口を有する第１の凹部を形成するステップと、
前記第１の凹部の側面に一時的なスペーサを形成するステップと、
前記ハードマスク及び前記一時的なスペーサをマスクとして用いたエッチングにより第２の凹部を形成するステップであって、前記第２の凹部は、前記第１の凹部の底面から前記下側の半導体基板の中へと更に深く達し、かつ、前記上側の半導体基板内に半導体ピラーを形成する、ステップと、
前記下側の半導体基板中および前記半導体ピラー中に埋め込み酸化物を形成するステップと、
前記一時的なスペーサを除去するステップと、
前記半導体ピラー上に、窒化物の第１のスペーサを形成するステップと、
前記窒化物の第１のスペーサ上に、金属の第２のスペーサを形成するステップと、
前記半導体ピラーに隣接するシャロートレンチアイソレーションを形成するステップと、
前記ハードマスク中に、前記半導体ピラーの上面を露出させる凹部を形成するステップと、
前記ハードマスクの前記凹部内に、ダイオードを形成するステップと、
前記ダイオードに結合される可変抵抗材料メモリを形成するステップと、
を含む方法。

【請求項10】

前記ハードマスクの前記凹部内に前記ダイオードを形成するステップが、
前記半導体ピラーの前記上面の上方および前記半導体ピラーの前記上面上に第１のエピタキシャル膜を形成するステップと、
前記第１のエピタキシャル膜の上方および前記第１のエピタキシャル膜上に第２のエピタキシャル膜を形成するステップと、
を含む、請求項９に記載の方法。

【請求項11】

前記ダイオードに結合される前記可変抵抗材料メモリを形成するステップが、
前記第２のエピタキシャル膜の一部をシリサイド化して、シリサイドコンタクトを形成するステップと、
前記シリサイドコンタクト上に底部電極を形成するステップと、
前記底部電極上に前記可変抵抗材料メモリを形成するステップと、
前記可変抵抗材料メモリ上に上部電極を形成するステップと、
を含む、請求項１０に記載の方法。

【請求項12】

下側の半導体基板の上方に配置された上側の半導体基板であって、前記上側の半導体基板が、シャロートレンチアイソレーション構造によって分離された半導体ピラーを含む、上側の半導体基板と、
前記半導体ピラーの上面に配置された第１のエピタキシャル膜と、
前記第１のエピタキシャル膜の上方および前記第１のエピタキシャル膜上に配置された第２の膜であって、前記第１のエピタキシャル膜および前記第２の膜はダイオードを形成する、第２の膜と、
前記第１のエピタキシャル膜の最下部よりも低い高さであって且つ前記下側の半導体基板の上方の前記上側の半導体基板中に配置されたサリサイドワード線であって、前記サリサイドワード線は、前記サリサイドワード線が前記半導体ピラーと接触し且つ前記下側の半導体基板に対して平行に延びるように、前記半導体ピラーと前記シャロートレンチアイソレーション構造との間に配置されている、サリサイドワード線と、
前記サリサイドワード線の上方に配置されたスペーサであって、前記スペーサの一部分が前記半導体ピラーの側面と接触している、スペーサと、
を含む装置。

【請求項13】

前記第２の膜に接触するシリサイドコンタクトと、
前記シリサイドコンタクト上に配置された底部電極と、
前記底部電極上に配置された可変抵抗材料メモリと、
前記可変抵抗材料メモリ上に配置された上部電極と、
をさらに含む、請求項１２に記載の装置。

【請求項14】

前記シャロートレンチアイソレーション構造によって分離された前記半導体ピラーをさらに分離するために、前記半導体ピラー内のアンダーカットであって前記サリサイドワード線の下方に形成されたアンダーカットを充填する埋め込み酸化物層をさらに含む、請求項１２に記載の装置。

【請求項15】

下側の半導体基板の上方に配置された上側の半導体基板であって、シャロートレンチアイソレーション構造によって分離された半導体ピラーを含む、上側の半導体基板と、
前記半導体ピラーの上面に配置された第１のエピタキシャル膜と、
前記第１のエピタキシャル膜の上方および前記第１のエピタキシャル膜上に配置された第２のエピタキシャル膜であって、前記第１のエピタキシャル膜および前記第２のエピタキシャル膜はダイオードを形成する、第２のエピタキシャル膜と、
前記ダイオードの最下部の高さよりも下方に少なくとも部分的に配置されたサリサイドワード線であって、前記サリサイドワード線は、前記サリサイドワード線が前記半導体ピラーと接触し且つ前記下側の半導体基板に対して平行に延びるように、前記半導体ピラーと前記シャロートレンチアイソレーション構造との間に配置されている、サイサイドワード線と、
前記サリサイドワード線の上方に配置されたスペーサであって、前記スペーサの一部分が前記半導体ピラーの側面と接触している、スペーサと、
を含む装置。

【請求項16】

前記第２のエピタキシャル膜に接触するシリサイドコンタクトと、
前記シリサイドコンタクト上に配置された底部電極と、
前記底部電極上に配置された可変抵抗材料メモリと、
前記可変抵抗材料メモリ上に配置された上部電極と、
をさらに含む、請求項１５に記載の装置。

【請求項17】

前記シャロートレンチアイソレーション構造によって分離された前記半導体ピラーをさらに分離するために、前記サリサイドワード線の下方に形成された前記半導体ピラー内のアンダーカットを充填する埋め込み酸化物層をさらに含む、請求項１５に記載の装置。

【請求項18】

第１のデバイス構成要素と、
前記第１のデバイス構成要素に結合された第２のデバイス構成要素と、
前記第２のデバイス構成要素に結合された可変抵抗材料メモリダイオードデバイスであって、
下側の半導体基板の上方に配置された上側の半導体基板であって、シャロートレンチアイソレーション構造によって分離された半導体ピラーを含む、上側の半導体基板と、
前記半導体ピラーの上面に配置された第１のエピタキシャル膜と、
前記第１のエピタキシャル膜の上方および前記１のエピタキシャル膜上に配置された第２のエピタキシャル膜であって、前記第１のエピタキシャル膜および前記第２のエピタキシャル膜はダイオードを形成する、第２のエピタキシャル膜と、
前記第１のエピタキシャル膜の最下部の下方に少なくとも部分的に配置され、且つ、前記第１のエピタキシャル膜の最下部から物理的に分離されたサリサイドワード線であって、前記サリサイドワード線は、前記サリサイドワード線が前記半導体ピラーと接触し且つ前記下側の半導体基板に対して平行に延びるように、前記半導体ピラーと前記シャロートレンチアイソレーション構造との間に配置されている、サリサイドワード線と、
前記サリサイドワード線の上方に配置されたスペーサであって、前記スペーサの一部分が前記半導体ピラーの側面と接触している、スペーサと、
を含む可変抵抗材料メモリダイオードデバイスと、
を含むデバイス。

【請求項19】

前記ダイオードが、前記ダイオードに接触するシリサイドコンタクトを含む、請求項１８に記載のデバイス。

【請求項20】

前記可変抵抗材料メモリダイオードデバイスは、可変抵抗材料メモリを含み、
前記可変抵抗材料メモリが、合金、金属酸化物、およびカルコゲニドから選択される、請求項１８に記載のデバイス。

【請求項21】

プロセッサと、
メモリシステムと、
を含むコンピューティングシステムであって、
前記メモリシステムが、前記プロセッサに結合された可変抵抗材料メモリダイオードデバイスを含み、
前記可変抵抗材料メモリダイオードデバイスは、ダイオードの下方に配置された少なくとも１つの埋め込みサリサイドワード線を含み、前記ダイオードは、第１のエピタキシャル膜の上方および前記第１のエピタキシャル膜上に配置された第２のエピタキシャル膜から形成され、前記第１のエピタキシャル膜は半導体ピラーの上面に配置され、前記サリサイドワード線は、前記第１のエピタキシャル膜の最下部よりも下方に配置され、且つ、前記第１のエピタキシャル膜の最下部から物理的に分離されており、前記サリサイドワード線は、前記半導体ピラーと接触し且つ前記下側の半導体基板に対して平行に延びており、前記サリサイドワード線の上方にスペーサが配置され、前記スペーサの一部分が前記半導体ピラーの側面と接触している、コンピューティングシステム。

【請求項22】

前記ダイオードが、前記ダイオードに接触するシリサイドコンタクトを含む、請求項２１に記載のコンピューティングシステム。

【請求項23】

前記可変抵抗材料メモリダイオードデバイスは、可変抵抗材料メモリを含み、
前記可変抵抗材料メモリが、合金、酸化金属、およびカルコゲニドから選択される、請求項２１に記載のコンピューティングシステム。

【発明の詳細な説明】

【技術分野】

【0001】

本開示は、概して、可変抵抗材料ランダムアクセスメモリに関する。

【背景技術】

【0002】

＜関連出願＞
本特許出願は、２００７年９月１９日に出願された米国出願第１１/８５７,６８２号の優先権の利益を主張するものであり、その開示は、本明細書中に参照として組み込まれる。

【0003】

＜背景技術＞
可変抵抗材料メモリ構造は、多くの場合、クロスポイント型可変抵抗材料ランダムアクセスメモリのワード線として機能する、多量にドープされた半導体リード線に依存する。可変抵抗材料ランダムアクセスメモリで使用されるプログラミング電流のために、こうしたワード線において、大幅な寄生抵抗降下が生じることがある。従って、ワード線の抵抗を低下させるために、後端金属線ストラッピングが適用され得る。この金属線ストラッピングは、メモリセルのサイズおよび複雑さの処理において、さらに問題を生じさせる可能性もある。

【0004】

これらの課題を解決可能な、より良い構造を形成するための方法が求められている。また、これらの課題を解決可能な、向上された可変抵抗材料ランダムアクセスメモリ構造も必要とされている。

【図面の簡単な説明】

【0005】

本開示により、開示された実施形態が明らかにされると共に、一部に図面を含む以下の明細書を一読および研究することにより、これが理解されるであろう。

【0006】

【図1a】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図1b】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図1c】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図1d】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図1e】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図1f】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図1g】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図1h】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図1j】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図1k】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図2】本実施形態に従う、可変抵抗材料メモリデバイスの斜視立面図である。

【図3】本実施形態に従う、可変抵抗材料メモリデバイスの断面立面図である。

【図4】本実施形態に従う、図１ａ乃至図３に示される構造を作製するための工程フローである。

【図5a】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図5b】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図5c】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図5d】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図5e】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図5f】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図5g】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図5h】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図5j】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図5k】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図6】本実施形態に従う、図５ａ乃至図５ｋに示される構造を作製するための工程フローである。

【図7a】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図7b】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図7c】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図7d】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図7e】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図7f】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図8】本実施形態に従う、図７ａ乃至図７ｆに示される構造を作製するための工程フローである。

【図9a】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図9b】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図9c】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図9d】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図9e】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図9f】本実施形態に従う、処理中の、半導体デバイスの断面立面図である。

【図10】本実施形態に従う、図７ａ乃至図７ｆに示される構造を作製するための工程フローである。

【図11】本実施形態に従う、電子デバイスのブロック図である。

【図12】本実施形態に従う、電子デバイスのブロック図である。

【発明を実施するための形態】

【0007】

本明細書に記載されるデバイス、装置、または物の実施形態は、いくつかの位置および方向で、製造、使用、または出荷が可能である。可変抵抗材料メモリデバイスは、合金等の材料を含んでもよい。可変抵抗材料メモリデバイスは、準金属（quasi-metal）成分等の材料を含んでもよい。可変抵抗材料メモリデバイスは、金属酸化物等の材料を含んでもよい。可変抵抗材料メモリデバイスは、カルコゲニド等の材料を含んでもよい。これらの複数の材料は、品質および性能において、非常に多様である可能性がある。

【0008】

図１ａは、本実施形態に従う、処理中の半導体デバイス１００の断面立面図を示す。上側の半導体基板１１２の下に下側の半導体基板１１０が形成されている。一実施形態において、下側の半導体基板１１０は、Ｎ＋ドープ（ｄｏｐｅｄ）である上側の半導体基板１１２と比較して、Ｐ−ドープになっている。

【0009】

上側の半導体基板１１２の上面１１６に、二酸化ケイ素等の誘電体膜１１４が形成される。誘電体膜１１４の上に第１のハードマスク１１８が配置され、上面１１６を露出させるために、ハードマスク１１８および誘電体膜１１４がパターニングされている。第１のハードマスクは、垂直方向に露出された面１２４を含む。一実施形態において、第１のハードマスク１１８は、窒化ケイ素等のＳｉ_３Ｎ_４のような窒化物材料である。

【0010】

図１ｂは、本実施形態に従う、さらなる処理後の、図１ａに示す半導体デバイスの断面立面図を示す。半導体デバイス１０１は、第１の凹部底面１２２を含む第１の凹部１２０を形成するために、上面１１６（図１ａ）を通してエッチングされている。第１のハードマスク１１８には、さらに、上側の半導体基板１１２への方向性エッチングに役立つ、垂直方向に露出された面１２４も見られる。

【0011】

図１ｃは、本実施形態に従う、さらなる処理後の、図１ｂに示す半導体デバイスの断面立面図を示す。半導体デバイス１０２は、第１の凹部底面１２２を含む第１の凹部１２０を形成するために処理されている。ブランケット蒸着（堆積）およびスペーサエッチングによって、第１のスペーサ１２６が形成されている。一実施形態において、第１のスペーサ１２６および第１のハードマスク１１８は窒化物材料であり、スペーサエッチング（これは、窒化物材料のエッチングに対して選択的である）により、第１の凹部底面１２２上の、ならびに第１のハードマスク１１８の垂直方向に露出された面１２４上の窒化物材料を除去する。このため、図１ｃに示される一実施形態において、第１のハードマスク１１８（図１ｂ）は、第１のハードマスク１１９を生成するために、やや高さを低くしてもよい。

【0012】

図１ｄは、本実施形態に従う、さらなる処理後の、図１ｃに示す半導体デバイスの断面立面図を示す。半導体デバイス１０３は、第２の凹部１２８、上側の半導体基板１１２のいくつかにおけるピラー１２９、および、上側の半導体基板１１２のいくつかにおける第２の凹部底面１３０を形成するために、第１の凹部底面１２２（図１ｃ）を通してエッチングされている。

【0013】

図１ｅは、本実施形態に従う、さらなる処理後の、図１ｄに示す半導体デバイスの断面図を示す。半導体デバイス１０４は、第１の金属１３２によって、ブランケット蒸着されている。第１の金属１３２は、上側の半導体基板１１２内にシリサイドを形成するために使用される。

【0014】

図１ｆは、本実施形態に従う、さらなる処理後の、図１ｅに示す半導体デバイスの断面立面図を示す。半導体デバイス１０５は、上側の半導体基板１１２の一部であるピラー１２９への、および上側の半導体基板１１２への第１の金属１３２のサリサイド化（自己整合（ｓｅｌｆ−ａｌｉｇｎｅｄ）シリサイド化）を生じさせるための条件下で処理されている。この工程により、サリサイド構造１３４が形成される。一実施形態において、第１の金属１３２はコバルト（Ｃｏ）であり、この工程により、サリサイド構造１３４を、ケイ化コバルト（ＣｏＳｉ_２）材料として形成することが可能になる。さらに、第２の凹部１２８の両側壁および第２の凹部底面１３０が消耗され、サリサイド構造１３４に変化する。サリサイド化後、サリサイド構造１３４、ならびに第１のハードマスク１１９および第１のスペーサ１２６を選択的に残すことが可能なストリッピング手順（剥離処理）により、余剰の第１の金属１３２が除去される。

【0015】

図１ｇは、本実施形態に従う、さらなる処理後の、図１ｆに示される半導体デバイスの断面立面図を示す。半導体デバイス１０６は、シャロートレンチ分離（シャロートレンチアイソレーション）（ＳＴＩ）１３６を有するように処理されている。ＳＴＩ１３６の形成前に、ピラー１２９内に埋め込みサリサイドワード線１３５を形成するために、サリサイド構造１３４（図１ｆ）を貫通する第３のエッチングが実行されている。第３のエッチングは、さらに上側の半導体基板１１２を貫通し、その上、下側の半導体基板１１０にさらに貫通してもよい。このため、所定のＳＴＩ１３６は、隣接する埋め込みサリサイドワード線１３５を効率的に分離する。ＳＴＩ１３６は、ブランケット蒸着で、次に、第１のハードマスク１１９上で止まるエッチングバックまたは化学機械的研磨で処理してもよい。

【0016】

図１ｈは、本実施形態に従う、さらなる処理後の、図１ｇに示す半導体デバイスの断面立面図を示す。半導体デバイス１０７は、第１のハードマスク１１９を貫通し、さらに、ピラー上面１３８でピラー１２９を露出させる第４のエッチングで処理されている。第４のエッチングは、特にピラー１２９において、上側の半導体基板１１２の半導体材料を選択的に残すことが可能なエッチングレシピを含む。

【0017】

図１ｊは、本実施形態に従う、さらなる処理後の、図１ｈに示す半導体デバイスの断面立面図を示す。半導体デバイス１０８は、ピラー上面１３８（図１ｈ）においてピラー１２９上に第１のエピタキシャル膜１４０を成長させることで、処理されている。ピラー１２９がＮ＋シリコンである実施形態において、第１のエピタキシャル膜１４０は、Ｎ−シリコンである。一実施形態において、エピタキシャル成長中に、その場（インサイチュ）のＮ−ドーピングにより、第１のエピタキシャル膜１４０の形成が実行される。一実施形態において、エピタキシャル成長と、その後の少量（低濃度）のＮ−ドーピングによって、第１のエピタキシャル膜１４０の形成が実行される。一実施形態において、第１のエピタキシャル膜１４０は、ビア１３８（図１ｈ）を充填し、次に、エッチングバックまたは研磨によって平坦化される。一実施形態において、カウンタドーピングによる、第１のエピタキシャル膜１４０の面へのＰ＋注入によって、カウンタドーピングされた第２の膜１４２が形成される。

【0018】

第１のエピタキシャル膜１４０の形成後、ダイオード１４０、１４２が構成される。一実施形態において、第１のエピタキシャル膜１４０上であってこの膜１４０に接して第２のエピタキシャル膜１４２を成長させることにより、ダイオード１４０、１４２が形成される。

【0019】

第１のエピタキシャル膜１４０がＮ−シリコンである実施形態において、第２のエピタキシャル膜１４２はＰ＋シリコンである。一実施形態において、エピタキシャル成長中に、その場（インサイチュ）のＰ＋ドーピングにより、第２のエピタキシャル膜１４２の形成が実行される。一実施形態において、エピタキシャル成長と、その後の大量（高濃度）のＰ＋ドーピングにより、第２のエピタキシャル膜１４２の形成が実行される。

【0020】

以降、第２のエピタキシャル膜１４２およびカウンタドーピングされた第２の膜１４２は、共に、特に明示的に指定のない限り、第２の膜１４２と称される。

【0021】

図１ｋは、本実施形態に従う、さらなる処理後の、図１ｊに示される半導体デバイスの断面立面図を示す。半導体デバイス１０９は、シリサイドコンタクト１４４を形成するために処理されている。ダイオード１４０、１４２の形成後（図１ｊ）、第２の膜１４２の一部のシリサイド化が実行される。一実施形態において、コバルト膜が第２の膜１４２に堆積され、Ｐ＋第２の膜１４２の一部の熱変換が実行される。このため、ダイオード構造が変化し、第１のエピタキシャル膜１４０、および変化した第２の膜１４２の形態をとる。

【0022】

サリサイド化により、第２の膜１４２上にシリサイドコンタクト１４４が形成されている。
さらなる処理は、酸化ケイ素膜または窒化ケイ素膜等の誘電体膜１４８中に底部電極１４６を形成することを含む。底部電極１４６はシリサイドコンタクト１４４に接触するものとして図示され、かつ、開放された端部を有するシリンダ（円筒）として図示される。プラグ底部電極、ライナー電極、およびその他等の他の種類の底部電極が、使用できる。

【0023】

図２は、本実施形態に従う、相変化メモリデバイス２００の斜視立面図を示す。上側の半導体基板２１２から形成されるピラー２２９が、下側の半導体基板２１０上に載置される。埋め込みサリサイドワード線２３５がピラー２２９内に配置され、２つの異なる半導体材料でできたダイオード２４０、２４２が、ピラー２２９上に配置される。シリサイドコンタクト２４４は、ダイオード２４０、２４２の一部である第２の膜２４２上に配置される。底部電極２４６は、酸化ケイ素膜または窒化ケイ素膜等の誘電体膜２４８内に配置される。底部電極２４６はシリサイドコンタクト２４４と接触するものとして図示され、さらに、開放された端部を有するシリンダとして図示される。

【0024】

ワード線ストラップ２５０は、ピラー２２９を貫通するものとして図示される。図示されていないが、ピラー２２９は、それに隣接しかつ離間されたピラーからＳＴＩ構造によって分離される。

【0025】

図３は、本実施形態に従う、相変化メモリデバイス３００の断面立面図を示す。上側の半導体基板３１２から形成されたピラー３２９は、下側の半導体基板３１０上に載置される。一実施形態において、該ピラーはＮ＋ドープシリコンでできており、下側の半導体基板３１４はＰ−ドープシリコンでできている。

【0026】

埋め込みサリサイドワード線３３５はピラー３２９内に配置され、２つの異なる半導体材料でできたダイオード３４０、３４２は、ピラー３２９上に配置される。一実施形態において、ダイオード３４０、３４２は、Ｎ−ドープされた第１のエピタキシャル膜３４０、および部分的に消耗されたＰ＋ドープされた第２の膜３４２でできている。

【0027】

シリサイドコンタクト３４４は、ダイオード３４０、３４２の一部である第２の膜３４２の上に配置される。底部電極３４６は、酸化ケイ素膜等の誘電体膜３４８内に配置される。一実施形態において、底部電極３４６は、窒化チタン、窒化アルミニウムチタン、スズニッケルチタン、窒化タンタル、窒化ケイ素タンタル、およびその他等の導電体である。底部電極３４６は、シリサイドコンタクト３４４と接触するものとして図示される。

【0028】

底部電極３４６は、可変抵抗材料３５２と接触する。一実施形態において、可変抵抗材料３５２は、カルコゲニド材料等の相変化材料である。
一実施形態において、相変化ランダムアクセスメモリ（ＰＣＲＡＭ）セルとして使用可能な可変抵抗材料は、ガリウム（Ｇａ）含有材料である。使用可能な選択されるガリウム含有材料には、ＧａＳｂ、Ｇａ−Ｇｅ−Ｓｂ、Ｇａ−Ｓｅ−Ｔｅ、およびその他が含まれる。いくつかのガリウム含有の相変化材料の実施形態において、該ガリウムは、過半数として存在する（５０パーセント以上）。いくつかのガリウム含有の相変化材料の実施形態において、該ガリウムは、最大の数で存在する（ガリウムが、最多の元素）。いくつかの実施形態では、第１にリストされる元素は、過半数または最大の数で存在し、次にリストされる元素は、元素スケールにおいて、降順でリストされる。

【0029】

一実施形態において、ＰＣＲＡＭセルとして使用可能な可変抵抗材料は、ゲルマニウム（Ｇｅ）含有材料である。使用可能な選択されるゲルマニウム含有材料には、Ｇｅ−Ｔｅ、Ｇｅ−Ｓｂ−Ｔｅ、Ｇｅ−Ｔｅ−Ａｓ、Ｇｅ−Ｓｅ−Ｇａ、Ｇｅ−Ｉｎ−Ｓｂ、Ｇｅ−Ｔｅ−Ｓｂ−Ｓ、Ｇｅ−Ｔｅ−Ｓｎ_ｏ、Ｇｅ−Ｔｅ−Ｓｎ_Ａｕ、Ｇｅ−Ｐｄ−Ｔｅ−Ｓｎ、Ｇｅ−Ｓｂ−Ｔｅ−Ｐｄ、Ｇｅ−Ｓｂ−Ｔｅ−Ｃｏ、Ｇｅ−Ｓｂ−Ｓｅ−Ｔｅ、Ｇｅ−Ｓｎ−Ｔｅ、Ｇｅ−Ｔｅ−Ｓｎ−Ｎｉ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｄ、Ｇｅ−Ｔｅ−Ｓｎ−Ｐｔ、およびその他が含まれる。いくつかのゲルマニウム含有の相変化材料の実施形態において、該ゲルマニウムは、過半数存在する（５０パーセント以上）。いくつかのゲルマニウム含有の相変化材料の実施形態において、該ゲルマニウムは、最大の数で存在する（ゲルマニウムが、最多の元素）。いくつかの実施形態において、第１にリストされる元素は、過半数または最大の数で存在し、次にリストされる元素は、元素スケールにおいて、降順でリストされる。

【0030】

一実施形態において、ＰＣＲＡＭセルとして使用可能な可変抵抗材料は、インジウム（Ｉｎ）含有材料である。使用可能な選択されるインジウム含有材料には、Ｉｎ−Ｓｅ、Ｉｎ−Ｓｂ、Ｉｎ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｇｅ、Ｉｎ−Ｓｅ−Ｔｉ−Ｃｏ、Ｉｎ−Ａｇ−Ｓｂ−Ｔｅ、およびその他が含まれる。いくつかのインジウム含有の相変化材料の実施形態において、該インジウムは、過半数存在する（５０パーセント以上）。いくつかのインジウム含有の相変化材料の実施形態では、該インジウムは、最大の数で存在する（インジウムが、最多の元素）。いくつかの実施形態では、第１にリストされる元素は、過半数または最大の数で存在し、次にリストされる元素は、元素スケールで、降順でリストされる。

【0031】

一実施形態において、ＰＣＲＡＭセルとして使用可能な可変抵抗材料は、アンチモン（Ｓｂ）含有材料である。使用可能な選択されるアンチモン含有材料には、Ｓｂ_２Ｔｅ_３、Ｓｂ−Ｇａ、Ｓｂ−Ｂｉ−Ｓｅ、Ｓｂ−Ｓｎ−Ｔｅ、Ｓｂ−Ｉｎ−Ｇｅ、Ｓｂ−Ｔｅ−Ｇｅ−Ｓ、Ｓｂ−Ｇｅ−Ｔｅ−Ｐｄ、Ｓｂ−Ｇｅ−Ｔｅ−Ｃｏ、Ｓｂ−Ｔｅ−Ｂｉ−Ｓｅ、Ｓｂ−Ａｇ−Ｉｎ−Ｔｅ、Ｓｂ−Ｇｅ、Ｓｂ−Ｇｅ−Ｓｅ−Ｔｅ、Ｓｂ−Ｇｅ−Ｓｎ−Ｔｅ、およびその他が含まれる。いくつかのアンチモン含有の相変化材料の実施形態では、該アンチモンは、過半数存在する（５０パーセント以上）。いくつかのアンチモン含有の相変化材料の実施形態では、該アンチモンは最大の数で存在する（アンチモンが、最多の元素）。いくつかの実施形態において、第１にリストされる元素は、過半数または最大の数で存在し、次にリストされる元素は、元素スケールで、降順でリストされる。

【0032】

一実施形態において、ＰＣＲＡＭセルとして使用可能な可変抵抗材料は、テルル（Ｔｅ）含有材料である。使用可能な選択されるテルル含有材料には、Ｔｅ−Ｇｅ、Ｔｅ−Ｓｂ、Ｔｅ−Ａｓ、Ｔｅ−Ａｌ、Ｔｅ−Ｇｅ−Ｓｂ、Ｔｅ−Ｇｅ−Ａｓ、Ｔｅ−Ｉｎ−Ｓｂ、Ｔｅ−Ｓｎ−Ｓｅ、Ｔｅ−Ｇａ−Ｓｅ、Ｔｅ−Ｓｎ−Ｓｂ、Ｔｅ−Ｇｅ−Ｓｂ−Ｓ、Ｔｅ−Ｇｅ−Ｓｎ−Ｏ、Ｔｅ−Ｇｅ−Ｓｎ−Ａｕ、Ｔｅ−Ｐｄ−Ｇｅ−Ｓｎ、Ｔｅ−Ｇｅ−Ｓｂ−Ｐｄ、Ｔｅ−Ｇｅ−Ｓｂ−Ｃｏ、Ｔｅ−Ｓｂ−Ｂｉ−Ｓｅ、Ｔｅ−Ａｇ−Ｉｎ−Ｓｂ、Ｔｅ−Ｇｅ−Ａｂ−Ｓｅ、Ｔｅ−Ｇｅ−Ｓｎ−Ｓｂ、Ｔｅ−Ｇｅ−Ｓｎ−Ｎｉ、Ｔｅ−Ｇｅ−Ｓｎ−Ｐｄ、Ｔｅ−Ｇｅ−Ｐｄ−Ｐｔおよびその他が含まれる。いくつかのテルル含有の相変化材料の実施形態において、該テルルは、過半数存在する（５０パーセント以上）。いくつかのテルル含有の相変化材料の実施形態では、該テルルは、最大の数で存在する（テルルが、最多の元素）。いくつかの実施形態において、第１にリストされる元素は、過半数または最大の数で存在し、次にリストされる元素は、元素スケールにおいて、降順でリストされる。

【0033】

一実施形態において、ＰＣＲＡＭセルとして使用可能な可変抵抗材料は、セレン（Ｓｅ）含有材料である。使用可能な選択されるセレン含有材料には、Ｓｅ−Ｉｎ、Ｓｅ−Ｔｅ−Ｓｎ、Ｓｅ−Ｇｅ−Ｇａ、Ｓｅ−Ｂｉ−Ｓｂ、Ｓｅ−Ｇａ−Ｔｅ、Ｓｅ−Ｉｎ−Ｔｉ−Ｃｏ、Ｓｅ−Ｓｂ−Ｔｅ−Ｂｉ、Ｓｅ−Ｇｅ−Ｓｂ−Ｔｅ、およびその他が含まれる。いくつかのセレン含有の相変化材料の実施形態で、該セレンは、過半数存在する（５０パーセント以上）。いくつかのセレン含有の相変化材料の実施形態において、該セレンは、最大の数で存在する（セレンが、最多の元素）。いくつかの実施形態では、第１にリストされる元素は、過半数または最大の数で存在し、次にリストされる元素は、元素スケールにおいて、降順でリストされる。

【0034】

一実施形態において、ＰＣＲＡＭセルとして使用可能な可変抵抗材料は、ヒ素（Ａｓ）含有材料である。使用可能な選択されるヒ素含有材料には、Ａｓ−Ｔｅ、Ａｓ−Ｔｅ−Ｇｅ、およびその他が含まれる。いくつかのヒ素含有の相変化材料の実施形態において、該ヒ素は、過半数存在する（５０パーセント以上）。いくつかのヒ素含有の相変化材料の実施形態において、該ヒ素は最大の数で存在する（ヒ素が、最多の元素）。いくつかの実施形態において、第１にリストされる元素は、過半数または最大の数で存在し、次にリストされる元素は、元素スケールにおいて、降順でリストされる。

【0035】

一実施形態において、ＰＣＲＡＭセルとして使用可能な可変抵抗材料はアルミニウム（Ａｌ）含有材料である。使用可能な選択されるアルミニウム含有材料には、Ａｌ−Ｔｅ、Ａｌ−Ｓｅおよびその他が含まれる。いくつかのアルミニウム含有の相変化材料の実施形態で、アルミニウムは、過半数存在する。

【0036】

一実施形態において、ＰＣＲＡＭセルとして使用可能な可変抵抗材料は、スズ（Ｓｎ）含有材料である。使用可能な選択されるスズ含有の材料には、Ｓｎ−Ｔｅ−Ｓｅ、Ｓｎ−Ｓｂ−Ｔｅ、Ｓｎ−Ｔｅ−Ｇｅ−Ｏ、Ｓｎ−Ｐｄ−Ｔｅ−Ｇｅ、Ｓｎ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｇｅ−Ｓｂ−Ｔｅ、Ｓｎ−Ｇｅ−Ｔｅ−Ｎｉ、Ｓｎ−Ｇｅ−Ｔｅ−Ｐｄ、Ｓｎ−Ｇｅ−Ｔｅ−Ｐｔ、およびその他が含まれる。いくつかのスズ含有の相変化材料の実施形態では、該スズは、過半数存在する（５０パーセント以上）。いくつかのスズ含有の相変化材料の実施形態では、該スズは最大の数で存在する（スズが、最多の元素）。いくつかの実施形態において、第１にリストされる元素は過半数または最大の数で存在し、次にリストされる元素は、元素スケールにおいて、降順でリストされる。

【0037】

一実施形態において、ＰＣＲＡＭセルとして使用可能な可変抵抗材料は、パラジウム（Ｐｄ）含有材料である。使用可能な選択されるパラジウム含有材料には、Ｐｄ−Ｔｅ−Ｇｅ−Ｓｎ、Ｐｄ−Ｇｅ−Ｓｂ−Ｔｅ、およびその他が含まれる。いくつかのパラジウム含有の相変化材料の実施形態において、該パラジウムは、過半数存在する（５０パーセント以上）。いくつかのパラジウム含有の相変化材料の実施形態において、該パラジウムは、最大の数で存在する（パラジウムが、最多の元素）。いくつかの実施形態では、第１にリストされる元素は、過半数または最大の数で存在し、次にリストされる元素は、元素スケールにおいて、降順でリストされる。

【0038】

一実施形態において、ＰＣＲＡＭセルとして使用可能な可変抵抗材料は、銀（Ａｇ）含有材料である。使用可能な選択される銀含有材料には、Ａｇ−Ｉｎ−Ｓｂ−Ｔｅ、およびその他が含まれる。いくつかの銀含有の相変化材料の実施形態では、該銀は、過半数存在する（５０パーセント以上）。いくつかの銀含有の相変化材料の実施形態では、該銀は、最大の数で存在する（銀が、最多の元素）。いくつかの実施形態では、第１にリストされる元素は、過半数または最大の数で存在し、次にリストされる元素は、元素スケールにおいて、降順でリストされる。

【0039】

一実施形態において、可変抵抗材料３５２は、例えば、Ｐｒ_(１−x）Ｃａ_xＭｎＯ_３（ＰＣＭＯ）、Ｌａ_(１−x）Ｃａ_xＭｎＯ_３（ＬＣＭＯ）、およびＢａ_(１−x）Ｓｒ_xＴｉＯ_３等のいわゆる「巨大磁気抵抗膜」を形成するために使用される種々の材料のうちの１つを含んでもよい。

【0040】

一実施形態において、可変抵抗材料３５２は、例えば、Ａｌ_２Ｏ_３、ＢａＴｉＯ_３、ＳｒＴｉＯ_３、Ｎｂ_２Ｏ_３、ＳｒＺｒＯ_３、ＴｉＯ_２、Ｔａ_２Ｏ_５、ＮｉＯ、ＺｒＯ_x、ＨｆＯ_x、およびＣｕ_２Ｏ等の２元または３元ドープされたまたはドープされなかった酸化物材料を含んでもよい。

【0041】

一実施形態において、可変抵抗材料３５２は、ペロブスカイト構造を有してもよい。
一実施形態において、可変抵抗材料３５２には、一般式Ａ_xＢ_yのドープされたカルコゲニドガラスが含まれる。式中、Ｂは、硫黄（Ｓ）、セレン（Ｓｅ）、およびテルル（Ｔｅ）、およびそれらの混合物から選択され、Ａには、例えば、Ａｕ、Ａｇ、Ｐｔ、Ｃｕ、Ｃｄ、Ｉｎ、Ｒｕ、Ｃｏ、Ｃｒ、Ｎｉ、Ｍｎ、およびＭｏ等の貴金属および遷移金属の元素から選択された１つもしくは複数のドーパントを有する、グループＩＩＩ−Ａ（Ｂ、Ａｌ、Ｇａ、Ｉｎ、Ｔｌ）、グループＩＶ−Ａｘ（Ｃ、Ｓｉ、Ｇｅ、Ｓｎ、Ｐｂ）、グループＶ−Ａ（Ｎ、Ｐ、Ａｓ、Ｓｂ、Ｂｉ）、またはグループＶＩＩ−Ａ（Ｆ、Ｃｌ、Ｂｒ、Ｉ、Ａｔ）からの少なくとも１つが含まれる。

【0042】

ワード線ストラップ３５０は、ピラー３２９のフランジ部分を貫通するものとして図示されている。ピラー３２９は、それに隣接しかつ離間されたピラーからＳＴＩ構造３３６によって分離されている。ＳＴＩ構造３３６は、先細形状として図示されており、この形状は、種々のエッチング工程において生じる可能性がある。

【0043】

一実施形態において、可変抵抗材料メモリデバイス３００は、相変化メモリデバイス３００である。上側の半導体基板３１２から形成されたピラー３２９は、下側の半導体基板３１０上に載置される。一実施形態において、ピラー３２９はＮ＋ドープシリコンでできており、下側の半導体基板３１０はＰ−ドープシリコンでできている。

【0044】

埋め込みサリサイドワード線３３５はピラー３２９内に配置され、ダイオード３４０、３４２は、２種類の異なる半導体材料でできている。一実施形態において、ダイオード３４０、３４２は、Ｎ−ドープの第１のエピタキシャル膜３４０および部分的に消耗されるＰ＋ドープの第２の膜３４２でできている。

【0045】

シリサイドコンタクト３４４は、ダイオード３４０、３４２の一部である第２の膜３４２上に配置される。底部電極３４６は、酸化ケイ素膜または窒化ケイ素膜等の誘電体膜３４８内に配置される。一実施形態において、底部電極３４６は、窒化チタン、窒化アルミニウムチタン、スズニッケルチタン、窒化タンタル、窒化ケイ素タンタル、およびその他等の導電体である。底部電極３４６は、シリサイドコンタクト３４４と接触するものとして図示されている。

【0046】

底部電極３４６は、可変抵抗材料３５２と接触する。一実施形態において、可変抵抗材料３５２は、カルコゲニド材料等の相変化材料である。可変抵抗材料３５２は、上部電極３５４によって、上から接触されている。ビット線３５６は上部電極３５４に接続している。

【0047】

図４は、本実施形態に従う、可変抵抗材料メモリデバイスを製造するための工程フロー４００の図である。工程フロー４００は、図１、図２、および図３に図示される構造を作製するための製造技術の実施形態を示してもよい。

【0048】

４１０において、ハードマスクおよび誘電体膜は、下側の半導体基板上に配置される上側の半導体基板の上でパターニングされる。
４２０において、第１のエッチングは、上側の半導体基板の第１の凹部底面を有する第１の凹部を形成するために、上面に貫通する。

【0049】

４３０において、当該工程は、第１の凹部を充填するが、スペーサエッチング後に第１の凹部底面は充填しないままとする第１のスペーサの形成を含む。
４４０において、当該工程は、上側の半導体基板により深く貫通する第２のエッチングを含む。

【0050】

４５０において、当該工程は、上側の半導体基板内の埋め込み自己整合シリサイドワード線の形成を含む。非制限的な例において、図１ｅ、図１ｆ、および図１ｇで図示されるように、該埋め込みサリサイドワード線が形成される。

【0051】

４６０において、当該工程は、それまで保護されていた上側の半導体基板材料を露出させる、ハードマスク内の凹部のダイオードの形成を含む。非制限的な例において、図１ｈ、および図１ｊに図示されるように、該ダイオードが形成される。

【0052】

４７０において、当該工程は、該ダイオードの上での底部電極の形成を含む。
４７２において、当該工程は、底部ダイオードの上での可変抵抗材料メモリの形成を含む。

【0053】

４７４において、当該工程は、該可変抵抗材料メモリの上での上部電極の形成を含む。
一実施形態において、第１のエピタキシャル膜１４０は、ビア１３８（図１ｈ）を充填し、次に、エッチングバックまたは研磨によって平坦化される。一実施形態において、カウンタドープによって第１のエピタキシャル膜１４０の面にＰ＋注入することで、カウンタドープされた第２の膜１４２が形成される。

【0054】

図５ａ乃至図５ｋは、本実施形態に従う、処理中の、半導体デバイスの断面立面図を示す。図５ａにおいて、処理中の半導体デバイス５００の断面立面図が、図示されている。上側の半導体基板５１２の下に、下側の半導体基板５１０が形成されている。一実施形態において、下側の半導体基板５１０は、Ｎ＋ドープされた上側の半導体基板５１２と比較し、Ｐ−ドープされている。

【0055】

二酸化ケイ素等の誘電体膜５１４が、上側の半導体基板５１２の上面５１６上に形成される。誘電体膜５１４の上に第１のハードマスク５１８が配置され、ハードマスク５１８および誘電体膜５１４は、上面５１６を露出させるためにパターニングされている。一実施形態において、第１のハードマスク５１８は、窒化ケイ素等のＳｉ_３Ｎ_４のような窒化物材料である。

【0056】

図５ｂは、本実施形態に従う、さらなる処理後の、図５ａに図示される半導体デバイスの断面立面図を示す。半導体デバイス５０１は、第１の凹部底面５２２を含む第１の凹部５２０を形成するために、上面５１６（図１ａ）を通してエッチングされている。第１のハードマスク５１８には、さらに、上側の半導体基板５１２への方向性エッチングに役立つ、垂直方向に露出された面５２４も見られる。

【0057】

図５ｃは、本実施形態に従う、さらなる処理後の、図１ｂに図示される半導体デバイスの断面立面図を示す。半導体デバイス５０２は、第１のハードマスク５１８上で第１のスペーサ５２６を形成するために処理されている。ブランケット蒸着およびスペーサエッチングにより、第１のスペーサ５２６が形成されている。一実施形態において、第１のスペーサ５２６および第１のハードマスク５１８は窒化物材料であり、スペーサエッチングは、窒化物材料を選択的にエッチングすることが可能であるが、第１の凹部底面５２２上、ならびに第１のハードマスク５１８の垂直方向に露出された面５２４上で窒化物材料を除去する。

【0058】

このため、図５ｃに図示される一実施形態において、第１のハードマスク５１８（図１ｂ）は、第１のハードマスク５１９を生成するために、やや高さを低くしてもよい。

【0059】

図５ｄは、本実施形態に従う、さらなる処理後の、図５ｃに図示される半導体デバイスの断面立面図を示す。半導体デバイス５０３は、第２の凹部５２８、上側の半導体基板５１２のいくつかのピラー５２９、および上側の半導体基板５１２のいくつかの第２の凹部底面５３０を形成するために、第１の凹部底面５２２（図５ｃ）を通してエッチングされている。第１のスペーサ５２６および第１のハードマスク５１９上で、第２のスペーサ５５６が形成される。一実施形態において、第２のスペーサ５５６は窒化物材料である。一実施形態において、第２のスペーサ５５６は、第１のスペーサ５２６およびハードマスク５１９（これらの両方が窒化物材料であってもよい）とは異なる組成を有する窒化物材料である。

【0060】

図５ｅは、本実施形態に従う、さらなる処理後の、図５ｄに図示される半導体デバイスの断面立面図を示す。半導体デバイス５０４は、第１のハードマスク５１９、第１のスペーサ５２６、および第２のスペーサ５５６の下でアンダーカット５５８が形成されるように、等方的または異方的にブランケットエッチングされている。従って、上側の半導体基板５１２の一部からピラー５２９が形成される。

【0061】

エッチングは、等方性ＨＮＡエッチング等、ウェットであってもよく、これには、フッ化水素酸（ＨＦ）、硝酸（ＨＮＯ_３）、および酢酸（ＣＨ_３ＯＯＨ）が含まれる。一実施形態において、等方性エッチングは、硝酸フッ化アンモニウム（ＮＨ_４Ｆ/ＨＮＯ_３）シリコンエッチングを含む。一実施形態において、等方性シリコンドライエッチングは、六フッ化硫黄（ＳＦ_６）を含む。一実施形態において、等方性シリコンドライエッチングは、フッ化キセノン（ＸｅＦ_２）を含む。一実施形態において、異方性シリコンウェットエッチングは、約４００：１の結晶格子エッチング比率（（１００）：（ｌ１１））を有することができる水酸化カリウム（ＫＯＨ）を含む。一実施形態において、異方性シリコンウェットエッチングは、約８，０００：１の結晶格子エッチング比率（（１００）：（１１１））を有することができる水酸化アンモニウム（Ｎａ_４ＯＨ）を含む。一実施形態において、異方性シリコンウェットエッチングは、約１０乃至３５：１の結晶格子エッチング比率（（１００）：（ｌ１１））を有することができる水酸化テトラメチルアンモニウム（ＴＭＡＨ）を含む。一実施形態において、異方性シリコンウェットエッチングは、約３５：１の結晶格子エッチング比率（１００）:（１１１））を有することができるｅｄｐ（ＥＤＰ）を含む。

【0062】

図５ｆは、本実施形態に従う、さらなる処理後の、図５ｅに図示される半導体デバイスの断面立面図を示す。半導体デバイス５０５は、埋め込み酸化物構造５６０によって、アンダーカット５５８（図５ｅ）を充填し、任意の２つの隣接する、離間されたピラー５２９をさらに分離させるための条件下で処理されている。

【0063】

工程の一実施形態において、熱酸化により、埋め込み酸化物構造５６０が形成される。工程の一実施形態において、スピンオンによる誘電体（ＳＯＤ）を塗布し、次にエッチングバック工程を行うことにより、埋め込み酸化物構造５６０が形成される。図示されるように、埋め込み酸化物構造は、断面に見られるように、鳥のくちばしの形をしていてもよい。

【0064】

図５ｇは、本実施形態に従う、さらなる処理後の、図５ｅに図示される半導体デバイスの断面立面図を示す。半導体デバイス５０６は、第２のスペーサ５５６（図５ｆ）を除去するために、まず、処理されている。次に、半導体デバイス５０６は、第１の金属５３２で堆積されている。第１の金属５３２は、上側の半導体基板５１２中にシリサイドを形成するために使用される。

【0065】

図５ｈは、本実施形態に従う、さらなる処理後の、図５ｇに図示される半導体デバイスの断面立面図を示す。半導体デバイス５０７は、第１の金属５３２のサリサイド化５３５（自己整合シリサイド化）を形成するために、第１の金属５３２が上側の半導体基板５１２のピラー５２９と反応するように、処理されている。該サリサイド化は、上側の半導体基板５１２へ融合し、さらにピラー５２９へも融合する。この工程により、埋め込みサリサイドワード線５３５が形成される。一実施形態において、第１の金属５３２はコバルト（Ｃｏ）であり、当該工程により、サリサイドワード線５３５は、ケイ化コバルト化合物（ＣｏＳｉ_２）材料として形成できる。サリサイド化の後、余剰の第１の金属５３２は、埋め込みサリサイドワード線５３５、第１のハードマスク５１９および第１のスペーサ５２６を選択的に残すことが可能なストリッピング（剥離）手順によって除去されている。埋め込み酸化層５６０のために、隣接するダイオード間の漏出（リーク）、および基板への漏出（図５ｋに示されるような）が、完全にではないにしろ大幅に除去される。さらに、隣接するワード線の間の横方向のｐｎｐバイポーラ接合トランジスタ構造の除去により、改善されたセル間分離が実現される。

【0066】

図５ｊは、本実施形態に従う、さらなる処理後の、図５ｈに図示される半導体デバイスの断面立面図を示す。半導体デバイス５０８は、ＳＴＩ５３６で処理されている。このため、所定のＳＴＩ５３６は、隣接するサリサイドワード線５３５の分離を完了する。ＳＴＩ５３６は、ブランケット蒸着、次に、第１のハードマスク５１９上で止まるエッチングバックまたは化学機械的研磨によって処理してもよい。

【0067】

図５ｋは、本実施形態に従う、さらなる処理後の、図５ｊに図示される半導体デバイスの断面立面図を示す。半導体デバイス５０９は、第１のハードマスク５１９を貫通させ、かつ、ピラー上面５３８においてピラー５２９を露出させる第４のエッチングで処理されている。第４のエッチングは、上側の半導体基板５１２の半導体材料を選択的に残すことが可能なエッチングレシピを含む。

【0068】

半導体デバイス５０９は、さらに、ピラー上面５３８においてピラー５２９上に第１のエピタキシャル膜５４０を成長させることによって、処理されている。ピラー５２９がＮ＋シリコンである実施形態において、第１のエピタキシャル膜５４０はＮ−シリコンである。一実施形態において、エピタキシャル成長中のその場（インサイチュ）のＮドーピングにより、第１のエピタキシャル膜５４０の形成が実行される。一実施形態において、エピタキシャル成長、次に、少量のＮ−ドーピングによって、第１のエピタキシャル膜５４０の形成が実行される。一実施形態において、第１のエピタキシャル膜５４０は、第１のハードマスク５１９にエッチングされたビアを充填する。一実施形態において、カウンタドープによる第１のエピタキシャル膜５４０の面へのＰ＋注入によって、カウンタドープされた第２の膜５４２が形成される。

【0069】

ダイオード５４０、５４２を形成するための第１のエピタキシャル膜５４０の形成後、本実施形態に従い、第１のエピタキシャル膜５４０より上およびこの膜上で第２の膜５４２（エピタキシャル）を成長させることにより、ダイオード５４０、５４２が形成される。一実施形態において、第１のエピタキシャル膜５４０の上面へのＰ＋材料のイオン注入によって、（カウンタドープされた）第２の膜５４２が形成される。第１のエピタキシャル膜５４０がＮ−シリコンである一実施形態において、第２の膜５４２はＰ＋シリコンである。一実施形態において、エピタキシャル成長中のその場（インサイチュ）のＰ＋ドーピングによって、第２の膜５４２の形成が実行される。一実施形態において、エピタキシャル成長、次に、大量のＰ＋ドーピングによって、第２の膜５４２の形成が実行される。

【0070】

半導体デバイス５０９は、さらに、シリサイドコンタクト５４４を形成するように処理されている。ダイオード５４０、５４２の形成後、第２の膜５４２の一部のシリサイド化が実行される。一実施形態において、第２の膜５４２上にコバルト膜が堆積され、第２の膜５４２の一部の熱変換が実行される。このため、ダイオード構造は変化し、第１のエピタキシャル膜５４０、変化した第２の膜５４２の形態をとる。サリサイド化により、第２の膜５４２上でシリサイドコンタクト５４４が形成される。

【0071】

さらなる処理には、酸化ケイ素膜または窒化ケイ素膜等の誘電体膜５４８中に底部電極５４６を形成することを含む。底部電極５４６はシリサイドコンタクト５４４と接触するものとして図示され、さらに、開放された端部を有するシリンダとして図示される。プラグ、ライナー、およびその他等の他の種類の底部電極が同じく、形成される場合がある。従って、埋め込み酸化物半導体デバイス５０９を有する埋め込みサリサイドワード線が形成されている。

【0072】

図３に図示される可変抵抗材料メモリ３５２等の可変抵抗材料メモリを形成するために、さらなる処理を実行してもよい。このため、上部電極を、さらに、可変抵抗材料メモリの上に配置されるように形成してもよい。一実施形態において、可変抵抗材料は、本開示に記載される金属の組み合わせのいずれかである。一実施形態において、可変抵抗材料は、本開示に記載される酸化金属の組み合わせのいずれかにしてもよい。一実施形態において、可変抵抗材料は、本開示に記載されるカルコゲニド化合物のいずれかである。

【0073】

図６は、本実施形態に従う、図５ａ乃至図５ｋに図示される構造を製造するための工程フロー６００を示す。
６１０において、ハードマスクおよび誘電体膜は、下側の半導体基板上に配置される上側の半導体基板の上でパターニングされる。

【0074】

６２０において、第１のエッチングは、上側の半導体基板に第１の凹部底面を有する第１の凹部を形成するために、上面に貫通する。
６３０において、当該工程は、第１の凹部を充填するが、スペーサエッチング後に第１の凹部底面を充填されないままにする、第１のスペーサの形成を含む。

【0075】

６４０において、当該工程は、上側の半導体基板により深く貫通し、凹部に充填する第２のスペーサを形成する第２のエッチングを含む。
６５０において、当該工程は、上側の半導体基板内のアンダーカットの形成、およびアンダーカットを充填する埋め込み酸化層の形成を含む。当該工程は、さらに、より分離されたピラーを生じさせる。

【0076】

６６０において、当該工程は、上側の半導体基板内の、埋め込み自己整合シリサイドワード線の形成を含む。非制限的な例において、図５ｇに示されるように、埋め込みサリサイドワード線が形成される。

【0077】

６７０において、当該工程は、それまで保護されていた上側の半導体基板材料を露出させるハードマスク内での凹部におけるダイオードの形成を含む。非制限的な例において、該ダイオードは図５ｋに図示されるように形成される。

【0078】

６８０において、当該工程は、該ダイオードの上での底部電極の形成を含む。
６８２において、当該工程は、該底部電極の上での可変抵抗材料メモリの形成を含む。
６８４において、当該工程は、該可変抵抗材料メモリの上での上部電極の形成を含む。

【0079】

図７ａ乃至図７ｆは、本実施形態に従う、処理中の、半導体デバイスの断面立面図を示す。図７ａにおいて、処理中の半導体デバイス７００の断面立面図が、図示されている。上側の半導体基板７１２の下に、下側の半導体基板７１０が形成されている。一実施形態において、下側の半導体基板７１０は、Ｎ＋ドープでされた上側の半導体基板７１２に比較して、Ｐ−ドープされている。

【0080】

上側の半導体基板７１２の上面７１６上に、二酸化ケイ素等の誘電体膜７１４が形成される。誘電体膜７１４上に第１のハードマスク７１８が配置され、上面７１６を露出させるために、ハードマスク７１８および誘電体膜７１４がパターニングされている。一実施形態において、第１のハードマスク７１８は、Ｓｉ_３Ｎ_４等の窒化ケイ素のような窒化物材料である。

【0081】

図７ｂは、本実施形態に従う、さらなる処理後の、図７ａに示される半導体デバイスの断面立面図を示す。半導体デバイス７０１は、第１の凹部底面７２２を含む第１の凹部７２０を形成するために、上面７１６（図７ａ）を通してエッチングされている。第１のハードマスク７１８には、上側の半導体基板７１２への方向性エッチングに役立つ、垂直方向に露出された面７２４も見える。

【0082】

図７ｃは、本実施形態に従う、処理後の、図７ｂに示される半導体デバイスの断面立面図を示す。半導体デバイス７０２は、第１のハードマスク７１６上に第１のスペーサ７２６を形成するために処理されている。第１のスペーサ７２６は、第２のスペーサのための接着膜としてもよい。接着膜７２６の上に、第２のスペーサ７５６が形成される。ブランケット蒸着によって、第１のスペーサ７２６が形成されている。一実施形態において、第１のハードマスク７１８は窒化物材料であり、第１のスペーサ７２６は、窒化チタン材料等の耐熱窒化金属の組成物である。第１のスペーサ７２６および第２のスペーサ７５６のスペーサエッチングにより、第１のハードマスク７１８の垂直方向に露出された面７２４上のいくつかの窒化物材料を除去してもよい。このため、図７ｃに図示される実施形態において、第１のハードマスク７１８（図７ｂ）は、第１のハードマスク７１９を生成するために、高さをやや低くしてもよい。

【0083】

図７ｃは、第１のスペーサ７２６上および第１のハードマスク７１９の上に形成される第２の金属スペーサ７５６の形成も示す。一実施形態において、第２の金属スペーサ７５６は、タングステン等の耐熱金属である。一実施形態において、第２の金属スペーサ７５６は、タンタル等の耐熱金属である。一実施形態において、第２の金属スペーサ７５６は、ニオブ等の耐熱金属である。

【0084】

図７ｄは、本実施形態に従う、さらなる処理後の、図７ｃに示す半導体デバイスの断面立面図を示す。半導体デバイス７０３は、第２の凹部７２８、上側の半導体基板７１２のいくつかのピラー７２９、および上側の半導体基板７１２のいくつかの第２の凹部底面７３０を形成するために、第１の凹部底面７２２（図７ｃ）を通してエッチングされている。

【0085】

図７ｅは、一実施形態に従う、さらなる処理後の、図７ｄに示す半導体デバイスの断面立面図を示す。半導体デバイス７０４は、ＳＴＩ７３６で処理されている。このため、所定のＳＴＩ７３６は、隣接する金属製のスペーサワード線７５６の分離に役立つ。ＳＴＩ７３６は、ブランケット蒸着、次に、第１のハードマスク７１９上で止まるエッチングバックまたは化学機械的研磨によって、処理してもよい。

【0086】

図７ｆは、本実施形態に従う、さらなる処理後の、図７ｅに示される半導体デバイスの断面立面図を示す。半導体デバイス７０５は、第１のハードマスク７１９を貫通し、ピラー上面７３８においてピラー７２９を露出させる第４のエッチングで処理されている。第４のエッチングは、上側の半導体基板７１２の半導体材料を選択的に残すことのできるエッチングレシピを含む。

【0087】

半導体デバイス７０５は、さらに、ピラー上面７３８において、ピラー７２９上で第１のエピタキシャル膜７４０を成長させることにより、処理されている。ピラー７２９が Ｎ＋シリコンである実施形態において、第１のエピタキシャル膜７４０はＮ−シリコンである。一実施形態において、エピタキシャル成長中のその場（インサイチュ）のＮ−ドーピングによって、第１のエピタキシャル膜７４０の形成が実行される。一実施形態において、エピタキシャル成長、次に少量のＮ−ドーピングによって、第１のエピタキシャル膜７４０の形成が実行される。

【0088】

ダイオード７４０、７４２を形成するための第１のエピタキシャル膜７４０の形成後、第１のエピタキシャル膜７４０より上およびこの膜上に第２の膜７４２を成長させることで、ダイオード７４０、７４２が形成される。第１のエピタキシャル膜７４０がＮ−シリコンである実施形態において、第２の膜７４２はＰ＋シリコンである。一実施形態において、エピタキシャル成長中のその場（インサイチュ）のＰ＋ドーピングにより、第２の膜７４２の形成が実行される。一実施形態において、エピタキシャル成長、次に、大量のＰ＋ドーピングにより、第２の膜７４２の形成が実行される。一実施形態において、第１のエピタキシャル膜７４０の上面に材料のＰ＋を注入することにより、第２の膜７４２が形成される。

【0089】

半導体デバイス７０５はさらに、シリサイドコンタクト７４４を形成するために、処理されている。ダイオード７４０、７４２の形成後、第２の膜７４２の一部のシリサイド化が実行される。一実施形態において、第２の膜７４２上にコバルト膜が堆積され、第２の膜７４２の一部の熱変換が実行される。このため、ダイオード構造は変化し、第１のエピタキシャル膜７４０、変化した第２の膜７４２の形態をとる。サリサイド化により、第２の膜７４２の上でシリサイドコンタクト７４４が形成される。

【0090】

さらなる処理には、酸化ケイ素膜または窒化ケイ素膜等の誘電体膜７４８における底部電極７４６の形成を含む。底部電極７４６は、シリサイドコンタクト７４４と接触するものとして図示され、さらに、開放された端部を有するシリンダとして図示されている。一実施形態において、底部電極７４６は、導電性のプラグ、ライナー、または他の構造にしてもよい。

【0091】

図３に図示される可変抵抗材料メモリ３５２等の可変抵抗材料メモリを形成するために、さらなる処理を実行してもよい。このため、上部電極は、さらに、可変抵抗材料メモリ上に配置されるように形成されてもよい。一実施形態において、可変抵抗材料は、本開示に記載される金属の組み合わせのいずれかである。一実施形態において、可変抵抗材料は、本開示に記載される金属酸化物の組み合わせのいずれかである。一実施形態において、可変抵抗材料は、本開示に記載されるカルコゲニド化合物のいずれかである。

【0092】

図８は、本実施形態に従う、図７ａ乃至図７ｋに図示される構造を製造するための工程フロー８００を示す。
８１０において、ハードマスクおよび誘電体膜は、下側の半導体基板上に配置される上側の半導体基板の上にパターニングされる。

【0093】

８２０において、上側の半導体基板において第１の凹部底面を有する第１の凹部を形成するために、第１のエッチングは、上面を貫通する。
８３０において、当該工程は、第１の凹部を充填するが、スペーサエッチング後に第１の凹部底面は充填しないままとする、第１のおよび第２のスペーサの形成を含む。

【0094】

８４０において、当該工程は、上側の半導体基板により深く貫通する第２のエッチングを含む。
８５０において、当該工程は、シャロートレンチ分離構造の形成を含む。

【0095】

８６０において、当該工程は、それまで保護されていた上側の半導体基板材料を露出させるハードマスクの凹部内でのダイオードの形成を含む。非制限的な実施例において、図７ｆに図示されるように該ダイオードが形成される。

【0096】

８７０において、当該工程は、該ダイオードの上の底部電極の形成を含む。
８７２において、当該工程は、該底部電極の上の可変抵抗材料メモリの形成を含む。
８７４において、当該工程は、該可変抵抗材料メモリの上の上部電極の形成を含む。

【0097】

図９ａ乃至図９ｆは、本実施形態に従う、処理中の半導体デバイスの断面立面図を示す。図９ａにおいて、処理中の半導体デバイス９００の断面立面図が示される。上側の半導体基板９１２の下に、下側の半導体基板９１０が形成される。一実施形態において、下側の半導体基板９１０は、Ｎ＋ドープの上側の半導体基板９１２と比較して、Ｐ−ドープである。

【0098】

上側の半導体基板９１２の上面９１６において、二酸化ケイ素等の誘電体膜９１４が形成される。誘電体膜９１４の上に第１のハードマスク９１８が配置され、ハードマスク９１８および誘電体膜９１４は、上面９１６を露出させるためにパターニングされている。一実施形態において、第１のハードマスク９１８は、窒化ケイ素等のＳｉ_３Ｎ_４のような窒化物材料である。

【0099】

図９ｂは、本実施形態に従う、さらなる処理後の、図９ａに示される半導体デバイスの断面図を示す。半導体デバイス９０１は、第１の凹部底面９２２を含む第１の凹部９２０を形成するために、上面９１６（図９ａ）を通してエッチングされている。第１のハードマスク９１８には、上側の半導体基板９１２への方向性エッチングに役立つ垂直方向に露出された面９２４が見える。半導体デバイス９０１は、第１のハードマスク９１６上で一時的なスペーサ９２６を形成するために処理されている。ブランケット蒸着、次にスペーサエッチングによって、一時的なスペーサ９２６が形成されている。一実施形態において、第１のハードマスク９１８は窒化物材料であり、一時的なスペーサ９２６は窒化物材料でもある。一時的なスペーサ９２６のスペーサエッチングは、第１のハードマスク９１８の垂直方向に露出された面９２４上でいくつかの窒化物材料を削除してもよい。このため、図９ｃで図示される実施形態において、第１のハードマスク９１８（図９ｂ）は、第１のハードマスク９１９として、やや高さを低くしてもよい。

【0100】

図９ｃは、本実施形態に従う、さらなる処理後の、図９ｂに示される半導体デバイスの断面図を示す。半導体デバイス９０２は、第２の凹部９２８、上側の半導体基板９１２のいくつかのピラー９２９、および上側の半導体基板９１２のいくつかの第２の凹部底面９３０を形成するために、第１の凹部底面９２２（図９ｂ）を通してエッチングされている。

【0101】

図９ｄは、本実施形態に従う、さらなる処理後の、図９ｃに示される半導体デバイスの断面立面図を示す。半導体デバイス９０３は、埋め込み酸化物構造９６０の形成を示す。工程の一実施形態において、熱酸化により、埋め込み酸化物構造９６０が形成される。工程の一実施形態において、ＳＯＤ、次にエッチングバック工程によって、埋め込み酸化物構造９６０が形成される。

【0102】

図９ｅは、本実施形態に従う、さらなる処理後の、図９ｄに示される半導体デバイスの断面図を示す。一時的なスペーサは除去されている。半導体デバイス９０４は、第１の窒化金属スペーサ９５６および第２の金属スペーサ９６２を示す。一実施形態において、第２の金属スペーサ９６２は、タングステン等の耐熱金属である。一実施形態において、第２の金属スペーサ９６２はタンタル等の耐熱金属である。一実施形態において、第２の金属スペーサ９６２はニオブ等の耐熱金属である。

【0103】

半導体デバイス９０４は、さらに、ＳＴＩ９３６で処理されている。このため、所定のＳＴＩ９３６は、隣接する金属スペーサワード線９５６の分離に役立つ。ＳＴＩ９３６は、ブランケット蒸着、次に、第１のハードマスク９１９上で止まるエッチングバックまたは化学機械的研磨によって処理されてもよい。

【0104】

図９ｆは、本実施形態に従う、さらなる処理後の、図９ｅに示される半導体デバイスの断面図を示す。半導体デバイス９０５は、第１のハードマスク９１９を貫通し、ピラー上面９３８でピラー９２９を露出させる、第４のエッチングで処理されている。第４のエッチングは、上側の半導体基板９１２の半導体材料を選択的に残すことが可能なエッチングレシピを含む。

【0105】

半導体デバイス９０５は、さらに、第１のエピタキシャル膜９４０を、ピラー上面９３８においてピラー９２９上で成長させることによって、処理されている。ピラー９２９がＮ＋シリコンである実施形態において、第１のエピタキシャル膜９４０は、Ｎ−シリコンである。一実施形態において、エピタキシャル成長中のその場（インサイチュ）のＮ−ドーピングにより、第１のエピタキシャル膜９４０の形成が実行される。他の実施形態にあるように、第１のエピタキシャル膜は、エッチングバックで処理され、次に、ダイオードを形成するためにエピタキシャル成長または注入のうちの１つで処理されてもよい。一実施形態において、エピタキシャル成長、次に、少量のＮ−ドーピングによって、第１のエピタキシャル膜９４０の形成が実行される。

【0106】

ダイオード９４０、９４２を形成するための第１のエピタキシャル膜９４０の形成後、本実施形態に従い、第１のエピタキシャル膜９４０より上およびその膜上で第２の膜９４２を成長させることで、ダイオード９４０、９４２が形成される。一実施形態において、第１のエピタキシャル膜９４０の上面へのＰ＋注入によって、第２の膜９４２が形成される。第１のエピタキシャル膜９４０がＮ−シリコンである実施形態において、第２の膜９４２はＰ＋シリコンである。一実施形態において、エピタキシャル成長中のその場（インサイチュ）のＰ＋ドーピングによって、第２の膜９４２の形成が実行される。一実施形態において、エピタキシャル成長、次に、大量のＰ＋ドーピングによって、第２の膜９４２の形成が実行される。

【0107】

シリサイドコンタクト９４４を形成するために、半導体デバイス９０５も処理されている。ダイオード９４０、９４２の形成後、第２の膜９４２の一部のシリサイド化が実行される。一実施形態において、第２の膜９４２上にコバルト膜が堆積され、第２の膜９４２の一部の熱変換が実行される。このため、ダイオード構造は変化し、第１のエピタキシャル膜９４０および変化した第２の膜９４２の形態をとる。サリサイド化により、第２の膜９４２の上に、シリサイドコンタクト９４４が形成されている。

【0108】

さらなる処理には、酸化ケイ素膜または窒化物膜等の誘電体膜９４８中に底部電極９４６を形成することを含む。底部電極９４６は、シリサイドコンタクト９４４と接触するものとして図示され、開放された端部を有するシリンダとして図示される。また、プラグ底部電極、ライナー電極、およびその他等の、他の種類の底部電極が実施可能である。

【0109】

図３に図示される可変抵抗材料メモリ３５２等の可変抵抗材料メモリを形成するために、さらなる処理を実行してもよい。このため、上部電極は、さらに、可変抵抗材料メモリの上に配置されるように形成されてもよい。一実施形態において、可変抵抗材料は、本開示に記載される金属の組み合わせのいずれかである。一実施形態において、可変抵抗材料は、本開示に記載される酸化金属の組み合わせのいずれかである。一実施形態において、可変抵抗材料は、本開示に記載されるカルコゲニド化合物のいずれかである。

【0110】

図１０は、本実施形態に従う、図９ａ乃至図９ｆに示される構造を製造するための工程フロー１０００を示す。
１０１０において、ハードマスクおよび誘電体膜は、下側の半導体基板上に配置される上側の半導体基板の上にパターニングされる。

【0111】

１０２０において、第１のエッチングは、上側の半導体基板に第１の凹部底面を有する第１の凹部を形成するために、上面を貫通する。
１０３０において、当該工程は、第１の凹部を充填するが、スペーサエッチング後に第１の凹部底面が充填されないままにする第１のスペーサの形成を含む。

【0112】

１０４０において、当該工程は、上側の半導体基板および下側の半導体基板の両方を貫通する第２のエッチングを含む。
１０５０において、当該工程は、埋め込み酸化物構造の形成、それに続く、一時的な窒化物スペーサの除去を含む。

【0113】

１０６０において、当該工程は、埋め込み酸化物の上での、第１の窒化物スペーサ、第２の金属スペーサ、およびシャロートレンチ分離体の形成を含む。
１０７０において、当該工程は、以前に保護された上側の半導体基板材料を露出させるハードマスクの凹部のダイオードの形成を含む。非制限的な実施例において、該ダイオードは、図９ｆに図示されるように形成される。

【0114】

１０７２において、当該工程は、該ダイオードの上での底部電極の形成を含む。
１０７４において、当該工程は、該底部電極の上での可変抵抗材料メモリの形成を含む。
１０７６において、当該工程は、該可変抵抗材料メモリの上での上部電極の形成を含む。

【0115】

図１１は、上述した可変抵抗材料メモリの実施形態に関連する埋め込みワード線構造を含む電子デバイス１１００を示す。電子デバイス１１００は、可変抵抗材料メモリの実施形態から利益を得る第１の構成要素１１２０を含む。第１の構成要素１１２０の数例は、動的ランダムアクセスメモリアレイを含む。一実施形態において、第１の構成要素１１２０は、プロセッサを起動させるために使用される可変抵抗材料メモリアレイを含むプロセッサである。これらの例では、デバイスの動作は、可変抵抗材料メモリの実施形態の存在によって向上する。

【0116】

一実施形態において、デバイス１１００は、さらに電源１１３０を含む。電源１１３０は、相互接続回路１１４０を用いて、第１のデバイス構成要素１１２０に電気的に接続される。一実施形態において、相互接続回路１１４０は、上記の処理方法を使用する可変抵抗材料メモリの実施形態を含む。上述のような材料の堆積に加えて、マスクおよび／またはエッチング等によるリソグラフィ等の技術を、導電回路のパターニングに使用できる。

【0117】

一実施形態において、デバイス１１００は、さらに、第２のデバイス構成要素１１１０を含む。第２のデバイス構成要素１１１０は、相互接続回路１１４２を用いて、第１の構成要素１１２０に電気的に接続される。同様に、一実施形態において、相互接続回路１１４２は、上記の方法を使って形成される可変抵抗材料メモリの実施形態を含む。第２のデバイス構成要素１１１０の数例には、信号増幅器、フラッシュメモリ、論理回路、または他のマイクロプロセッシング回路等が含まれる。相互接続回路以外に、一実施形態において、第１のデバイス構成要素１１２０および／または第２のデバイス構成要素１１１０は、上記の方法を使用する可変抵抗材料メモリの実施形態を含む。

【0118】

図１２は、上述のように形成される可変抵抗材料メモリを含むコンピュータシステムの１つの特定の例を示す。コンピュータシステム１２００は、コンピュータユニット１２１５に収容されるプロセッサ１２１０およびメモリシステム１２１２を含む。コンピュータシステム１２００は、他の電子システムを含む電子システムの一例にすぎない。一実施形態において、コンピュータシステム１２００は、プロセッサ１２１０およびメモリシステム１２１２に接続される入力／出力（入出力）回路１２２０を含む。一実施形態において、コンピュータシステム１２００は、入出力回路１２２０に接続されるユーザインタフェース構成要素を含む。一実施形態において、可変抵抗材料メモリの実施形態は、入出力回路１２２０の複数の入出力パッドまたはピン１２３０のうちの１つに接続する。入出力回路１２２０は、次に、モニタ１２４０、プリンタ１２５０、大容量記憶装置１２６０、キーボード１２７０、およびポインティングデバイス１２８０のうちの少なくとも１つに接続できる。他の構成要素は、多くの場合、モデム、デバイスのドライバカード、さらなるストレージデバイス等のコンピュータシステム１２００に関連付けられていることが理解されよう。さらに、コンピュータシステム１２００のプロセッサ１２１０、メモリシステム１２１２、入出力回路１２２０、および部分的に分離された構造またはデータ格納デバイスが、１つの集積回路に組み込み可能であることが理解されよう。こうした単一のパッケージの処理ユニットは、プロセッサ１２１０およびメモリシステム１２００の間の通信時間を短縮できる。

【0119】

この発明を実施するための形態は、説明のため、本開示を実施可能な特定の態様および実施形態を示す、添付の図面を参照する。これらの実施形態は、当業者が開示された実施形態を実施できるように、十分に詳細に記載されている。他の実施形態を使用してもよく、また、本開示の範囲から逸脱しない限り、構造的、論理的、および電気的な変更を実行可能である。新規の実施形態を形成するために、いくつかの実施形態を一つもしくは複数の他の実施形態と組み合わせることが可能であるため、種々の実施形態は、必ずしも相互に排他的であるわけではない。

【0120】

従って、発明を実施するための形態は、非制限的な意味で解釈すべきではなく、添付のこうした請求項の同等物の全範囲とともに、本開示の範囲は添付の請求項によってのみ定義されるべきである。

【0121】

説明中で用いられる「ウエハ」および「基板」という用語は、電子デバイスまたは集積回路（ＩＣ）の構成要素等のデバイス構成要素を形成するために露出された面を有する、任意の構造を含む。「基板」という用語は、半導体ウエハを含むことが理解される。「基板」という用語は、さらに、処理中の半導体構造を指すために用いられており、その上で製造されたシリコン−オン−インシュレータ（ＳＯＩ）等の他の層を含んでもよい。「ウエハ」および「基板」は共に、ドープされたおよびドープされていない半導体、ベースの半導体または絶縁体で担持されるエピタキシャル半導体層、さらに、当業者に公知の他の半導体構造を含む。

【0122】

「導電体」という用語は半導体を含むものと理解され、さらに、「絶縁体」または「誘電体」という用語は、導電体として称される材料よりも導電性の低い任意の材料を含むものと定義される。

【0123】

本明細書で用いられる「水平方向」という用語は、ウエハまたは基板の方向に関わらず、ウエハまたは基板の従来の面または表面に対して平行な面として定義される。「垂直方向」という用語は、上記で定義される水平方向に垂直な方向を指す。「〜上に」「側に」（「側壁」と同様）、「より高い」、「より低い」、「〜より上に（〜の上方に）」および「〜の下に」等の前置詞は、ウエハまたは基板の方向に関わらず、ウエハまたは基板の上面上にある従来の面または表面に関して、定義されている。

【0124】

３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に従うように要約が提供されており、これは、読者が、技術的な開示の本質を直ちに把握することができる要約を必要とする。要約は、請求項の範囲または意味を解釈または制限するために用いられることがないという理解の下で提示される。さらに、上述の発明を実施するための形態において、開示を簡略化するために種々の特徴をグループ化してもよい。この開示方法は、請求した実施形態が、各請求項で明示的に記載されているさらなる特徴を必要とするという意図を反映するものとして、解釈すべきではない。それよりも、以下の請求項が示すように、発明の主題は、一つの開示された実施形態の全ての特徴よりも少ないものの中に存在してもよい。このため、以下の請求項は、これにより、発明を実施するための形態に組み込まれ、各請求項は、個別の実施形態としてそれ自体に基づくものである。

【図1a】

【図1b】

【図1c】

【図1d】

【図1e】

【図1f】

【図1g】

【図1h】

【図1j】

【図1k】

【図2】

【図3】

【図5a】

【図5b】

【図5c】

【図5d】

【図5e】

【図5f】

【図5g】

【図5h】

【図5j】

【図5k】

【図7a】

【図7b】

【図7c】

【図7d】

【図7e】

【図7f】

【図9a】

【図9b】

【図9c】

【図9d】

【図9e】

【図9f】

【図11】

【図4】

【図6】

【図8】

【図10】

【図12】