特許 5678118 メモリまたはＦＰＬＡとして使用するための通常は単相のカルコゲナイド材料のプログラミング

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5678118

(24)【登録日】2015年1月9日

(45)【発行日】2015年2月25日

(54)【発明の名称】メモリまたはＦＰＬＡとして使用するための通常は単相のカルコゲナイド材料のプログラミング

(51)【国際特許分類】

   H01L 27/105 20060101AFI20150205BHJP

   H01L 27/10 20060101ALI20150205BHJP

   H01L 21/82 20060101ALI20150205BHJP

   H01L 45/00 20060101ALI20150205BHJP

   G11C 13/00 20060101ALI20150205BHJP

【ＦＩ】

   H01L27/10 448

   H01L27/10 481

   H01L27/10 461

   H01L21/82 A

   H01L45/00 A

   G11C13/00

【請求項の数】26

【全頁数】12

(21)【出願番号】特願2013-78997(P2013-78997)

(22)【出願日】2013年4月4日

(62)【分割の表示】特願2009-506504(P2009-506504)の分割

【原出願日】2007年3月29日

(65)【公開番号】特開2013-179311(P2013-179311A)

(43)【公開日】2013年9月9日

【審査請求日】2013年4月9日

(31)【優先権主張番号】11/407,573

(32)【優先日】2006年4月20日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】508312968

【氏名又は名称】オボニックス インク．

(74)【代理人】

【識別番号】100086368

【弁理士】

【氏名又は名称】萩原 誠

(72)【発明者】

【氏名】ジョージ エー． ゴードン

(72)【発明者】

【氏名】ウォード ディー． パーキンソン

(72)【発明者】

【氏名】ジョン エム． ピーターズ

(72)【発明者】

【氏名】タイラー エー． ローリー

(72)【発明者】

【氏名】スタンフォード オヴシンスキー

(72)【発明者】

【氏名】ガイ シー． ウィッカー

(72)【発明者】

【氏名】イリヤ ヴィ． カルポフ

(72)【発明者】

【氏名】チャールズ シー． クオ

【審査官】 加藤 俊哉

(56)【参考文献】

【文献】 特開２００５−２４４２３５（ＪＰ，Ａ）

【文献】 国際公開第２００４／０８４２２８（ＷＯ，Ａ１）

【文献】 特開２００４−００６５７９（ＪＰ，Ａ）

【文献】 特開２００５−１９７６３４（ＪＰ，Ａ）

【文献】 特開２００６−０７９６０９（ＪＰ，Ａ）

【文献】 国際公開第２００５／１１２１１８（ＷＯ，Ａ１）

【文献】 特表２００６−５１４３９２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２７／１０５

Ｇ１１Ｃ １３／００

Ｈ０１Ｌ ２１／８２

Ｈ０１Ｌ ２７／１０

Ｈ０１Ｌ ４５／００

(57)【特許請求の範囲】

【請求項1】

メモリのための方法であって、
異なる閾値電圧を有する、少なくとも２つの異なる状態を有するように、メモリのメモリセル内のメモリ素子をプログラミングするステップを含み、
前記メモリ素子は非晶質のカルコゲナイド材料を含み、
前記カルコゲナイド材料は、０〜３０％のゲルマニウム、０〜６０％のテルル、１１〜４０％のヒ素、０〜４２％のセレン、５〜１５％のアンチモンを含み、３０分間２００℃にさらされたとき、結晶質の相に変化しないことを特徴とする方法。

【請求項2】

前記メモリセルに、相補的状態を有するようにプログラミングされた２つの前記メモリ素子を提供するステップを含む、請求項１に記載の方法。

【請求項3】

１つの状態をプログラムするのに、他方よりも高い振幅のパルスを印加するステップを含む、請求項１に記載の方法。

【請求項4】

第１の状態をプログラムするための第１の立下り時間を有する第１のパルスと、第２の状態をプログラムするための、前記第１の立下り時間と異なる第２の立下り時間を有する第２のパルスとを印加するステップを含む、請求項１に記載の方法。

【請求項5】

前記少なくとも２つの異なる状態ごとに存在する閾値電圧どうしの中間の電圧を、読み出しの際の基準電圧として、メモリセルに印加することにより、メモリセルの状態を読み出すステップを含む、請求項１に記載の方法。

【請求項6】

前記メモリセルの状態を決定するために、基準レベルを使用するステップを含む、請求項１に記載の方法。

【請求項7】

前記少なくとも２つの異なる状態のうちいずれか１つの状態にプログラミングされた直後の閾値電圧を維持するために、印加しても前記少なくとも２つの異なる状態のうちいずれの状態への遷移ももたらさない低電流振幅の非妨害パルスを使用するステップを含む、請求項１に記載の方法。

【請求項8】

前記第１の状態および前記第２の状態における前記メモリセルの閾値電圧差よりも大きく、前記第１の状態および前記第２の状態における前記メモリセルの閾値電圧のうち低い方の閾値電圧よりも小さい電圧で、メモリ素子アレイの非選択メモリセルをバイアスするステップを含む、請求項１に記載の方法。

【請求項9】

少なくとも２つのメモリセルと、
前記少なくとも２つのメモリセル間に結合されたアドレスラインと、
前記少なくとも２つのメモリセルに結合されたプログラミング回路と、
前記少なくとも２つのメモリセルに結合された読み出し回路と
を含むメモリであって、
前記少なくとも２つのメモリセルはそれぞれ少なくとも２つの異なる検出可能状態を有し、前記少なくとも２つの異なる検出可能状態は非晶質の相でそれぞれ異なる閾値電圧を有し、前記少なくとも２つのメモリセルはそれぞれ非晶質のカルコゲナイド材料を含み、前記カルコゲナイド材料は、０〜３０％のゲルマニウム、０〜６０％のテルル、１１〜４０％のヒ素、０〜４２％のセレン、５〜１５％のアンチモンを含み、３０分間２００℃にさらされたとき、結晶質の相に変化しないことを特徴とするメモリ。

【請求項10】

前記読み出し回路は、前記少なくとも２つの異なる検出可能状態ごとに存在する閾値電圧どうしの中間の電圧を印加する、請求項９に記載のメモリ。

【請求項11】

前記プログラミング回路は、前記少なくとも２つの異なる検出可能状態をプログラミングするために異なる振幅のパルスを印加する、請求項９に記載のメモリ。

【請求項12】

前記プログラミング回路は、前記少なくとも２つの異なる検出可能状態に対して異なる立下り時間を有するパルスを印加する、請求項９に記載のメモリ。

【請求項13】

前記各メモリセルは相補的状態を有するようにプログラムされる２つのメモリ素子を含む、請求項９に記載のメモリ。

【請求項14】

前記各メモリセルがカルコゲナイド材料層を共有することを含む、請求項９に記載のメモリ。

【請求項15】

前記各メモリセルに対して個別のカルコゲナイド材料を含む、請求項９に記載のメモリ。

【請求項16】

メモリを備えたシステムであって、
プロセッサと、
少なくとも２つのメモリセルと、前記少なくとも２つのメモリセル間に結合されたアドレスラインと、前記少なくとも２つのメモリセルに結合されたプログラミング回路と、前記少なくとも２つのメモリセルに結合された読み出し回路とを含むカルコゲナイドメモリであって、前記少なくとも２つのメモリセルはそれぞれ少なくとも２つの異なる検出可能状態を有し、前記少なくとも２つの異なる検出可能状態は非晶質の相でそれぞれ異なる閾値電圧を有し、前記少なくとも２つのメモリセルはそれぞれ非晶質のカルコゲナイド材料を含み、前記カルコゲナイド材料は、０〜３０％のゲルマニウム、０〜６０％のテルル、１１〜４０％のヒ素、０〜４２％のセレン、５〜１５％のアンチモンを含み、３０分間２００℃にさらされたとき、結晶質の相に変化しないカルコゲナイドメモリと、
を備えるシステム。

【請求項17】

前記読み出し回路は、前記少なくとも２つの異なる検出可能状態ごとに存在する閾値電圧どうしの中間の電圧を印加する、請求項１６に記載のシステム。

【請求項18】

前記プログラミング回路は、前記少なくとも２つの異なる検出可能状態をプログラムするために異なる振幅のパルスを印加する、請求項１６に記載のシステム。

【請求項19】

前記プログラミング回路は、前記少なくとも２つの異なる検出可能状態に対して異なる立下り時間を有するパルスを印加する、請求項１６に記載のシステム。

【請求項20】

前記各メモリセルは相補的状態を有するようにプログラミングされる２つのメモリ素子を含む、請求項１６に記載のシステム。

【請求項21】

前記カルコゲナイドメモリは行と列とを有するアレイを含み、前記アドレスラインは前記行または前記列の１つである、請求項１６に記載のシステム。

【請求項22】

第１および第２の導体と、
前記導体間で、３０分間で２００℃にさらされたとき、結晶質の相に変化しない非晶質のカルコゲナイド材料であって、３０％未満のゲルマニウム、６０％未満のテルル、１１％〜４０％のヒ素、４２％未満のセレン、５％〜１５％のアンチモンを含むカルコゲナイド材料と
を備えるメモリ。

【請求項23】

第１および第２の導体と、
前記導体間で、３０分間で２００℃にさらされたとき、結晶質の相に変化しない非晶質のカルコゲナイド材料であって、２１％のテルル、５０％のセレン、１０％のヒ素、２％のアンチモン、２％の硫黄を含むカルコゲナイド材料と
を備えるメモリ。

【請求項24】

第１および第２の導体と、
前記導体間で、３０分間で２００℃にさらされたとき、結晶質の相に変化しない非晶質のカルコゲナイド材料であって、４５％のテルル、３０％のヒ素、２５％のゲルマニウムを含むカルコゲナイド材料と
を備えるメモリ。

【請求項25】

第１および第２の導体と、
前記導体間で、３０分間で２００℃にさらされたとき、結晶質の相に変化しない非晶質のカルコゲナイド材料であって、４２％のセレン、２８％のヒ素、３０％のゲルマニウムを含むカルコゲナイド材料と
を備えるメモリ。

【請求項26】

第１および第２の導体と、
前記導体間で、３０分間で２００℃にさらされたとき、結晶質の相に変化しない非晶質のカルコゲナイド材料であって、３０％のテルル、１５％のセレン、３０％のヒ素、２５％のゲルマニウムを含むカルコゲナイド材料と
を備えるメモリ。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、概してカルコゲナイド材料を使用するメモリに関する。

【背景技術】

【0002】

カルコゲナイド材料は、長年にわたり半導体メモリとして使用されてきた。これらのメモリは従来から、相変化メモリと呼ばれる。これらは、典型的に非晶質相から結晶質相への変化を伴う。これまでのカルコゲナイドメモリは、３０分以下で２００℃にさらされたとき、ほぼ非晶質の状態からほぼ結晶質の状態に変化し、急冷（クエンチ）の短い間、６５０℃の熱を加えることにより非晶質状態に戻る双安定性の材料を使用してきた。

【発明の開示】

【発明が解決しようとする課題】

【0003】

半導体メモリのアプリケーションにおけるカルコゲナイド材料の１つの利点は、比較的少量の熱で異なる検出位相または検出状態の間でデバイスを遷移させることができる点である。この熱は、カルコゲナイド材料に電流または電圧を印加することにより生成することができる。

【課題を解決するための手段】

【0004】

相変化材料は多くの利点を有するが、また場合によってはいくつかの不利点を有する。例えば、「オフ」状態の漏洩電流が高くなる可能性がある。オボニック閾値スイッチ（ｏｖｏｎｉｃ ｔｈｒｅｓｈｏｌｄ ｓｗｉｔｃｈ）は単一状態のカルコゲナイドデバイスと考えられてきたが、高い「オフ」状態漏洩電流を有する。２状態カルコゲナイド材料と直列結合した場合、高い「オフ」状態漏洩電流が生じ、２状態メモリを有する。しかし、得られる２層スタックは複数の被覆が必要である。

【発明を実施するための最良の形態】

【0005】

図１に関して、閾値スイッチメモリセル１２のアレイを、行デコード回路１０２に結合された行ラインと呼ばれるアドレスライン１６ａ〜１６ｎに沿って形成することができる。さらにセル１２を、列ラインと呼ばれるアドレスライン１４ａ〜１４ｎを介して列デコード回路１００に結合することもできる。

【0006】

各セル１２は、安定カルコゲナイド材料を含んでもよい。一実施形態において、カルコゲナイド材料は、ほぼ非晶質相であり、動作時に結晶質相に変化しない材料としてもよい。より詳細には、０分を含まない３０分以下で２００℃にさらされたときに、カルコゲナイド材料は低抵抗状態などに相変化しない。ＧＳＴ（Ｇｅ_２Ｓｂ_２Ｔｅ_５）などのＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ、オボニック統合メモリ）は、このような条件下で相変化する。

【0007】

選択デバイスまたは閾値デバイスは、非晶質相から結晶質相に切り替えないカルコゲナイド合金から成り、迅速な電界による導電率変化であり、該デバイスを流れる保持電流が存在する限り持続する導電率変化を受けるＯＴＳ（オボニック閾値スイッチ）である。その代わりに、適切なプログラミングパルスの印加により、セルの閾値電圧を変更することができる。これらの閾値電圧を変更したセルを、その後、それらの閾値電圧に基づいて、少なくとも２つのプログラム可能な状態のうち、１つの状態または他方の状態であるとして検出することができる。追加したメモリマージンに対して、閾値スイッチメモリセルを「ＯＵＭ」（オボニック統合メモリ）デバイスまたは、低抵抗相から高抵抗相に変化し、これらの位相間の対応する閾値差を有するその他の合金と直列結合することができる。

【0008】

波形整形駆動回路５２０は、セル１２をプログラミングするために列デコード回路１００にパルスを印加することができる。読み出し回路５２５は、セル１２のプログラミング状態を検出するのに使用することができる列電位または列電流を印加することができる。クエンチ書き込みトランジスタ４６ａ〜４６ｎをアドレスライン１４ａ〜１４ｎのそれぞれに位置付けてもよい。

【0009】

一実施形態において、アドレスライン１４ａ〜１４ｎを適切にバイアスしてもよい。セルの閾値電圧に応じて、セルはそのバイアスに基づいて導電するか、または導電しない。例えば、一実施形態において、異なる閾値電圧に関連付けられた２つ状態（例えば、図６に示すように検出可能状態１および２）の中間の電圧バイアスを印加してもよい。これらの状態は、図７に示すように、多数の周期にわたり維持することができる。

【0010】

読み出し回路５２５より下のノードで生じる選択列の電圧は、コンパレータ４２内で基準電圧発生器２１０により生成された電圧と比較することができる。さらに、一実施形態において、基準電圧発生器２１０は、行デコーダおよび列デコーダにより選択されたセル１２により、以前にプログラミングされた閾値電圧の状態に基づいて仮定できる２つの閾値電圧間の中間の電圧を生成することができる。適切なタイミングおよび制御信号をユニット５４５により提供することができる。

【0011】

図２は、本発明の一実施形態による印加電圧または印加電流対時間の理論的グラフを示す。振幅Ｂを有するリセットプログラミングパルスは、振幅Ｅを有するセットプログラミングパルスよりも高い振幅を有することができる。さらに、第１の検出可能状態の立下り時間Ｃは、第２の検出可能状態の立下り時間Ｆよりも短くすることができる。これらの状態は、異なる閾値電圧に対応する。

【0012】

厚さ３００Å、５００Å、７５０Å、１０００Åの３３８６合金ＯＴＳ（Ｔｅ（テルル）３６％、Ａｓ（ヒ素）３１．７５％、Ｇｅ（ゲルマニウム）６％、Ｓｉ（ケイ素）２６％、Ｉｎ（インジウム）０．２５％）における状態間をプログラミングする１つの方法は以下の通りである。

【0013】

第１の検出可能状態（それぞれ図２のＡ、Ｂ、Ｃの状態）：振幅は約７００μＡである；Ａ＝１００ｎｓ、Ｂ＝１μｓ、Ｃ＝１０ｎｓ（速いほど良い）。振幅は、接触サイズおよびＯＴＳ合金の厚さに応じて４００μＡよりも大きいのが好ましく、パルスの前縁とパルス幅は重要ではなく、長くても短くてもよい。パルスの後縁は遅くてもよいが、速いほどよく、したがって図１のクエンチ書き込みトランジスタ４６ｂでもよい。

【0014】

第２の検出可能状態（Ｄ、Ｅ、Ｆの状態）：振幅は約３００μＡ（＜４００μＡ、＞１００μＡ）；Ｄ＝１μｓ、Ｅ＝２μｓ、Ｆ＝１５μｓ（長いほど良い）。振幅は、約１μｍ２の接触領域に対して１００μＡ〜４００μＡが好ましい。前縁とパルス幅は重要ではなく、長くても短くてもよい。後縁は短くてもよいが、より大きなマージンのためにはより長いのが好ましい。

【0015】

したがって、波形整形駆動回路５２０は、セル１２をプログラミングするための適切なパルスを検出可能状態のいずれかに印加することができる。これらのパルスは、セルの閾値電圧をこれらの状態のいずれかの電圧に変化させる。例えば、オンチップでバンドギャップジェネレータにより振幅および縁部速度を調節するｐ−チャネル電流ミラーによりパルスを印加することができる。遅い後縁は、指数関数的にターンオフまたは段階的にステップダウンすることにより生成することができる（Ｎ並列電流源の１つを順次ターンオフすることにより生成することができる。この場合Ｎは２０以上である）。

【0016】

図３Ａに関して、本発明の一実施形態によれば、各セル１２は第１の素子１２ａと第２の素子１２ｂから構成することができる。各素子は、列ライン１４ａなどのアドレスラインと、行ライン１６ａ、１６ｂなどの一組のアドレスラインとの間にはさまれる。この場合、素子１２ａ、１２ｂは、１つの素子が第２の状態にある場合、他方の素子は第１の状態にあるように、相補的にすることができる。

【0017】

読み出し電流が選択した列ラインに印加される場合、行ラインは０ボルトに選択され（図４）、次に、センス増幅器またはコンパレータ４２が第１の状態の素子１２ｂ、１２ａと比べてより低い、第２の状態の素子１２ａ、１２ｂの電圧を検出する。素子が素子２よりも高い電圧である場合、０になる。その逆では１になる。あるいは、単一素子１２ａを選択して、図１のコンパレータ４２に基準電圧を印加してもよい。

【0018】

書き込み動作時、高い方の閾値電圧および低い方の閾値電圧の検出可能状態に書き込まれるビットに対して、速い後縁（Ｃ）または遅い後縁（Ｆ）を使用して、個々にビットを書き込むことができる。各メモリユニット内のビットを常に、一実施形態の逆の状態に書き込むことができる。書き込み時、選択されたビットラインのバイアスを、選択されていないビットラインに比べて低減することができる。

【0019】

素子１２の適切なカルコゲナイド材料は、少なくとも２つの固有の状態間で変更することができるデバイス閾値電圧を示すオボニック閾値スイッチ合金を含む。本発明のいくつかの実施形態で使用する適切な合金は、以下のものを含む：３６％のテルル、３１．７５％のヒ素、６％のゲルマニウム、２６％のケイ素、０．２５％のインジウム；３９％のテルル、３６％のヒ素、９％のゲルマニウム、１４％のケイ素、１％の硫黄；２１％のテルル、５０％のセレン、１０％のヒ素、２％のアンチモン、２％の硫黄；４５％のテルル、３０％のヒ素、２５％のゲルマニウム；４２％のセレン、２８％のヒ素、３０％のゲルマニウム；３０％のテルル、１５％のセレン、３０％のヒ素、２５％のゲルマニウム。

【0020】

有用な合金は、ゲルマニウム（約０〜３０％）、テルル（約０〜６０％）、ヒ素（約１１〜４０％）、セレン（約０〜４２％）、アンチモン（約５〜１５％）を含む。そのようなデバイスは、より長く第２の状態のパルスにさらされたとき、より安定性を有することができる。

【0021】

一実施例として、１６／１３／１５／１／５５の原子百分率を有するＴｅＡｓＧｅＳＳｅで形成された直径０．５マイクロメータのデバイス１２に対して、一実施形態において、保持電流を約０．１〜１マイクロアンペア（μＡ）としてもよい。この保持電流以下では、デバイス１２はターンオフして、低印加電圧、低印加電界の高抵抗の形態に戻る。デバイス１２の閾値電流は、保持電流とほぼ同じ程度にしてもよい。上面および底面の電極材やカルコゲナイド材料、および／または電極とカルコゲナイドとの接触領域などのプロセス変量を変化させることで、保持電流を変更することができる。デバイス１２は、酸化金属半導体の電界効果トランジスタまたはバイポーラ接続トランジスタなどの従来のアクセスデバイスまたは半導体ダイオードに比べて、デバイスの所定の領域に高い「オン電流（ｏｎ ｃｕｒｒｅｎｔ）」を提供することができる。

【0022】

第２の状態のパルスの形状（図２のＤ、Ｅ、Ｆ）を変化させることにより、第２の状態のパルスと第１の状態のパルスとの明らかな区別ができるレベルまで閾値電圧をうまく低減することができる。時間とともに、閾値電圧がドリフトし、結局、第２の状態の閾値電圧は、最初に定義したような第１の状態の閾値電圧に近づく場合がある。

【0023】

種々の技術を利用して、ドリフトを克服することができる。１つは、図３に関して上述したように相補的状態を有することである。別の方法は、ブロック全体を一度にプログラミングし、基準の第２および第１の状態のデバイスをプログラミングすることである。さらに別の方法は、閾値電圧Ｖｔｈを効果的にリセットする読み出しトリガパルスを出すことである。１つの考えられるパルスは、遅すぎてメモリセルを第１の状態に遷移させることができないが、速すぎてセル１２を第２の状態に遷移させることができない１００μＡ未満のような低い電流振幅のパルスである。そのようなプログラミングパルスは、どちらかの状態に対して非妨害である場合がある。

【0024】

このメモリセルを、例えば、プログラマブルロジックアレイ（ＰＬＡ）またはフィールドプログラマブルロジックアレイ（ＦＰＬＡ）内の２つの相互接続ライン間で単層として使用することができる。層の状態に応じて、素子をライン全体で低抵抗状態または高抵抗状態にすることができる。ロジックのパワーアップ時に、電源電圧をプログラム可能閾値間の中間の電圧まで上げることができる。電源電圧が素子１２ａの低い方の閾値状態電圧より大きい場合、素子は低い方の保持電圧の低抵抗状態にトリガする。電源電圧が高い方の閾値状態電圧より小さい場合、素子１２ａは未閾値処理のままとどまる。次に、通常の動作のために、電源電圧を下げる、または少なくとも高い方の閾値状態より小さく保つことができる。

【0025】

二重閾値セル１２の低い方の閾値と高い方の閾値との間で電源電圧を保つことにより、ＦＰＬＡに使用可能な効果的なメモリ素子が得られる。すなわち、電源電位が低い方の閾値電圧にプログラミングされたセルを越える場合、セルはカルコゲナイド材料への相互接続をトリガされる。高い方の閾値電圧にプログラミングされたカルコゲナイド材料のために、電源電圧は読み出し動作時に閾値電圧を越えることはなく、したがって、効果的な開回路が得られる。

【0026】

いくつかの実施形態において、さらに選択デバイス、または閾値デバイスが必要でないために、より経済的なメモリが得られる。このようなメモリは、例を挙げると、個別メモリ、組み込みメモリ、クロスポイント、フィールドプログラマブルロジックアレイ、またはフィールドプログラマブルゲートアレイとして実装することができる。

【0027】

フィールドプログラマブルゲートアレイのさらなる代替例として、結合可能なロジック相互接続体にそれぞれ接続されたソースおよびドレインを有するトランジスタのゲートは、接地接続され、直列配置された二重閾値セル１２をトランジスタのソース／ドレインと接合することにより、ロジック供給電源か別個のもしくはチャージポンプ電源かのいずれかの電源電圧まで駆動される。ここで、セル１２は電源と直列のこのトランジスタにより駆動され、プログラミングされ、次に、低い方の動作電源電圧の通常のロジック動作の間、弱電流プルアップとしてトランジスタが弱電流でバイアスされる。閾値スイッチとトランジスタの組は、順番を逆にしてもよい。トランジスタのドレインとセル１２との接合が、ｘ、ｙ結合可能ロジックラインに接続されたソース／ドレインを有するトランジスタのゲートを駆動することができる。次に、結合可能相互接続ラインの移行により生じる過渡電流をセル１２に通過させる。ここで再び、低い方の閾値状態より高くパワーアップする時に少なくとも一時的に通常の動作の電源電圧でセットし、次にそのままの状態で保つか低くすることで、ロジックラインへ結合されたトランジスタのゲートを正確に駆動することにつながる。

【0028】

図３Ｂに関して、本発明の別の実施形態によれば、カルコゲナイド材料１８ｃは複数の平行導電ライン１６、１６ｂと複数の横導電ライン１４ａ、１４ｂとの間で支持される。カルコゲナイド材料１２は、図３Ａの実施形態で使用される材料１８ａ、１８ｂと同じ材料としてもよい。図３Ｂの導電ライン１６ａは図３Ａの実施形態の導電ライン１６ａに対応し、図３Ｂの導電ライン１４ａは図３Ａの導電ライン１４ａに対応することができる。異なるのは、図３Ｂの実施形態では単一のカルコゲナイド材料１８ｃが使用され、別々の導電ライン１４ａが各行、各列の各セルを画定するのに使用される点である。

【0029】

図４に関して、本発明のいくつかの実施形態によれば、例えば、選択された行ライン１６ａおよび横列ライン１４ａ、１４ｂに沿ったセル１２ａ〜１２ｄのプログラミングは、プログラミング電圧Ｖ_{ｐｒｏｇｒａｍ}を使用して達成される。一実施形態によれば、このプログラミング電圧は、プログラミングすべき単数または複数の選択セル１２ａ〜１２ｎに印加され、セルは列ライン１４にプログラミング電圧、行ラインに０ボルトを有する形となる。単一または複数の列ラインを順次もしくは同時に、または１周期につき１つずつ選択ビットに対してプログラミングすることができる。

【0030】

（プログラムされない）非選択セルは、抑止電圧Ｖ_{ｉｎｈｉｂｉｔ}を有する。抑止電圧は、非選択ビットがターンオンしないように非選択の行と列に配置された中間電圧である。これらのセル間の電圧降下を、最も低い電圧状態ビットの閾値電圧よりも小さく保つことができる。この条件は、以下の式に従うことで満たされる：
Ｖｃｏｌ（ｄｅｓｅｌ（非選択））−Ｖｒｏｗ（ｓｅｌｅｃｔ（選択））＜Ｖ_{ｔｈ（ｍｉｎ）}、およびＶｃｏｌ（ｓｅｌ）−Ｖｒｏｗ（ｄｅｓｅｌ）＜Ｖ_{ｔｈ（ｍｉｎ）}；ここで、Ｖ_{ｔｈ（ｍｉｎ）}は、第１の状態閾値電圧（１）または第２の状態閾値電圧（２）のうち低い方の電圧を示す。結果として、選択列に流れるプログラミング電流（Ｉ_{ｐｒｏｇｒａｍ}）は、非選択行への漏洩電流を除いて、選択されたビットにのみ流れるようになる。非選択行および非選択列をピークプログラミング電圧と接地電圧との中間に等しくおよびその中間くらいとすることで、非選択セルへの電圧降下は０になり、非選択行と非選択列との間のオフ状態の漏洩電流は、選択行および選択列に沿ったセルにのみ限定される。サブアレイブロックのその他のビットは、電圧降下が０で、導電しない。

【0031】

列電圧が定義されると、第２または第１の状態のデバイスは、定電流（Ｉ_ｒｅｎｄ）がセルに送られると、選択されたワードライン電圧の差により区別することができる（すなわち、読み出すことができる）。選択ビットラインの電圧を高くして、その他の列を読み出しまたは書き込み電圧の中間点でバイアスして、非選択ビットがターンオンするのを防ぐことができる。プログラミング時のように、非選択行または非選択列は同じ電圧で保ち、選択されたワードラインまたはビットラインに沿ったビットにオフ状態の漏洩電流を限定することができる。したがって、いくつかの実施形態において、読み出し電流は、第２の状態ビットの閾値電流以下であり、第１の状態ビットの閾値電流以下である。別の実施形態において、読み出し電圧は、第２の高い方の電圧Ｖｔｈの状態ビットの閾値電圧以下であり、第１の状態ビットの低い方の閾値電圧以上である。

【0032】

実施形態はさらに、区別可能な閾値電圧を有する３つ以上の検出可能状態を含むことにより、多層のメモリを含むことができる。

【0033】

図５は、本発明の一実施形態によるシステム５００の一部を示す。システム５００は、例えば、携帯情報端末（ＰＤＡ）、ワイヤレス機能付きのラップトップコンピュータまたはポータブルコンピュータ、ウェブタブレット、無線電話、ポケットベル、インスタントメッセージ装置、デジタルミュージックプレイヤ、デジタルカメラ、または無線で情報を送信および／または受信するようになされたその他の装置などの無線装置に使用することができる。システム５００は、無線ローカルエリアネットワーク（ＷＬＡＮ）システム、無線パーソナルエリアネットワーク（ＷＰＡＮ）システム、セルラーネットワークのシステムのうちいずれかに使用することができるが、この点に関して、本発明の範囲は限定されない。

【0034】

システム５００は、コントローラ５１０、入出力（Ｉ／Ｏ）装置５２０（例えば、キーボード、ディスプレイ）、メモリ５３０、無線インタフェース５４０、デジタルカメラ５５５、スタティックランダムアクセスメモリ（ＳＲＡＭ）５６０を含み、互いにバス５５０を介して結合することができる。一実施形態において、バッテリ５８０は、システム５００に電力を供給することができる。本発明の範囲は、これらのコンポーネントのいずれか、または全てを有する実施形態に限定されないことは理解されたい。

【0035】

コントローラ５１０は、例えば、１つまたは複数のマイクロプロセッサ、デジタルシグナルプロセッサ、マイクロコントローラなどを備えてもよい。メモリ５３０は、システム５００に送受信されるメッセージを記憶するのに使用することができる。また、メモリ５３０は任意で、システム５００の動作時にコントローラ５１０により実行される命令を記憶するのに使用することができ、ユーザデータを記憶するのに使用することができる。命令はデジタル情報として記憶することができ、本明細書内で開示したように、ユーザデータはメモリの１セクション内にデジタルデータとして、別のセクションにアナログメモリとして記憶することができる。別の実施例として、所定のセクションを一度にそのようにラベル付けを行い、デジタル情報を記憶し、その後、再ラベル付けを行い、再構成して、アナログ情報を記憶することができる。メモリ５３０は、１つまたは複数の異なるタイプのメモリで提供してもよい。例えば、メモリ５３０は、揮発性メモリ（任意のタイプのランダムアクセスメモリ）、フラッシュメモリなどの不揮発性メモリ、および／または図１に示したメモリ１２を備えてもよい。図５のいずれのブロックにおけるロジックも、本明細書内の１つまたは複数の実施形態を利用して、ロジックを構成し、プログラム可能にラインを相互接続し、さらにデータまたはプログラミング命令を記憶するのに使用されるメモリを作成することができる。

【0036】

Ｉ／Ｏ装置５２０を使用してメッセージを生成することができる。システム５００は無線インタフェース５４０を使用して、高周波（ＲＦ）信号で無線通信ネットワークを行き来するメッセージを送受信することができる。無線インタフェース５４０の例には、
アンテナ、ダイポールアンテナなどの無線送受信機が含まれるが、この点に関して、本発明の範囲は限定されない。さらに、Ｉ／Ｏ装置５２０は、デジタル出力（デジタル情報が記憶された場合）として記憶されるものを反映する電圧を送ることができるが、またはそれはアナログ情報（アナログ情報が記憶された場合）であってもよい。

【0037】

無線アプリケーションにおける一例を上述したが、さらに本発明の実施形態を非無線アプリケーション内で使用してもよい。

【0038】

本明細書全体の「一実施形態」または「実施形態」という表現は、本発明の範囲内の少なくとも１つの実装に含まれた実施形態に関連して示した特定の機能、構造、または特性を示すものである。したがって、「一実施形態」または「一実施形態において」という句があれば、必ずしも同一の実施形態を指すものではない。さらに、特定の機能、構造、または特性を、図示した特定の実施形態以外の他の適切な形態で備えることができ、全てのそのような形態は本出願の特許請求の範囲内に含まれる。

【0039】

本発明を限定した数の実施形態に関して説明してきたが、当業者はこれらの実施形態の多数の修正物や変形物があることを理解するであろう。添付の請求項は、本発明の真の精神と範囲内にあるそのような修正物や変形物全てを網羅するものである。

【図面の簡単な説明】

【0040】

【図1】本発明の一実施形態の概略図である。

【図2】本発明の一実施形態による、リセット状態およびセット状態をプログラミングするためのプログラミングパルスの印加電圧または印加電流対時間のグラフである。

【図3A】本発明の一実施形態のセル構造を概略的に示す回路図である。

【図3B】本発明の他の一実施形態のセル構造を概略的に示す回路図である。

【図4】本発明の一実施形態によりプログラミングされる過程のメモリアレイを示す図である。

【図5】本発明の一実施形態によるシステムを示す図である。

【図6】本発明の一実施形態による電流電圧曲線である。

【図7】一実施形態の閾値電圧対周期のグラフである。

【図1】

【図2】

【図3A】

【図3B】

【図4】

【図5】

【図6】

【図7】