特許 5679172 液晶表示装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5679172

(24)【登録日】2015年1月16日

(45)【発行日】2015年3月4日

(54)【発明の名称】液晶表示装置

(51)【国際特許分類】

   G09G 3/36 20060101AFI20150212BHJP

   G09G 3/20 20060101ALI20150212BHJP

   G02F 1/133 20060101ALI20150212BHJP

【ＦＩ】

   G09G3/36

   G09G3/20 641C

   G09G3/20 622D

   G09G3/20 623D

   G09G3/20 622R

   G09G3/20 660F

   G09G3/20 624D

   G09G3/20 631U

   G09G3/20 624B

   G09G3/20 680G

   G09G3/20 611J

   G09G3/20 612E

   G09G3/20 624E

   G02F1/133 550

【請求項の数】4

【全頁数】24

(21)【出願番号】特願2010-244423(P2010-244423)

(22)【出願日】2010年10月29日

(65)【公開番号】特開2012-98400(P2012-98400A)

(43)【公開日】2012年5月24日

【審査請求日】2013年10月28日

【前置審査】

(73)【特許権者】

【識別番号】502356528

【氏名又は名称】株式会社ジャパンディスプレイ

(73)【特許権者】

【識別番号】506087819

【氏名又は名称】パナソニック液晶ディスプレイ株式会社

(74)【代理人】

【識別番号】110000154

【氏名又は名称】特許業務法人はるか国際特許事務所

(72)【発明者】

【氏名】笹沼 啓太

(72)【発明者】

【氏名】青木 義典

【審査官】 西島 篤宏

(56)【参考文献】

【文献】 国際公開第２０１０／１５０５６２（ＷＯ，Ａ１）

【文献】 特開２００２−２０２７６１（ＪＰ，Ａ）

【文献】 特開２００１−３５６７３８（ＪＰ，Ａ）

【文献】 特開２００８−０８３３９９（ＪＰ，Ａ）

【文献】 特開平１０−３１３４１８（ＪＰ，Ａ）

【文献】 特開２０００−１４７４５９（ＪＰ，Ａ）

【文献】 特開２００２−１６９５２２（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／００ − ３／３８

Ｇ０２Ｆ １／１３３

(57)【特許請求の範囲】

【請求項1】

データ信号線と、
前記データ信号線に接続されるとともに、順番に並ぶ複数の画素回路と、
隣接する画素回路の間をそれぞれ延伸し、前記順番に沿って並んでいる複数のゲート信号線であって、各ゲート信号線が前記隣接する画素回路のうち前記ゲート信号線の一方側に配置される画素回路と接続される複数のゲート信号線と、
前記順番に沿った正順方向とそれとは逆の方向である逆順方向のいずれか一方を選択し、オン電圧であるゲート信号を前記選択した方向の順番で前記複数のゲート信号線に出力するゲート信号線駆動回路と、
前記複数の画素回路のうち１の画素回路を選択し、その表示データに応じた表示制御電圧を、前記データ信号線に供給する、データ信号線駆動回路と、
前記複数の画素回路に基準電圧を供給する基準電圧線駆動回路と、を備えるＩＰＳ方式の液晶表示装置であって、
各ゲート信号線に出力されるゲート信号は、該ゲート信号線に接続される画素回路の表示データに応じた表示制御電圧が前記データ信号線に供給される１水平期間と、さらにその前の１水平期間とに連続してオン電圧となり、
各画素回路は、画素電極と、前記基準電圧が供給される基準電極と、前記データ信号線と前記画素電極との間に設けられるとともに前記ゲート信号により制御されるスイッチング素子と、を備え、各画素回路は、前記ゲート信号線に対して、前記基準電極が前記画素電極より遠方に形成される構造を有し、
前記正順方向が選択されている場合、各画素電極の電圧は、前記表示制御電圧が画素電極に加えられた後に画素回路の第１の寄生容量に応じて決まる第１の低下量、前記表示制御電圧から低下し、前記逆順方向が選択されている場合には、各画素電極の電圧は、前記表示制御電圧が画素電極に加えられた後に、前記第１の低下量と画素回路の第２の寄生容量に応じて決まる第２の低下量の合計の低下量、前記表示制御電圧から低下し、
前記基準電圧線駆動回路は、正順用基準電圧及び逆順用基準電圧を電圧情報として記憶する記憶部と、前記電圧情報に基づいて前記基準電圧を生成する生成回路と、を備え、
前記基準電圧線駆動回路は、前記正順方向と前記逆順方向のうち選択された方向に応じた基準電圧を前記正順用基準電圧と前記逆順用基準電圧とから選択し、選択した基準電圧を前記生成回路で生成して前記基準電極に供給し、
前記選択される方向が前記正順方向と前記逆順方向との間で切り替わった場合、前記基準電圧の切り替えは、１フレームにおける前記表示制御電圧の供給が終了してから次のフレームの開始までの期間である帰線期間に行われる
ことを特徴とする、液晶表示装置。

【請求項2】

前記正順用基準電圧及び前記逆順用基準電圧は、ともに直流電圧であり、
前記電圧情報は、前記正順用基準電圧又は前記逆順用基準電圧のいずれかの値と、前記正順用基準電圧と前記逆順用基準電圧との差分値とである
ことを特徴とする、請求項１に記載の液晶表示装置。

【請求項3】

データ信号線と、
前記データ信号線に接続されるとともに、順番に並ぶ複数の画素回路と、
隣接する画素回路の間をそれぞれ延伸し、前記順番に沿って並んでいる複数のゲート信号線であって、各ゲート信号線が前記隣接する画素回路のうち前記ゲート信号線の一方側に配置される画素回路と接続される複数のゲート信号線と、
前記順番に沿った正順方向とそれとは逆の方向である逆順方向のいずれか一方を選択し、オン電圧であるゲート信号を前記選択した方向の順番で前記複数のゲート信号線に出力するゲート信号線駆動回路と、
前記複数の画素回路のうち１の画素回路を選択し、その表示データに応じた表示制御電圧を前記データ信号線に供給するデータ信号線駆動回路と、
前記複数の画素回路に基準電圧を供給する基準電圧線駆動回路と、を備えるＩＰＳ方式の液晶表示装置であって、
各ゲート信号線に出力されるゲート信号は、該ゲート信号線に接続される画素回路の表示データに応じた表示制御電圧が前記データ信号線に供給される１水平期間と、さらにその前の１水平期間とに連続してオン電圧となり、
各画素回路は、画素電極と、前記基準電圧が供給される基準電極と、前記データ信号線と前記画素電極との間に設けられるとともに前記ゲート信号により制御されるスイッチング素子と、を備え、各画素回路は、前記ゲート信号線に対して、前記基準電極が前記画素電極より遠方に形成される構造を有し、
前記正順方向が選択されている場合、各画素電極の電圧は、前記表示制御電圧が画素電極に加えられた後に画素回路の第１の寄生容量に応じて決まる第１の低下量、前記表示制御電圧から低下し、前記逆順方向が選択されている場合には、各画素電極の電圧は、前記表示制御電圧が画素電極に加えられた後に、前記第１の低下量と画素回路の第２の寄生容量に応じて決まる第２の低下量の合計の低下量、前記表示制御電圧から低下し、
前記基準電圧線駆動回路は、ともに直流電圧である正順用基準電圧及び逆順用基準電圧を電圧情報として記憶する記憶部と、前記電圧情報に基づいて前記基準電圧を生成する生成回路と、を備え、
前記電圧情報は、前記正順用基準電圧又は前記逆順用基準電圧のいずれかの値と、前記正順用基準電圧と前記逆順用基準電圧との差分値とであり、
前記基準電圧線駆動回路は、前記正順方向と前記逆順方向のうち選択された方向に応じた基準電圧を前記正順用基準電圧と前記逆順用基準電圧とから選択し、選択した基準電圧を前記生成回路で生成して前記基準電極に供給し、
前記選択される方向が前記正順方向と前記逆順方向との間で切り替わった場合、前記基準電圧の切り替えは、１フレームにおける前記表示制御電圧の供給が終了してから次のフレームの開始までの期間である帰線期間に行われる
ことを特徴とする、液晶表示装置。

【請求項4】

前記基準電圧線駆動回路と接続される、１又は複数の基準電圧線を、さらに備えるとともに、
各前記画素回路の基準電極は、前記１又は複数の基準電圧線のいずれかと接続され、
前記基準電圧線駆動回路は、前記１又は複数の基準電圧線それぞれに、対応する各画素回路に応じた基準電圧を供給する、
ことを特徴とする、請求項１乃至請求項３のいずれかに記載の液晶表示装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、表示装置に関する。特に、双方向走査駆動が可能である表示装置の表示品質の向上に関する。

【背景技術】

【0002】

表示装置において、表示部に設けられる複数の画素回路に対して、ゲート信号線駆動回路とデータ信号線駆動回路などが制御を行っている。各画素回路に、スイッチング素子が備えられているのが一般的であり、例えば、表示装置が液晶表示装置である場合など、各画素回路に、画素電極が備えられているのが一般的である。スイッチング素子は、データ信号線駆動回路より延伸するデータ信号線と、例えば画素電極の間に設けられ、スイッチング素子のスイッチに、ゲート信号線駆動回路より延伸するゲート信号線が接続され、ゲート信号線に印加される電圧によりスイッチング素子は制御される。

【0003】

ゲート信号線駆動回路は、順番に並ぶ複数のゲート信号線に対して、ゲート信号オン期間にオン電圧となりゲート信号オフ期間にオフ電圧となるゲート信号を、順に出力している。あるゲート信号線に出力されるゲート信号がオン電圧となると、該ゲート信号線に接続されるスイッチング素子はオン状態となる。データ信号線駆動回路は、オン状態のスイッチング素子を備える画素回路の表示データに応じた表示制御電圧を、データ信号線に供給する。それゆえ、該画素回路の画素電極に、オン状態となるスイッチング素子を介して、データ信号線に印加される表示制御電圧が印加される。画素電極と基準電圧との間に、容量が形成されており、画素電極と基準電圧との間に保持される保持電圧により、画素回路の表示が制御される。ここで、データ信号線駆動回路が、１個の画素回路に表示データの書込み駆動を行うデータ書込み期間を、すなわち、１個の画素回路の表示データに応じた表示制御電圧をデータ信号線に供給する期間を、１水平期間（Ｈ）とする。

【0004】

近年の高精細化の要請により、１水平期間（Ｈ）に十分な時間を確保することが困難となっており、それに対応するために、ゲート信号のゲート信号オン期間を、１水平期間（Ｈ）より長くとるゲートオーバーラップ駆動が用いられている。すなわち、ゲート信号のゲート信号オン期間は、対応する１水平期間（Ｈ）と、さらにその前の所定の期間とを含んでいる。

【0005】

また、様々な画像表示を可能とするために、順番に並ぶ複数のゲート信号線に出力されるゲート信号が、該順番と正順にオン電圧となる順方向走査駆動と、該順番と逆順にオン電圧となる逆方向走査駆動とを、ともに行うことが出来る、双方向走査駆動が可能なゲート信号線駆動回路が望まれている。

【発明の概要】

【発明が解決しようとする課題】

【0006】

図９は、一般的な表示装置の画素回路の回路図である。図には、上側から下側へ順番に並ぶ複数の画素回路のうち、ｎ番目の画素回路とｎ＋１番目の画素回路が示されている。ｎ番目の画素回路は、画素電極１１０_ｎとスイッチング素子と基準電極（図示せず）を備えている。ここで、スイッチング素子とは、例えば、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す）である。図には、スイッチング素子はＴＦＴ１０９_ｎとして示されている。

【0007】

前述の通り、ＴＦＴ１０９_ｎは、接続されるデータ信号線１０７と画素電極１１０_ｎの間に設けられており、ＴＦＴ１０９_ｎのゲートには、順番に並ぶ複数のゲート信号線１０５のうち、ｎ番目のゲート信号線１０５_ｎが接続されている。基準電極は基準電圧線１０８に接続されており、画素電極１１０_ｎと基準電極によって、画素容量Ｃ_ｓｔが形成される。

【0008】

ｎ番目の画素回路の画素電極１１０_ｎは、図中上側と下側に、それぞれ、ｎ−１番目のゲート信号線１０５_ｎ−１と、ｎ番目のゲート信号線１０５_ｎとに、隣接して配置されており、画素電極１１０_ｎとｎ番目のゲート信号線１０５_ｎとの間に、寄生容量Ｃ_ｇｐ１が、画素電極１１０_ｎとｎ−１番目のゲート信号線１０５_ｎ−１との間に、寄生容量Ｃ_ｇｐ２が、生じている。

【0009】

ゲート信号線駆動回路は、複数のゲート線信号線に対して、ゲートオーバーラップ駆動
を行い、かつ、順方向走査駆動又は逆方向走査駆動のいずれかを選択して行う。ここで、順方向３１は、順番に並ぶゲート信号線１０５の順番と正順となる方向であり、逆方向３２は、順番に並ぶゲート信号線１０５の順番と逆順となる方向である。

【0010】

画素電極１１０の両側それぞれに隣接するゲート信号線１０５に出力されるゲート信号が、オン電圧からオフ電圧に変化するのに伴い、画素電極１１０との間に生じる寄生容量とのカップリングにより、画素容量Ｃ_ｓｔに保持される保持電圧が変動する。すなわち、基準電圧線１０８に供給される基準電圧が等しい場合、基準電極に対する画素電極１１０の電圧が変動する。ここで、寄生容量Ｃ_ｇｐ１によって変化する電圧を電圧Ｖ_１と、寄生容量Ｃ_ｇｐ２によって変化する電圧を電圧Ｖ_２とする。

【0011】

順方向３１の方向に順方向走査駆動をする場合において、ｎ番目のゲート信号のゲート信号オン期間の終わりにおいて、ｎ番目の画素回路の画素電極１１０_ｎの電圧は、表示データに応じた表示制御電圧へ収束している。そして、ゲート信号オン期間からゲート信号オフ期間へ移るタイミングで、ｎ番目のゲート信号がオン電圧からオフ電圧に変化し、寄生容量Ｃ_ｇｐ１により、ゲート信号オフ期間の始まりにおいて、画素電極１１０_ｎの電圧は、所望の表示制御電圧より、電圧Ｖ_１変化して、その後維持される。なお、ｎ番目のゲート信号のゲート信号オン期間の途中で、ｎ−１番目のゲート信号がオン電圧からオフ電圧に変化し、寄生容量Ｃ_ｇｐ２により画素電極１１０_ｎの電圧は、電圧Ｖ_２変化するが、その後、画素電極１１０_ｎの電圧は、表示制御電圧に変化するので、電圧Ｖ_２の影響は抑制されている。

【0012】

一方、逆方向３２の方向に逆方向走査駆動をする場合において、ｎ番目のゲート信号のゲート信号オン期間の終わりにおいて、ｎ番目の画素回路の画素電極１１０_ｎの電圧は、表示データに応じた表示制御電圧へ収束しており、その後、ｎ番目のゲート信号がオン電圧からオフ電圧に変化し、順方向走査駆動をする場合と同様に、画素電極１１０_ｎの電圧は、所望の表示制御電圧より、電圧Ｖ_１変化する。さらに、その後、ｎ−１番目のゲート信号がオン電圧からオフ電圧に変化し、寄生容量Ｃ_ｇｐ２により画素電極１１０_ｎの電圧は、さらに電圧Ｖ_２変化する。すなわち、その後、維持される画素電極１１０_ｎの電圧は、所望の表示制御電圧と、電圧Ｖ_１と電圧Ｖ_２の合計となる電圧の差がある。

【0013】

以上説明した通り、基準電圧線１０８に供給される基準電圧が等しいとき、順方向走査駆動を行う場合と、逆方向走査駆動を行う場合とで、基準電極に対する画素電極１１０の電圧に差異が生じ、表示品質の低下を招くこととなる。

【0014】

本発明は、このような課題を鑑みてなされたものであり、順方向走査駆動する場合と、逆方向走査駆動をする場合とに生じる、画素回路の保持電圧の差異の影響を抑制し、表示品質が向上される表示装置の提供を、目的とする。

【課題を解決するための手段】

【0015】

（１）上記課題を解決するために、本発明に係る表示装置は、データ信号線と、前記データ信号線に接続されるとともに順番に並ぶ複数の画素回路と、隣接する画素回路の間をそれぞれ延伸するとともにともに一方側に配置される前記画素回路と接続される、前記順番に並ぶ複数のゲート信号線と、時間経過とともに前記順番と正順又は逆順のいずれかを選択しその順にそれぞれオン電圧となる複数のゲート信号を前記順番に並ぶ前記複数のゲート信号線にそれぞれ出力する、ゲート信号線駆動回路と、前記複数の画素回路のうち１の画素回路を選択しその表示データに応じた表示制御電圧を前記データ信号線に供給する、データ信号線駆動回路と、各前記画素回路に応じる基準電圧を該画素回路それぞれに供給する、基準電圧線駆動回路と、を備える表示装置であって、各前記ゲート信号線に出力されるゲート信号は、前記データ信号線駆動回路が、該ゲート信号線に接続される画素回路の表示データに応じた表示制御電圧を前記データ信号線に供給する期間と、さらにその前の所定の期間とに、オン電圧となり、前記各画素回路は、画素電極と、該画素回路に応じる基準電圧が供給される基準電極と、前記データ信号線と該画素電極との間に設けられるとともに前記ゲート信号により制御されるスイッチング素子と、を備え、前記基準電圧線駆動回路は、前記ゲート信号線駆動回路が前記順番と正順又は逆順のいずれかの順に前記ゲート信号を出力するのに応じて、各画素回路の前記基準電極に、正順用基準電圧又は逆順用基準電圧を選択して、供給する、ことを特徴とする。

【0016】

（２）上記（１）に記載の表示装置であって、前記基準電圧線駆動回路は、前記正順用基準電圧及び前記逆順用基準電圧を決定する電圧情報を記憶する記憶部と、前記電圧情報に基づいて各前記画素回路に応じる基準電圧を生成する生成回路と、を備えていてもよい。

【0017】

（３）上記（２）に記載の表示装置であって、前記正順用基準電圧及び前記逆順用基準電圧は、ともに直流電圧であり、前記電圧情報は、前記正順用基準電圧及び前記逆順用基準電圧の値であってもよい。

【0018】

（４）上記（２）に記載の表示装置であって、前記正順用基準電圧及び前記逆順用基準電圧は、ともに直流電圧であり、前記電圧情報は、前記正順用基準電圧又は前記逆順用基準電圧のいずれかの値と、前記正順用基準電圧と前記逆順用基準電圧との差分値と、であってもよい。

【0019】

（５）上記（２）に記載の表示装置であって、前記正順用基準電圧及び前記逆順用基準電圧は、ともに直流電圧であり、前記電圧情報は、前記正順用基準電圧と前記逆順用基準電圧との平均値と、前記正順用基準電圧と前記逆順用基準電圧との差分値の半値と、であってもよい。

【0020】

（６）上記（２）に記載の表示装置であって、前記正順用基準電圧及び前記逆順用基準電圧は、ともに所定の周期で、ロー電圧と該ロー電圧より所定の振幅値高いハイ電圧とを交互に繰り返す交流電圧であり、前記電圧情報は、前記正順用基準電圧の基準値と、前記逆順用基準電圧の基準値と、前記所定の振幅値と、であってもよい。

【0021】

（７）上記（２）に記載の表示装置であって、前記正順用基準電圧及び前記逆順用基準電圧は、ともに所定の周期で、ロー電圧と該ロー電圧より所定の振幅値高いハイ電圧とを交互に繰り返す交流電圧であり、前記電圧情報は、前記正順用基準電圧の基準値又は前記逆順用基準電圧の基準値のいずれかと、前記正順用基準電圧の基準値と前記逆順用基準電圧の基準値との差分値と、前記所定の振幅値と、であってもよい。

【0022】

（８）上記（６）又は（７）に記載の表示装置であって、前記の基準値は、前記交流電圧のロー電圧又はハイ電圧のいずれかであってもよい。

【0023】

（９）上記（２）に記載の表示装置であって、前記正順用基準電圧及び前記逆順用基準電圧は、ともに所定の周期で、ロー電圧と該ロー電圧より所定の振幅値高いハイ電圧とを交互に繰り返す交流電圧であり、前記交流電圧のロー電圧とハイ電圧の平均値が中心値であり、前記電圧情報は、前記正順用基準電圧の中心値と前記逆順用基準電圧の中心値との平均値と、前記正順用基準電圧の中心値と前記逆順用基準電圧の中心値との差分値の半値と、前記所定の振幅値の半値と、であってもよい。

【0024】

（１０）上記（２）に記載の表示装置であって、前記電圧情報は、前記正順用基準電圧又は前記逆順用基準電圧いずれか一方を決定する代表値情報と、該代表値情報を用いて他方を決定する差分情報とを、含んでいてもよい。

【0025】

（１１）上記（１）に記載の表示装置であって、前記基準電圧線駆動回路と接続される、１又は複数の基準電圧線を、さらに備えるとともに、各前記画素回路の基準電極は、前記１又は複数の基準電圧線のいずれかと接続され、前記基準電圧線駆動回路は、前記１又は複数の基準電圧線それぞれに、対応する各画素回路に応じた基準電圧を供給してもよい。

【0026】

（１２）上記（１）に記載の表示装置は、ＩＰＳ方式の液晶表示装置であり、各前記画素回路は、ゲート信号線に対して、前記基準電極が前記画素電極より遠方に形成される構造を有してもよい。

【発明の効果】

【0027】

本発明により、順方向走査駆動する場合と、逆方向走査駆動をする場合とに生じる、画素回路の保持電圧の差異の影響が抑制され、表示品質が向上される表示装置が提供される。

【図面の簡単な説明】

【0028】

【図1】本発明の実施形態に係る液晶表示装置の全体斜視図である。

【図2】本発明の実施形態に係る液晶表示装置の構成を示すブロック構成図である。

【図3】本発明の実施形態に係るＴＦＴ基板の等価回路の概念図である。

【図4A】本発明の実施形態に係るｎ番目の画素回路近傍の上面図である。

【図4B】図４Ａに示す４Ｂ−４Ｂ断面を示す断面図である。

【図5A】順方向走査駆動を行う場合における、本発明の実施形態に係るｎ番目の画素回路及びｎ＋１番目の画素回路の駆動を示す図である。

【図5B】逆方向走査駆動を行う場合における、本発明の実施形態に係るｎ番目の画素回路及びｎ＋１番目の画素回路の駆動を示す図である。

【図6】本発明の実施形態に係る基準電圧線駆動回路のブロック概念図である。

【図7】本発明の第１の実施形態に係る液晶表示装置の画像表示駆動を表す図である。

【図8】本発明の実施形態に係る他の液晶表示装置に備えられるＴＦＴ基板の等価回路の概念図である。

【図9】一般的な表示装置の画素回路の回路図である。

【発明を実施するための形態】

【0029】

［第１の実施形態］
本発明の第１の実施形態に係る表示装置は、たとえば、ＩＰＳ（In-Plane Switching）方式の液晶表示装置であって、図１に示す液晶表示装置の全体斜視図の通り、ＴＦＴ（Thin Film Transistor）基板１０２と、当該ＴＦＴ基板１０２に対向し、カラーフィルタが設けられたフィルタ基板１０１と、当該両基板に挟まれた領域に封入された液晶材料と、ＴＦＴ基板１０２のフィルタ基板１０１側と反対側に接して位置するバックライト１０３と、を含んで構成されている。ここで、ＴＦＴ基板１０２に、後述する通り、ゲート信号線１０５、データ信号線１０７、基準電圧線１０８、画素電極１１０、基準電極１１１、及び、ＴＦＴ１０９などが配置される（図３参照）。

【0030】

図２は、当該実施形態に係る液晶表示装置の構成を示すブロック構成図である。ＴＦＴ基板１０２に、表示部１２０、ドライバＩＣ１３４、ＲＧＢスイッチ回路１０６、シフトレジスタ回路１１２が、備えられている。なお、ここで、ＲＧＢスイッチ回路１０６はなくてもよい。さらに、ドライバＩＣ１３４に、ゲート信号線制御回路１１４と、データ信号線駆動回路１１５と、基準電圧線駆動回路１０とが、備えられている。なお、ここでは、ゲート信号線制御回路１１４と、データ信号線駆動回路１１５と、基準電圧線駆動回路１０とが、ドライバＩＣ１３４に備えられているが、別々に設けられたり、一部が１つのドライバＩＣに設けられたりしてもよい。

【0031】

ゲート信号線制御回路１１４は、表示部１２０の両側それぞれに配置されるシフトレジスタ回路１１２に対して、制御信号を出力し、シフトレジスタ回路１１２は、制御信号により、複数のゲート信号線１０５それぞれに、ゲート信号を出力する。ここで、ゲート信号線制御回路１１４と、シフトレジスタ回路１１２とを含んで、ゲート信号線駆動回路を構成している。データ信号線駆動回路１１５は、複数のデータ信号線１０７それぞれに、画素回路の表示データに応じた表示制御電圧を、ＲＧＢスイッチ回路１０６を介して供給する。さらに、基準電圧線駆動回路１０は、複数の基準電圧線１０８を介して、各画素回路に基準電圧を供給する。

【0032】

図３は、当該実施形態に係るＴＦＴ基板１０２の等価回路の概念図である。図３に示すＴＦＴ基板１０２において、シフトレジスタ回路１１２に接続される複数のゲート信号線１０５が、互いに等間隔をおいて図中横方向に延伸している。ここで、複数のゲート信号線１０５を、図の上側から順に、それぞれ、１番目、２番目、３番目、・・・のゲート信号線とする。また、ＲＧＢスイッチ回路１０６に接続される複数のデータ信号線１０７が互いに等間隔をおいて図中縦方向に延伸している。そして、これらゲート信号線１０５及びデータ信号線１０７により碁盤状に並ぶ画素回路がそれぞれ区画されている。さらに、基準電圧線駆動回路１０に接続される複数の基準電圧線１０８が、各ゲート信号線１０５と平行に、図中横方向に延びている。なお、ここで、図には各画素回路に基準電極１１１と、複数の基準電圧線１０８とが、別々に示されているが、後述する通り、複数の基準電極１１１は１個の基準電極膜として形成され、基準電圧線は１本であってもよい。

【0033】

複数のデータ信号線１０７のうち、１本のデータ信号線１０７には、順番に１列に並ぶ複数の画素回路が接続されている。ゲート信号線１０５それぞれは、順番に１列に並ぶ複数の画素回路のうち、隣接する画素回路の間を延伸しており、ともに一方側に配置される画素回路と接続されている。ここでは、一方側とは、図中上側である。なお、順番に１列に並ぶ複数の画素回路を、図の上側から順に、それぞれ、１番目、２番目、３番目・・・の画素回路とする。

【0034】

各画素回路に、スイッチング素子であるＴＦＴ１０９、画素電極１１０、及び基準電極１１１が、備えられている。ＴＦＴ１０９は、接続されるデータ信号線１０７と画素電極１１０の間に設けられ、ＴＦＴ１０９のゲートに接続されるゲート信号線１０５に出力されるゲート信号により、ＴＦＴ１０９は制御される。すなわち、ゲート信号がオン電圧となるとき、ＴＦＴ１０９はオン状態となる。

【0035】

シフトレジスタ回路１１２に、複数のゲート信号線１０５それぞれに対応して、基本回路が複数備えられている。例えば、ゲート信号線１０５が８００本存在しているとき、同じく、基本回路が８００個、シフトレジスタ回路１１２に備えられる。ゲート信号線制御回路１１４が出力する制御信号により、シフトレジスタ回路１１２に設けられる各基本回路は、１フレーム期間のうち、対応するゲート走査期間（ゲート信号オン期間）にはオン電圧となり、それ以外の期間（ゲート信号オフ期間）にはオフ電圧となる、ゲート信号を、対応するゲート信号線１０５に出力している。ここでは、オン電圧をハイ電圧とし、オフ電圧をロー電圧としている。そして、データ信号線駆動回路１１５は、１列に順番に並ぶ複数の画素回路のうちオン状態のＴＦＴ１０９を備える画素回路を選択し、その表示データに応じた表示制御電圧を、データ信号線１０７に供給する。

【0036】

以上の回路構成において、基準電圧線駆動回路１０は、複数の基準電圧線１０８を介して、各画素回路の基準電極１１１に、それぞれの基準電圧を供給する。ゲート信号線駆動回路は、順番に並ぶ複数のゲート信号線１０５それぞれにゲート信号を出力する。ゲート信号がオン電圧となっているゲート信号線１０５に接続されるＴＦＴ１０９がオン状態となり、オン状態となるＴＦＴ１０９に電流が流れ、オン状態となるＴＦＴ１０９が備えられる画素回路の表示データに応じた表示制御電圧が、データ信号線駆動回路１１５よりデータ信号線１０７に供給され、ＴＦＴ１０９を介して、データ信号線１０７より該画素回路の画素電極１１０に印加される。これにより、画素電極１１０と基準電極１１１との間に電位差が生じ、液晶分子の配向などを制御し、それにより、バックライト１０３からの光を遮蔽の度合を制御し、画像を表示することとなる。

【0037】

当該実施形態に係るゲート信号線駆動回路は、前述のゲートオーバーラップ駆動を行っている。すなわち、ゲート信号オン期間は、１水平期間（Ｈ）より長くなっており、ここでは、２水平期間（２Ｈ）となっている。ゲート信号オン期間は、接続される画素回路に表示データの書き込みを行う１水平期間（Ｈ）と、さらにその前の１水平期間（Ｈ）とを含んでいる。

【0038】

また、当該実施形態に係るゲート信号線駆動回路は、双方向走査駆動を行うことが可能であり、ここでは、図２及び図３に示す表示部１２０の図中上側から下側に沿って、順番に並ぶゲート信号線１０５に出力されるゲート信号が、時間経過とともに、該順番と正順にオン電圧となる順方向走査駆動と、反対に、下側から上側に沿って、ゲート信号が、時間経過とともに、該順番と逆順にオン電圧となる逆方向走査駆動とのいずれかを選択して駆動することが出来る。

【0039】

当該実施形態に係る基準電圧線駆動回路１０は、表示部１２０に延伸する複数の基準電圧線１０８に対して、ともに、同じ基準電圧を印加する、基準電圧固定駆動を行う。この場合、図３に示す複数の基準電圧線１０８は１本の基準電圧線であってもよい。さらに、後述する通り、基準電圧線駆動回路１０が複数の基準電圧線１０８に対して印加する基準電圧は、順方向走査をする場合と、逆方向走査をする場合とでは、異なっている。

【0040】

当該実施形態に係るデータ信号線駆動回路１１５は、データ信号反転駆動を行っている。データ信号線駆動回路１１５は、１本のデータ信号線１０７に接続され１列に並ぶ複数の画素回路に対して、順に、符号が異なる表示制御電圧を、該データ信号線１０７を介して供給している。ここで、符号とは、画素電極１１０の電位が基準電極１１１の電位より高くなる場合の表示制御電圧を正の符号と、画素電極１１０の電位が基準電極１１１の電位より低くなる場合の表示制御電圧を負の符号とを、それぞれ指している。

【0041】

データ信号反転駆動の例として、表示部１２０に設けられる複数の画素回路に供給される表示制御電圧の符号が、チェスボード（又は、市松模様）のように、互いに隣り合う画素回路において異なるよう分布している場合は、ドット反転方式と呼ばれている。１本のデータ信号線１０７に接続され１列に並ぶ複数の画素回路のうち、ｎ番目の画素回路に供給される表示制御電圧の符号と、該データ信号線１０７に隣接するデータ信号線１０７に接続され１列に並ぶ複数の画素回路のうち、ｎ番目の画素回路に供給される表示制御電圧の符号とは、異なっている。

【0042】

データ信号反転方式の他の例として、複数の画素回路それぞれに供給される表示制御電圧の符号が、例えば図３に示す縦方向に対して、互いに隣り合う画素回路において異なり、横方向に対して同じである場合は、ライン反転方式と呼ばれている。また、複数の画素回路それぞれに供給される表示制御電圧の符号が、例えば図３に示す横方向に対して、互いに隣り合う画素回路において異なり、縦方向に対して同じである場合は、カラム反転方式と呼ばれている。また、複数の画素回路それぞれに供給される表示制御電圧の符号が、全て同じである場合は、フレーム反転方式と呼ばれている。ここでは、他の方式を含め、いずれのデータ信号反動駆動であってもよい。

【0043】

データ信号線駆動回路１１５がデータ信号反転駆動を行うのは、以下の理由による。各画素回路において、各フレーム期間に、同じ符号の表示制御電圧が画素電極１１０に供給される場合、画素電極１１０と基準電極１１１に間に配置される液晶分子には、同方向の電場が印加されるために、液晶分子の劣化が早まることとなる。液晶分子の劣化を抑制するために、印加される電場の方向を周期的に反転させるのが望ましい。印加される電場の方向を周期的に反転させる駆動の一つとして、画素電極１１０に供給される表示制御電圧の符号を反転させる、データ信号反転駆動がある。

【0044】

図３では、簡単の説明のために、シフトレジスタ回路１１２は、左片側にのみ図示されているが、前述の通り、実際には、シフトレジスタ回路１１２の基本回路は、前述の通り、表示部１２０の左右両側に配置され、例えば、ゲート信号線１０５が８００本あるとすると、両側にそれぞれ複数配置されたシフトレジスタ回路１１２の基本回路によって、例えば、左側の基本回路は奇数番目のゲート信号線１０５に、右側の基本回路は偶数番目のゲート信号線１０５に、それぞれゲート信号を出力している。

【0045】

図４Ａは、ｎ番目の画素回路近傍の上面図であり、当該実施形態に係る画素回路は、基準電極１１１（コモン電極）が、画素電極１１０より上方に配置されるコモントップ構造を有している。図４Ｂは、図４Ａに示す４Ｂ−４Ｂ断面を示す断面図である。

【0046】

ガラス基板などの透明基板（図示せず）上に、透明基板からの不純物の汚染を防止する汚染防止膜（図示せず）が形成され、さらに、図４Ａに示すゲート電極膜２０５が形成されている。図３には、ＴＦＴ１０９のゲート（ゲート電極）とゲート信号線１０５は、別々に示されているが、実際には、ＴＦＴ１０９のゲートと、ゲート信号線１０５とは、１個のゲート電極膜２０５に形成されている。図４Ａには、図中下側に、ｎ番目の画素回路のＴＦＴ１０９_ｎのゲートと、該ＴＦＴ１０９_ｎが接続されるｎ番目のゲート信号線１０５_ｎとが、１個のゲート電極膜２０５として示されており、また、図中上側に、ｎ番目の画素回路の上側に配置されるｎ−１番目の画素回路のＴＦＴ１０９_ｎ−1のゲートと、該ＴＦＴ１０９が接続されるｎ−１番目のゲート信号線１０５_ｎ−1とが、１個のゲート電極膜２０５として示されている。すなわち、合計で２個のゲート電極膜２０５が、図４Ａに示されている。

【0047】

ゲート電極膜２０５を被覆するようにゲート絶縁膜２２１（図４Ｂ参照）が形成されているとともに、さらにその上に、半導体膜２２０が形成されている。ここで、半導体膜２２０とは、例えば、非晶質（アモルファス）シリコンからなっているが、多結晶シリコンや単結晶シリコン、また、他の半導体からなっていてもよい。

【0048】

図４Ａの縦方向に沿って、図の両側それぞれにデータ信号線膜２０７が、図の中央に画素電極膜２１０が、形成されている。ゲート電極膜２０５と同様に、図３には、ＴＦＴ１０９の入力側とデータ信号線１０７は、別々に示されているが、実際には、ＴＦＴ１０９の入力側と、データ信号線１０７とは、１個のデータ信号線膜２０７に形成されている。図４Ａには、ｎ番目の画素回路のＴＦＴ１０９_ｎの入力側と、縦方向に延伸する１本のデータ信号線１０７と、を含むデータ信号線膜２０７が左側に、さらに他の１本のデータ信号線１０７を含むデータ信号線膜２０７が右側に、示されている。また、同様に、ＴＦＴ１０９_ｎの出力側と、画素電極１１０_ｎは、１個の画素電極膜２１０に形成されている。

【0049】

データ信号線膜２０７及び画素電極膜２１０を被覆するように絶縁膜２２２（図４Ｂ参照）が形成されているとともに、さらにその上に、基準電極膜２１１が形成されている。図３には、各画素回路に基準電極１１１と、複数の基準電圧線１０８とが、別々に示されているが、実際には、複数の基準電極１１１と複数の基準電圧線１０８とは、１個の基準電極膜２１１に形成されている。基準電極膜２１１には、各画素回路の画素電極膜２１０の上方に、スリット（隙間）が設けられており、画素電極膜２１０と基準電極膜２１１の間に生じる電位差により、当該スリットの上方に印加される電場は、図４Ｂの横方向に成分を有することとなる。なお、基準電極膜２１１の上に保護絶縁膜２２３が形成され、液晶分子は、保護絶縁膜の上方に液晶分子が封入される。図４Ａに示す基準電極膜２１１は、図中縦方向に延伸する４本のスリットを有しており、当該スリットの下方に、絶縁膜２２２を介して、画素電極膜２１０が配置されている。

【0050】

画素回路のコモントップ構造とは、ゲート信号線１０５（ゲート電極膜２０５）に対して、基準電極１１１（基準電極膜２１１）が、画素電極１１０（画素電極膜２１０）より遠方（上方）に形成（積層）される構造である。ＩＰＳ方式の液晶表示装置の画素回路は、コモントップ構造の他に、画素電極が基準電極より上方に配置されるソーストップ構造がある。ソーストップ構造において、ＴＦＴの出力側（ソース電極）がソース電極膜に形成され、それぞれ絶縁膜を介して、ＴＦＴ基板の下側から順に、ソース電極膜（ソース電極）と、基準電極膜（基準電極）と、画素電極膜（画素電極）とが形成される。基準電極膜は所定の形状に形成されているので、基準電極膜が形成されない領域にスルーホールが形成され、スルーホールを介して、ソース電極膜と画素電極膜が電気的に接続され、また、ソース電極膜及び画素電極膜は、基準電極膜と電気的に遮断されている。なお、ソース電極と電気的に接続される画素電極が、基準電極より上方に形成されるので、ソーストップ構造と呼ばれている。ソーストップ構造において、基準電極膜のうち、基準電極となる領域は平面形状をしており、反対に、画素電極膜のうち、画素電極となる領域が、櫛歯形状をしている。なお、画素電極膜の櫛歯形状の歯間となる領域の上方に印加される電場が、横方向成分を有することとなる。

【0051】

画素回路がコモントップ構造を有する場合、ソーストップ構造のようにスルーホールを設ける必要がなく、開口率が向上するとともに、コモントップ構造においては、ソース電極と画素電極が同じ画素電極膜に形成されるため、製造工程が簡略化出来るという利点を有している。その反面、ソーストップ構造と異なり、画素電極１１０という広い領域を有する画素電極膜２１０が、ゲート電極膜２０５の近傍に、ゲート絶縁膜２２１を介して、形成されている。

【0052】

図４Ｂに示す通り、ゲート電極膜２０５の端と、画素電極膜２１０の端の間の距離が短いので、ゲート電極膜２０５と画素電極膜２１０との間に、寄生容量が発生している。すなわち、コモントップ構造の場合、ソーストップ構造と比較して、ゲート電極膜２０５と画素電極膜２１０との間に生じる寄生容量が、大きくなるのが特徴である。ここで、ｎ番目の画素回路において、ＴＦＴ１０９_ｎは、図４Ａの下側に配置されており、ｎ番目の画素回路において、画素電極膜２１０（画素電極１１０_ｎ）と、ＴＦＴ１０９_ｎのゲート（ゲート電極）を含む図中下側のゲート電極膜２０５（ｎ番目のゲート信号線１０５_ｎ）との間に生じる寄生容量をＣ_ｇｐ１とする。また、ｎ番目の画素回路の画素電極膜２１０（画素電極１１０_ｎ）と、図中上側のゲート電極膜２０５（ｎ−１番目のゲート信号線１０５_ｎ−１）との間に生じる寄生容量をＣ_ｇｐ２とする。

【0053】

図９に示す通り、画素電極１１０と基準電極１１１との間には、画素容量Ｃ_ｓｔが形成されており、データ信号線１０７に供給される表示制御電圧により、データ書き込みの際、画素容量Ｃ_ｓｔは充電される。しかし、データ書込みが終了する際に、ゲート信号線１０５の電圧がオン電圧からオフ電圧に変化し、ゲート信号線１０５と画素電極１１０の間に存在する寄生容量とのカップリングにより、その画素回路又は隣接する画素回路の画素電極１１０の電位は変化する。

【0054】

当該実施形態に係るｎ番目の画素回路においては、画素電極１１０_ｎとｎ番目のゲート信号線１０５_ｎとの間に寄生容量Ｃ_ｇｐ１が、画素電極１１０_ｎとｎ−１番目のゲート信号線１０５_ｎ−１との間に寄生容量Ｃ_ｇｐ２が、存在している。ゲート信号のオン電圧とオフ電圧との電位差を電圧Ｖ_０とすると、ｎ番目のゲート信号線１０５_ｎがオン電圧からオフ電圧に変化するのに伴い、変化する画素電極１１０_ｎの電圧Ｖ_１は、Ｖ_１＝（Ｃ_ｇｐ１／Ｃ_ｓｔ）・Ｖ_０で表すことが出来、この式を（数式１）とする。同様に、ｎ−１番目のゲート信号線１０５_ｎ−１がオン電圧からオフ電圧に変化するのに伴い、変化する画素電極１１０の電圧Ｖ_２は、Ｖ_２＝（Ｃ_ｇｐ２／Ｃ_ｓｔ）・Ｖ_０で表すことが出来、この式を（数式２）とする。

【0055】

図５Ａ及び図５Ｂは、それぞれ、順方向走査駆動及び逆方向走査駆動を行う場合における、ｎ番目の画素回路及びｎ＋１番目の画素回路の駆動を示す図である。図中上側がｎ番目の画素回路の駆動を、図中下側が、ｎ＋１番目の画素回路の駆動を、それぞれ示している。図５Ａにおいては、図中上側から下側（順方向３１）に順に走査しており、図５Ｂにおいては、図中下側から上側（逆方向３２）に順に走査している。

【0056】

各画素回路の駆動において、ゲート信号線１０５供給される電圧と、データ信号線１０７に供給される電圧と、画素電極１１０に供給される電圧とが、それぞれ時間経過とともに示されている。ここで、ゲート信号のオン電圧がハイ電圧で、オフ電圧がロー電圧である。

【0057】

前述の通り、ゲート信号線駆動回路は、ゲート信号オン期間がおよそ２水平期間（２Ｈ）となるゲートオーバードライブ駆動を行っている。それゆえ、ｎ番目のゲート信号線１０５_ｎの電圧は、隣接するｎ−１番目の画素回路にデータ書き込みを行う水平期間（Ｈ）と、ｎ番目の画素回路自体にデータ書込みを行う水平期間（Ｈ）との期間に、ハイ電圧となっている。

【0058】

まず、図５Ａの上側に示す通り、順方向走査駆動を行う場合の、ｎ番目の画素回路における駆動について説明する。ｎ−１番目の画素回路に供給される表示制御電圧の符号は負であり、ｎ番目の画素回路に供給される表示制御電圧の符号は正である。それゆえ、データ信号線１０７の電圧は、ｎ番目のゲート信号線１０５の電圧がハイ電圧となる２水平期間（２Ｈ）のうち、前半の水平期間（Ｈ）は負と、後半の水平期間（Ｈ）は正となっている。ここで、簡単のため、図５Ａ及び図５Ｂには、１列に並ぶ画素回路の表示データが同じ場合について、示している。すなわち、１列に並ぶ複数の画素回路に供給される表示制御電圧は、正と負と符号は順に異なるものの、基準電極１１１に対する絶対値は一定となっている。

【0059】

ｎ番目のゲート信号線１０５_ｎの電圧がハイ電圧となる２水平期間（２Ｈ）のうち、前半の水平期間（Ｈ）が終了する時刻において、ｎ−１番目の画素回路へのデータ書き込みが終了する。この時刻に、ｎ−１番目のゲート信号線１０５_ｎ−１の電圧がハイ電圧からロー電圧に変化する。ｎ番目の画素回路において、画素電極１１０_ｎとｎ−１番目のゲート信号線１０５_ｎ−１との間に存在する寄生容量Ｃ_ｇｐ２により、電圧Ｖ_２が低下する。そして、この時刻に、データ信号線１０７に供給される表示制御電圧が、ｎ番目の画素回路に供給される表示制御電圧へ変化する。すなわち、データ信号線１０７の電圧の符号が負から正へ変化する。

【0060】

２水平期間（２Ｈ）のうち、後半の水平期間（Ｈ）が始まる時刻において、上述の通り、寄生容量Ｃ_ｇｐ２による電圧Ｖ_２の低下が生じるものの、後半の水平期間（Ｈ）において、画素電極１１０_ｎの電圧は、ｎ番目の画素回路の表示データに応じた表示制御電圧に近づくので、電圧Ｖ_２の低下による影響はほとんど受けていない。

【0061】

そして、後半の水平期間（Ｈ）が終了する時刻において、ｎ番目の画素回路へのデータ書込みが終了する。この時刻に、ｎ番目のゲート信号線１０５_ｎの電圧がハイ電圧からロー電圧に変化する。ｎ番目の画素回路において、画素電極１１０_ｎとｎ番目のゲート信号線１０５_ｎとの間に存在する寄生容量Ｃ_ｇｐ１により、電圧Ｖ_１が低下し、ｎ番目の画素電極１１０_ｎの電圧は、所望の表示制御電圧より、電圧Ｖ_１が低下された電圧に維持される。

【0062】

次に、図５Ａの下側に示す通り、順方向走査駆動を行う場合の、ｎ＋１番目の画素回路における駆動について説明する。ｎ番目の画素回路における駆動と、ｎ＋１番目の画素回路における駆動との主な違いは、ゲート信号線１０５の電圧がハイ電圧となる２水平期間（２Ｈ）において、データ信号線１０７に供給される表示制御電圧の符号である。ｎ番目の画素回路に供給される表示制御電圧の符号は正であり、ｎ＋１番目の画素回路に供給される表示制御電圧の符号は負であるので、上述の場合と、データ信号線１０７の電圧の符号が逆である。

【0063】

ｎ＋１番目のゲート信号線１０５_ｎ＋１の電圧がハイ電圧となる２水平期間（２Ｈ）のうち、前半の水平期間（Ｈ）が終了する時刻において、ｎ番目の画素回路へのデータ書き込みが終了する。この時刻に、ｎ番目のゲート信号線１０５_ｎの電圧がハイ電圧からロー電圧に変化する。ｎ＋１番目の画素回路において、画素電極１１０_ｎ＋１とｎ番目のゲート信号線１０５_ｎとの間に存在する寄生容量Ｃ_ｇｐ２により、ｎ番目の画素回路と同様に、電圧Ｖ_２が低下する。そして、この時刻に、データ信号線１０７の電圧が、ｎ＋１番目の画素回路に供給される表示制御電圧へ変化する。すなわち、データ信号線１０７の電圧の符号が正から負へ変化する。

【0064】

２水平期間（２Ｈ）のうち、後半の水平期間（Ｈ）が始まる時刻において、上述の通り、寄生容量Ｃ_ｇｐ２による電圧Ｖ_２の低下が生じるものの、後半の水平期間（Ｈ）において、画素電極１１０_ｎ＋１の電圧は、ｎ＋１番目の画素回路の表示データに対応する表示制御電圧に近づくので、電圧Ｖ_２の低下による影響はほとんど受けていない。

【0065】

そして、後半の水平期間（Ｈ）が終了する時刻において、ｎ＋１番目の画素回路へのデータ書込みが終了する。この時刻に、ｎ＋１番目のゲート信号線１０５_ｎ＋１の電圧がハイ電圧からロー電圧に変化する。ｎ＋１番目の画素回路において、画素電極１１０_ｎ＋１とｎ＋１番目のゲート信号線１０５_ｎ＋１との間に存在する寄生容量Ｃ_ｇｐ１により、電圧Ｖ_１が低下し、ｎ＋１番目の画素電極１１０_ｎの電圧は、所望の表示制御電圧より、電圧Ｖ_１が低下された電圧に維持される。

【0066】

すなわち、データ信号線駆動回路１１５がデータ信号反転駆動を行っており、ゲート信号線駆動回路が順方向走査駆動を行っている場合、正の符号となる表示制御電圧が供給される画素回路の画素電極１１０も、負の符号となる表示制御電圧が供給される画素電極１１０も、画素電極１１０と隣接する２本のゲート信号線１０５との寄生容量が無視出来る場合と比較して、ともに、所望の表示制御電圧より電圧Ｖ_１低下された電圧に維持されることとなる。

【0067】

これに対して、逆方向走査駆動を行う場合の駆動について説明する。まず、図５Ｂの下側に示す通り、逆方向走査駆動を行う場合の、ｎ＋１番目の画素回路における駆動について説明する。ｎ＋１番目の画素回路において、ｎ＋１番目のゲート信号線１０５_ｎ＋１の電圧がハイ電圧となる２水平期間（２Ｈ）のうち、前半の水平期間（Ｈ）が終了する時刻において、ｎ＋２番目の画素回路へのデータ書き込みが終了する。この時刻に、ｎ＋２番目のゲート信号線１０５_ｎ＋２の電圧がハイ電圧からロー電圧に変化する。しかし、ｎ＋１番目の画素回路において、画素電極１１０_ｎ＋１が、ｎ＋２番目のゲート信号線１０５_ｎ＋２との間に生じる寄生容量は、ｎ＋１番目のゲート信号線１０５_ｎ＋１との間に生じる寄生容量Ｃ_ｇｐ１や、ｎ番目のゲート信号線１０５_ｎとの間に生じる寄生容量Ｃ_ｇｐ２と比較して、小さいので、この時刻における電圧の変動は小さい。又は、当該寄生容量が無視できないほど大きい場合であっても、前述の通り、後半の水平期間（Ｈ）において、画素電極１１０_ｎ＋１の電圧は、ｎ＋１番目の画素回路の表示データに対応する表示制御電圧に近づくので、電圧の変動による影響はほとんど受けない。

【0068】

さらに、この時刻に、データ信号線１０７に供給される表示制御電圧が、ｎ＋１番目の画素回路に供給される表示制御電圧へ変化する。すなわち、データ信号線１０７の電圧の符号が負から正へ変化する。そして、後半の水平期間（Ｈ）が終了する時刻において、ｎ＋１番目の画素回路へのデータ書込みが終了する。この時刻に、ｎ＋１番目のゲート信号線１０５_ｎ＋１の電圧がハイ電圧からロー電圧に変化する。ｎ＋１番目の画素回路において、画素電極１１０_ｎ＋１とｎ＋１番目のゲート信号線１０５_ｎ＋１との間に存在する寄生容量Ｃ_ｇｐ１により、電圧Ｖ_１が低下する。この時刻より１水平期間（Ｈ）より後に、ｎ番目のゲート信号線１０５_ｎの電圧がハイ電圧からロー電圧に変化するので、画素電極１１０_ｎ＋１とｎ番目のゲート信号線１０５_ｎとの間に存在する寄生容量Ｃ_ｇｐ２により、電圧Ｖ_２がさらに低下する。よって、ｎ＋１番目の画素回路の画素電極１１０_ｎ＋１は、所望の表示制御電圧より、電圧Ｖ_１及び電圧Ｖ_２の合計となる電圧が低下された電圧に維持される。

【0069】

次に、図５Ｂの上側に示す通り、逆方向走査を行う場合の、ｎ番目の画素回路における駆動について説明する。ｎ番目の画素回路における駆動と、ｎ＋１番目の画素回路における駆動との主な違いは、順方向走査を行う場合と同様に、ゲート信号線１０５に出力されるゲート信号がハイ電圧となる２水平期間（２Ｈ）において、データ信号線１０７に供給される表示制御電圧の符号にある。ｎ＋１番目の画素回路に供給される表示制御電圧の符号は正であり、ｎ番目の画素回路に供給される表示制御電圧の符号は負であるので、上述の場合と、データ信号線１０７に供給される表示制御電圧の符号が逆である。

【0070】

よって、ｎ番目のゲート信号線１０５_ｎのゲート信号がハイ電圧となる２水平期間（２Ｈ）のうち、前半の水平期間（Ｈ）が終了する時刻に、ｎ＋１番目のゲート信号線１０５_ｎ＋１のゲート信号がハイ電圧からロー電圧に変化するが、前述の通り、画素電極１１０_ｎが、ｎ＋１番目のゲート信号線１０５_ｎ＋１との間に生じる寄生容量は小さいので、この時刻における電圧の変動は小さい。

【0071】

さらに、この時刻に、データ信号線１０７に供給される表示制御電圧が、ｎ番目の画素回路に供給される表示制御電圧へ変化し、表示制御電圧の符号が正から負へ変化する。そして、後半の水平期間（Ｈ）が終了する時刻において、ｎ番目の画素回路へのデータ書込みが終了し、ｎ番目のゲート信号線１０５_ｎのゲート信号がハイ電圧からロー電圧に変化する。ｎ番目の画素回路において、画素電極１１０_ｎとｎ番目のゲート信号線１０５_ｎとの間に存在する寄生容量Ｃ_ｇｐ１により、電圧Ｖ_１が低下する。この時刻より１水平期間（Ｈ）より後に、ｎ−１番目のゲート信号線１０５_ｎ−１のゲート信号がハイ電圧からロー電圧に変化するので、画素電極１１０_ｎとｎ−１番目のゲート信号線１０５_ｎ−１との間に存在する寄生容量Ｃ_ｇｐ２により、電圧Ｖ_２がさらに低下する。よって、ｎ番目の画素回路の画素電極１１０_ｎは、所望の表示制御電圧より、電圧Ｖ_１及び電圧Ｖ_２の合計となる電圧が低下された電圧に維持される。

【0072】

すなわち、データ信号線駆動回路１１５が、データ信号反転駆動を行っており、ゲート信号線駆動回路が、逆方向走査を行っている場合、正の符号となる表示制御電圧が供給される画素回路の画素電極１１０も、負の符号となる表示制御電圧が供給される画素電極１１０も、画素電極１１０と隣接する２本のゲート信号線１０５との寄生容量が無視出来る場合と比較して、ともに、電圧Ｖ_１及び電圧Ｖ_２の合計となる電圧が所望の表示制御電圧より低下された電圧に維持されることとなる。

【0073】

以上、まとめると、データ信号線駆動回路１１５がデータ信号反転駆動を行っている場合、正の符号となる表示制御電圧が供給される画素回路の画素電極１１０においても、負の符号となる表示制御電圧が供給される画素回路の画素電極１１０においても、画素電極１１０と隣接する２本のゲート信号線１０５との寄生容量による電圧の低下は、ともに、所望の表示制御電圧より等しいが、順方向走査駆動をする場合と、逆方向走査駆動をする場合とで、その電圧の低下は異なっている。

【0074】

図６は、当該実施形態に係る基準電圧線駆動回路１０のブロック概念図である。基準電圧線駆動回路１０は、論理回路１１と、基準電圧生成回路１６と、記憶部１５とを、備えている。記憶部１５は、例えば、不揮発性メモリが記憶される記憶部であってよい。論理回路１１は、メモリ書き込み回路１２と、制御レジスタ回路１３と、インターフェース回路１４とを、備えている。インターフェース回路１４に、基準電圧線駆動回路１０の外部に設けられる外部システム２０より、制御信号が入力される。

【0075】

従来技術に係るドライバＩＣに備えられる基準電圧線駆動回路では、１つの基準電圧を決定する電圧情報が記憶され、制御レジスタ回路は、１つの基準電圧を制御していたところ、当該実施形態に係る基準電圧線駆動回路１０の特徴は、記憶部１５に、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ（正順用基準電圧）及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢ（逆順用基準電圧を決定する電圧情報が記憶され、制御レジスタ回路１３が順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢを制御する点にある。

【0076】

当該実施形態に係る基準電圧線駆動回路１０は、前述の通り、基準電圧固定駆動を行っている。すなわち、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢは、ともに直流電圧である。

【0077】

制御レジスタ回路１３からの制御により、メモリ書き込み回路１２は、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢそれぞれの値を、記憶部１５に記憶させる。すなわち、記憶部１５に記憶される電圧情報は、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの２値とするのが望ましい。また、表示装置の駆動時には、ドライバＩＣ１３４に電源が入った後に、制御レジスタ回路１３は、記憶部１５に記憶されている順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢそれぞれの値を読み出し、制御レジスタ回路１３はそれぞれの値を内部のレジスタに格納する。

【0078】

走査駆動の走査方向が変更する際に、外部システム２０よりインターフェース回路１４に制御信号が入力される。制御レジスタ回路１３は、該制御信号に従って、さらに、記憶部１５に記憶されていた電圧情報より、出力すべき基準電圧を算出し、基準電圧生成回路１６を制御する。それにより、基準電圧生成回路１６は、順方向走査駆動時には、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦを、逆方向走査駆動時には、逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢを、基準電圧として、基準電圧線１０８に供給する。基準電圧線１０８を介して、表示部１２０の各画素回路の基準電極１１１に、基準電圧が供給される。

【0079】

記憶部１５に記憶される２値の電圧情報に基づいて、基準電圧線駆動回路１０が、順方向走査駆動時には、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦを、逆方向走査駆動時には、逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢを、各画素回路の基準電極１１１に供給することにより、順方向走査駆動する場合と、逆方向走査駆動する場合とに生じる、表示制御電圧の差異を抑制することが出来、かつ、寄生容量による変動を抑制することが出来る。それにより、表示品質を向上することが出来る。

【0080】

なお、前述の通り、所望の表示制御電圧が等しいとすると、順方向走査駆動をする場合に画素電極１１０に維持される電圧は、逆方向走査駆動をする場合に画素電極１１０に維持される電圧より、電圧Ｖ_２高くなっている。それに応じて、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦが、逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢより、寄生容量Ｃ_ｇｐ２に起因する電圧Ｖ_２高くなっているのが望ましい。さらに、順方向走査駆動する場合に画素電極１１０に維持される電圧は、画素電極１１０とゲート信号線１０５との間に生じる寄生容量が無視出来る場合と比較して、電圧Ｖ_１低くなっている。それに応じて、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦが、寄生容量が無視出来る場合と比較して、電圧Ｖ_１低くなっているのが望ましい。

【0081】

また、ここでは、記憶部１５に記憶される電圧情報は、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢそれぞれの値としたが、記憶部１５に記憶される情報に基づいて、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢを生成することが出来るのであれば、他の電圧情報であってもよい。例えば、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢそれぞれの値から、所定の値を加減した値などであってもよい。

【0082】

図７は、当該実施形態に係る液晶表示装置の画像表示駆動を表す図である。順方向走査駆動から逆方向走査駆動に変更するタイミングについて示している。１画面（フレーム）の表示データの書き込みを行う期間が、１フレーム期間Ｔ_Ｆであり、垂直同期信号Ｖ_ＳＹＮＣは、１フレーム期間を周期とする信号であり、垂直同期信号Ｖ_ＳＹＮＣにより、１画面の表示データの書き込みのタイミングを計ることができる。水平同期信号Ｈ_ＳＹＮＣは、前述の１水平期間（Ｈ）を周期とする信号であり、水平同期信号Ｈ_ＳＹＮＣにより、１つの画素回路の表示データの書き込みのタイミングを計ることができる。ここで、信号Ｐ_ＣＬＫはクロック信号である。

【0083】

１フレーム期間Ｔ_Ｆにおいて、帰線期間Ｔ_Ｂに、データ書込み期間Ｔ_Ｄが続き、データ書込み期間Ｔ_Ｄにおいて、複数の画素回路に表示データの書き込み駆動を行う。それに応じて、ゲート信号が順にハイ電圧となるが、図には、１番目のゲート信号Ｖ_Ｇ１から８００番目のゲート信号Ｖ_Ｇ８００へ順にハイ電圧となる、順方向走査駆動が示されている。さらに、前述の通り、ゲート信号線駆動回路は、ゲートオーバーラップ駆動を行っており、隣り合うゲート信号のハイ電圧となるゲート信号オン期間は重なりがある。

【0084】

前述の通り、データ信号線１０７には、書込み駆動を行う画素回路の表示データに応じた表示制御電圧が供給されており、図には、データ書込み期間Ｔ_Ｄにそれぞれ供給される、１番目の画素回路から８００番目の画素回路の表示データに応じた表示制御電圧が示されている。基準電圧線１０８には、順方向走査駆動を行う際に供給される順方向走査駆動用基準電圧Ｖ_ｃｏｍＦが供給されている。

【0085】

該１フレーム期間Ｔ_Ｆにおいては、順方向走査駆動を行っているが、次のフレーム期間Ｔ_Ｆにおいては、逆方向走査駆動へ変更される。それに応じて、データ書き込み期間Ｔ_Ｄに続く、帰線期間Ｔ_Ｂに、基準電圧線１０８に供給される基準電圧が、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦから、逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢに変化している。しかし、基準電圧を変更するタイミングは、最後に表示データの書込み駆動を行う画素回路に対する、ゲート信号がハイ電圧からロー電圧へ変化して直後が望ましい。なお、図に示すオフセット期間Ｖ_ＯＦＳは、最終のゲート信号がロー電圧へ十分に変化するために設けるオフセット期間であり、最後の画素回路に表示データの書込み駆動を行っている際に、基準電圧が変動するのを防止するために設けられている。

【0086】

なお、ここでは、データ信号線駆動回路１１５が１本のデータ信号線１０７に供給する表示制御電圧の符号が、水平期間（Ｈ）毎に交互に変化する場合について、説明したが、これに限定されることはない。１フレーム期間においては、１本のデータ信号線１０７に供給する表示制御電圧の符号がすべて同じであり、１フレーム期間毎又は所定数のフレーム期間毎に該符号が交互に変化する駆動であってもよい。データ信号線駆動回路１１５に接続される複数のデータ信号線１０７に供給される表示制御電圧の符号が、１フレーム期間において、すべて等しいフレーム反転方式であっても、隣り合うデータ信号線１０７で、表示制御電圧の符号が異なるカラム反転方式であってもよい。

【0087】

［第２の実施形態］
本発明の第２の実施形態に係る表示装置の基本的な構成は、第１の実施形態に係る表示装置と同じである。第１の実施形態に係る基準電圧線駆動回路１０が基準電圧固定駆動を行っているのに対して、当該実施形態に係る基準電圧線駆動回路１０は、基準電圧交流駆動を行っている点が、主に異なる。

【0088】

ここで、基準電圧交流駆動とは、以下のようなものをいう。前述の通り、データ信号線駆動回路１１５が、例えばライン反転、またはフレーム反転などのデータ信号反転駆動を行っており、画素回路の画素電極１１０に供給される表示制御電圧は、正又は負の符号を有している。画素回路の画素電極１１０に正の符号の表示制御電圧が供給されるときには、該画素回路の基準電極１１１には、負の符号の基準電圧（ロー電圧）が供給され、画素回路の画素電極１１０に負の符号の表示制御電圧が供給されるときには、該画素回路の基準電極１１１には、正の符号の基準電圧（ハイ電圧）が供給される。すなわち、基準電圧は、所定の周期で、ロー電圧とハイ電圧とを交互に繰り返す交流電圧となっている。ここで、正の符号の基準電圧（ハイ電圧）と負の符号の基準電圧（ロー電圧）との差を、振幅値とする。

【0089】

画像表示は、基準電極１１１に対する画素電極１１０の電圧によって、画像表示が制御されており、係る基準電圧交流駆動を行うことにより、データ信号反転駆動を行う際に、正の符号の表示制御電圧と、負の符号の表示制御電圧との差を小さくすることが出来、消費電力の抑制をすることができる。

【0090】

前述の通り、データ信号線駆動回路１１５は、データ信号反転駆動を行っている。駆動がライン反転方式の場合は、図３に示す縦方向に並ぶ複数の基準電圧線１０８に、交互に、正の符号の基準電圧と、負の符号の基準電圧とが、１フレーム期間中、供給されている。すなわち、例えば、図の上側から数えて、奇数行目の基準電圧線１０８に正の符号の基準電圧が供給されている場合、偶数行目の基準電圧線１０８に負の符号の基準電圧が供給される。また、複数の基準電極１１１が、１個の基準電極膜として形成され、基準電圧線１０８が１本である場合には、正の符号と、負の符号の基準電圧とが、表示制御電圧の符号に同期した周期で、供給されている。

【0091】

基準電圧交流駆動を行う場合において、従来技術に係るドライバＩＣに備えられる基準電圧線駆動回路では、１つの基準電圧を決定する電圧情報が記憶され、制御レジスタ回路は、１つの基準電圧を制御していたところ、当該実施形態に係る基準電圧線駆動回路１０の特徴は、記憶部１５に、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ（正順用基準電圧）及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢ（逆順用基準電圧）を決定する電圧情報が記憶され、制御レジスタ回路１３が順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢを制御する点にある。ここで、従来技術における１つの基準電圧を決定する電圧情報とは、基準電圧の基準値と振幅値の２値である。基準電圧の基準値とは、例えば、正の符号の基準値（ハイ電圧）又は負の符号の基準値（ロー電圧）のいずれかである。

【0092】

順方向走査駆動を行う場合と、逆方向走査駆動を行う場合とに、基準値の振幅値は依らず同じであるので、当該実施形態に係る記憶部１５に記憶される電圧情報は、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦの基準値、逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの基準値、及び、両基準電圧の振幅値、の３値とするのが望ましい。

【0093】

記憶部１５に記憶される係る３値の電圧情報に基づいて、基準電圧線駆動回路１０が、順方向走査駆動時には、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦを、逆方向走査駆動時には、逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢを、各画素回路の基準電極１１１に供給することにより、基準電圧交流駆動を行う場合であっても、順方向走査駆動する場合と、逆方向走査駆動する場合とに生じる、表示制御電圧の差異を抑制することが出来、かつ、寄生容量による変動を抑制することが出来る。それにより、表示品質を向上することが出来る。

【0094】

なお、ここでは、記憶部１５に記憶される電圧情報は、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦの基準値、逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの基準値、及び、両基準電圧の振幅値、の３値としたが、記憶部１５に記憶される電圧情報に基づいて、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢを生成することが出来るのであれば、他の電圧情報であってもよい。例えば、記憶部１５に記憶される電圧情報は、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦの中心値、逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの中心値、及び、振幅値の半値、の３値であってもよい。ここで、中心値とは、正の符号の基準電圧（ハイ電圧）と負の符号の基準電圧（ロー電圧）の平均値である。この場合、各基準電圧は、中心値に、振幅値の半値を加減することにより、正の符号の基準電圧（ハイ電圧）と負の符号の基準電圧（ロー電圧）とを生成することができる。また、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの基準値とは、ハイ電圧又はロー電圧のいずれかから、所定の値を加減した値などであってもよい。

【0095】

［第３の実施形態］
本発明の第３の実施形態に係る表示装置の基本的な構成は、第１及び第２の実施形態に係る表示装置と同じである。当該実施形態に係る基準電圧線駆動回路１０の記憶部１５に記憶される電圧情報と、記憶部１５に記憶される電圧情報に基づいて、基準電圧を生成する制御方法が、第１及び第２の実施形態と主に異なっている。

【0096】

まず、第１の実施形態と同様に、基準電圧線駆動回路１０が、基準電圧固定駆動を行う場合について説明する。第１の実施形態に係る記憶部１５に記憶される電圧情報とは、例えば、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの２値であるところ、当該実施形態に係る記憶部１５に記憶される電圧情報は、例えば、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ又は逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢのいずれかの値と、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの差分値ΔＶ（＝Ｖ_ｃｏｍＦ−Ｖ_ｃｏｍＢ）との２値である。

【0097】

走査駆動の走査方向が変更する際に、制御レジスタ回路１３は、出力すべき基準電圧を、変更前の基準電圧から、記憶部１５に記憶されている差分値ΔＶをシフトさせて、変更後の基準電圧として、基準電圧生成回路１６を制御する。それにより、基準電圧生成回路１６は、順方向走査駆動時には、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦを、逆方向走査駆動時には、逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢを、基準電圧として、基準電圧線１０８に供給する。

【0098】

第１の実施形態に係る基準電圧線駆動回路１０は、記憶部１５に、例えば、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの２値の電圧情報を記憶させていたところ、当該実施形態に係る基準電圧線駆動回路１０は、記憶部１５に、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ又は逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢのいずれかの値と、その差分値ΔＶと、の２値の電圧情報を記憶させている。差分値ΔＶの電圧設定範囲は、基準電圧そのものの電圧設定範囲より狭くすることが可能であるので、記憶部１５に記憶させる電圧情報の情報量（ｂｉｔ数）を軽減することが出来る。その結果、記憶部１５に要する領域や、制御レジスタ回路１３に設けられるレジスタ領域を軽減することが出来、ドライバＩＣ１３４の製造コストを軽減することが出来る。例えば、基準電圧の電圧設定範囲を３Ｖ、差分値ΔＶの電圧設定範囲を３００ｍＶとする場合、それぞれ１０ｍＶ毎の電圧設定を行うために必要な電圧情報の情報量は、基準電圧では９ｂｉｔ、差分値ΔＶでは５ｂｉｔである。

【0099】

また、記憶部１５に記憶される電圧情報は、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦと逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢとの平均値と、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦと逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの差分値ΔＶの半値であってもよい。この場合、該平均値に、差分値ΔＶを加減することにより、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ又は逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢのいずれかを選択して生成することができる。

【0100】

次に、第２の実施形態と同様に、基準電圧線駆動回路１０が、基準電圧交流駆動を行う場合について説明する。第２の実施形態に係る記憶部１５に記憶される電圧情報とは、例えば、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦの基準値、逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの基準値、及び、両基準電圧の振幅値、の３値であるところ、当該実施形態に係る記憶部１５に記憶される電圧情報は、例えば、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ又は逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢのいずれかの基準値、振幅値、及び、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの差分値ΔＶ（＝Ｖ_ｃｏｍＦ−Ｖ_ｃｏｍＢ）、の３値である。ここで、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢはともに、所定の周期で繰り返しており、その差分値ΔＶは、直流成分のみの値である。第２の実施形態と比較して、基準電圧の基準値を、差分値ΔＶとすることにより、記憶部１５に記憶される電圧情報の情報量を軽減することが出来る。

【0101】

また、当該実施形態に係る記憶部１５に記憶される電圧情報は、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦの中心値と逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの中心値との平均値、振幅値の半値、及び、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ及び逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの差分値ΔＶ（＝Ｖ_ｃｏｍＦ−Ｖ_ｃｏｍＢ）の半値、の３値であってもよい。この場合、該平均値に、差分値ΔＶの半値を加減し、さらに、振幅値の半値を加減することにより、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ又は逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢのいずれかを選択して、その正の符号の基準電圧（ハイ電圧）及び負の符号の基準電圧（ロー電圧）を生成することができる。

【0102】

当該実施形態に係る記憶部１５に記憶される電圧情報は、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ又は逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢの一方を決定することが出来る代表値情報と、該代表値情報を用いて他方を決定することが出来る差分情報とを、含んでいればよい。ここで、代表値情報とは、例えば、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦ又は逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢのいずれか一方の基準値、及び、振幅値であり、差分情報とは、順方向走査駆動用基準電圧Ｖ_ｃｏｍＦと逆方向走査駆動用基準電圧Ｖ_ｃｏｍＢとの差分値ΔＶであってもよいし、他の電圧情報であってもよい。

【0103】

以上、本発明の実施形態に係る表示装置について、ＩＰＳ方式の液晶表示装置であって、画素回路がコモントップ構造を有する場合について説明した。前述の通り、画素回路がコモントップ構造を有する場合は、画素回路の画素電極と、隣接するゲート信号線との間の寄生容量に起因する、画素電極の電圧変化の影響を、本発明により抑制することが出来、表示品質が向上される。しかし、ＩＰＳ方式の液晶表示装置であって、画素回路が他の構造を有する場合であっても、画素回路の画素電極と、隣接するゲート信号線との間の寄生容量に起因して、画素電極に電圧変化が生じる場合に、本発明を適用することが出来る。

【0104】

ＩＰＳ方式以外の駆動方式、例えば、ＶＡ（Vertically Aligned）方式やＴＮ（Twisted Nematic）方式等の液晶表示装置や他の表示装置であっても、同様に、画素回路の画素電極と、隣接するゲート信号線との間の寄生容量に起因して、画素電極に電圧変化が生じる場合に、本発明を適用することが出来る。寄生容量に起因する場合に限定することなく、順方向走査駆動を行う場合と、逆方向走査駆動を行う場合とで、画素電極に系統的な電圧変化が生じる場合に、本発明を適用することが出来る。図８は、ＶＡ方式及びＴＮ方式の液晶表示装置に備えられるＴＦＴ基板１０２の等価回路の概念図である。ＶＡ方式及びＴＮ方式の場合には、基準電極１１１がＴＦＴ基板１０２と対向するフィルタ基板１０１に設けられている。

【符号の説明】

【0105】

１０ 基準電圧線駆動回路、１１ 論理回路、１２ メモリ書き込み回路、１３ 制御レジスタ回路、１４ インターフェース回路、１５ 記憶部、１６ 基準電圧生成回路、２０ 外部システム、３１ 順方向、３２ 逆方向、１０１ フィルタ基板、１０２ ＴＦＴ基板、１０３ バックライト、１０５ ゲート信号線、１０６ ＲＧＢスイッチ回路、１０７ データ信号線、１０８ 基準電圧線、１０９ ＴＦＴ、１１０ 画素電極、１１１ 基準電極、１１２ シフトレジスタ回路、１１４ ゲート信号線制御回路、１１５ データ信号線駆動回路、１２０ 表示部、１３４ ドライバＩＣ、２０５ ゲート電極膜、２０７ データ信号線膜、２１０ 画素電極膜、２１１ 基準電極膜、２２０ 半導体膜、２２１ ゲート絶縁膜、２２２ 絶縁膜、２２３ 保護膜、Ｃ_ｇｐ１、Ｃ_ｇｐ２ 寄生容量、Ｃ_ＳＴ 画素容量。

【図1】

【図2】

【図3】

【図4A】

【図4B】

【図5A】

【図5B】

【図6】

【図7】

【図8】

【図9】