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(19)【発行国】日本国特許庁(JP)
(12)【公報種別】特許公報(B2)
(11)【特許番号】5690872
(24)【登録日】2015年2月6日
(45)【発行日】2015年3月25日
(54)【発明の名称】消去可能プログラム可能単一ポリ不揮発性メモリ
(51)【国際特許分類】
H01L 21/336 20060101AFI20150305BHJP
H01L 29/788 20060101ALI20150305BHJP
H01L 29/792 20060101ALI20150305BHJP
H01L 21/8247 20060101ALI20150305BHJP
H01L 27/115 20060101ALI20150305BHJP
【ＦＩ】
H01L29/78 371
H01L27/10 434
【請求項の数】8
【外国語出願】
【全頁数】13
(21)【出願番号】特願2013-120550(P2013-120550)
(22)【出願日】2013年6月7日
(65)【公開番号】特開2014-239136(P2014-239136A)
(43)【公開日】2014年12月18日
【審査請求日】2013年7月3日
(73)【特許権者】
【識別番号】512149787
【氏名又は名称】イーメモリー テクノロジー インコーポレイテッド
(74)【代理人】
【識別番号】110000154
【氏名又は名称】特許業務法人はるか国際特許事務所
(72)【発明者】
【氏名】ウェイ レン チェン
(72)【発明者】
【氏名】テ シュン シュ
(72)【発明者】
【氏名】ウェン ハオ リ
【審査官】
境 周一
(56)【参考文献】
【文献】
特開２００３−０１７５９７（ＪＰ，Ａ）
【文献】
米国特許出願公開第２０１２／０２３６６４６（ＵＳ，Ａ１）
【文献】
特開平０１−２６２６６９（ＪＰ，Ａ）
【文献】
特開２００７−０８０３９３（ＪＰ，Ａ）
【文献】
特開２００９−０８１１８１（ＪＰ，Ａ）
【文献】
特開２００９−０８８０９０（ＪＰ，Ａ）
(58)【調査した分野】（Int.Cl.，ＤＢ名）
Ｈ０１Ｌ ２７／１０−２７／１１８
Ｈ０１Ｌ ２９／７８−２９／７８８
Ｇ１１Ｃ １６／００−１７／１８
(57)【特許請求の範囲】
【請求項1】
基板構造と、
選択ゲート、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を有し、前記選択ゲートは、選択ゲート電圧に接続され、前記第１ソース／ドレイン領域はソース線電圧に接続されている第１ＰＭＯＳトランジスタと、
前記第２ソース／ドレイン領域、第３ソース／ドレイン領域及びフローティングゲートを有し、前記第３ソース／ドレイン領域は、ビット線電圧に接続され、前記第１ソース／ドレイン領域、前記第２ソース／ドレイン領域、及び前記第３ソース／ドレイン領域はＮ型ウェル領域に形成されている第２ＰＭＯＳトランジスタと、
前記フローティングゲートに隣接し、消去線電圧及びＰ型ウェル領域に接続されたｎ型ソース／ドレイン領域を有する消去ゲート領域と、を備え、
前記Ｎ型ウェル領域及び前記Ｐ型ウェル領域は、前記基板構造に形成されており、
前記Ｐ型ウェル領域は、前記基板構造の表面下に形成される第１ｐ型領域と、複数の第２ｐ型領域と、前記第１ｐ型領域の下に形成される第３ｐ型領域と、を有し、
前記第１ｐ型領域及び前記第３ｐ型領域は、前記複数の第２ｐ型領域の間に配置され、
前記第２ｐ型領域の注入量は、前記第１ｐ型領域の注入量より高く、第３ｐ型領域の注入量は、第１ｐ型領域の注入量より高いか同じである、
ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
選択ゲート、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を有し、前記選択ゲートは、選択ゲート電圧に接続され、前記第１ソース／ドレイン領域はソース線電圧に接続されている第１ＰＭＯＳトランジスタと、
前記第２ソース／ドレイン領域、第３ソース／ドレイン領域及びフローティングゲートを有し、前記第３ソース／ドレイン領域は、ビット線電圧に接続され、前記第１ソース／ドレイン領域、前記第２ソース／ドレイン領域、及び前記第３ソース／ドレイン領域はＮ型ウェル領域に形成されている第２ＰＭＯＳトランジスタと、
前記フローティングゲートに隣接し、消去線電圧及びＰ型ウェル領域に接続されたｎ型ソース／ドレイン領域を有する消去ゲート領域と、を備え、
前記Ｎ型ウェル領域及び前記Ｐ型ウェル領域は、前記基板構造に形成されており、
前記Ｐ型ウェル領域は、前記基板構造の表面下に形成される第１ｐ型領域と、複数の第２ｐ型領域と、前記第１ｐ型領域の下に形成される第３ｐ型領域と、を有し、
前記第１ｐ型領域及び前記第３ｐ型領域は、前記複数の第２ｐ型領域の間に配置され、
前記第２ｐ型領域の注入量は、前記第１ｐ型領域の注入量より高く、第３ｐ型領域の注入量は、第１ｐ型領域の注入量より高いか同じである、
ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
【請求項2】
請求項１に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記消去ゲート領域は、更に、前記ｎ型ソース／ドレイン領域と前記Ｐ型ウェル領域との間に形成された第１ｎ型領域を有している、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
前記消去ゲート領域は、更に、前記ｎ型ソース／ドレイン領域と前記Ｐ型ウェル領域との間に形成された第１ｎ型領域を有している、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
【請求項3】
請求項２に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記第１ｎ型領域は、二重拡散ドレイン領域である、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
前記第１ｎ型領域は、二重拡散ドレイン領域である、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
【請求項4】
請求項１から３のいずれか一項に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記基板構造は、
Ｐ型基板と、
前記Ｐ型基板に形成され、前記Ｎ型ウェル領域、前記第２ｐ型領域及び前記第３ｐ型領域に接続され、深いＮ型ウェル電圧に接続された深いＮ型ウェル領域と、を有している、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
前記基板構造は、
Ｐ型基板と、
前記Ｐ型基板に形成され、前記Ｎ型ウェル領域、前記第２ｐ型領域及び前記第３ｐ型領域に接続され、深いＮ型ウェル電圧に接続された深いＮ型ウェル領域と、を有している、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
【請求項5】
請求項４に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記第１ｐ型領域の注入量は、前記第１ｎ型領域の注入量より高いか同じである、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
前記第１ｐ型領域の注入量は、前記第１ｎ型領域の注入量より高いか同じである、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
【請求項6】
請求項１から３のいずれか一項に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記基板構造は、
Ｐ型基板と、
前記Ｐ型基板に形成された第２ｎ型領域と、
前記第２ｎ型領域の上に形成され、接続されると共に、前記Ｎ型ウェル領域、前記第２ｐ型領域及び前記第３ｐ型領域に接続された第４ｐ型領域と、を有することを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
前記基板構造は、
Ｐ型基板と、
前記Ｐ型基板に形成された第２ｎ型領域と、
前記第２ｎ型領域の上に形成され、接続されると共に、前記Ｎ型ウェル領域、前記第２ｐ型領域及び前記第３ｐ型領域に接続された第４ｐ型領域と、を有することを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
【請求項7】
請求項６に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記第４ｐ型領域の注入量は、前記Ｐ型基板の注入量より高いか同じであり、前記第４ｐ型領域の注入量は、前記第３ｐ型領域の注入量より高いか同じであり、前記第４ｐ型領域の注入量は、前記第２ｐ型領域の注入量より低いか同じである、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
前記第４ｐ型領域の注入量は、前記Ｐ型基板の注入量より高いか同じであり、前記第４ｐ型領域の注入量は、前記第３ｐ型領域の注入量より高いか同じであり、前記第４ｐ型領域の注入量は、前記第２ｐ型領域の注入量より低いか同じである、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
【請求項8】
請求項１に記載の消去可能プログラム可能単一ポリ不揮発性メモリであって、
前記基板構造は、前記Ｎ型ウェル領域、前記第２ｐ型領域及び前記第３ｐ型領域に接続されたＰ型基板である、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
前記基板構造は、前記Ｎ型ウェル領域、前記第２ｐ型領域及び前記第３ｐ型領域に接続されたＰ型基板である、ことを特徴とする消去可能プログラム可能単一ポリ不揮発性メモリ。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、不揮発性メモリに関し、より詳しくは、消去可能プログラム可能単一ポリ不揮発性メモリに関する。
【背景技術】
【0002】
図１は、従来のプログラム可能デュアルポリ不揮発性メモリを示す概略断面図である。プログラム可能デュアルポリ不揮発性メモリは、フローティングゲート・トランジスタとしても参照される。図１に示されるように、この不揮発性メモリは、２つの積み重ねられた分離したゲートを備えている。上ゲートは、制御ゲート１２であり、制御線Ｃに接続される。下ゲートは、フローティングゲート１４である。加えて、ｎ型にドープされたソース領域とｎ型にドープされたドレイン領域とがＰ型基板内に形成される。ｎ型にドープされたソース領域は、ソース線Ｓに接続される。ｎ型にドープされたドレイン領域は、ドレイン線Ｄに接続される。
【0003】
不揮発性メモリがプログラム状態である場合に、高電圧（例えば、＋１６Ｖ）はドレイン線Ｄにより供給され、接地電圧はソース線Ｓにより供給され、制御電圧（例えば、＋２５Ｖ）は制御線Ｃにより供給される。結果として、電子がソース線Ｓからｎチャネル領域を介してドレイン線Ｄに移動する間に、ホットキャリア（例えば、ホットエレクトロン）は制御ゲート１２の制御電圧に引きつけられ、フローティングゲート１４に注入される。この環境下で、多くのキャリアがフローティングゲート１４に蓄積される。結果として、プログラム状態は、第１記憶状態（例えば、「０」）として考えることができる。
【0004】
不揮発性メモリは、非プログラム状態において、キャリアがフローティングゲートに注入されない。従って、非プログラム状態は、第２記憶状態（例えば、「１」）として考えることができる。
【0005】
言い換えると、第１記憶状態におけるドレイン電流（ｉｄ）及びゲート・ソース電圧（Ｖｇｓ）の特性カーブ（例えば、ｉｄ−Ｖｇｓ特性カーブ）と、第２記憶状態におけるｉｄ−Ｖｇｓ特性カーブとは異なっている。結果として、フローティングゲート・トランジスタの記憶状態は、ｉｄ−Ｖｇｓ特性カーブの変化により実現することができる。
【0006】
しかしながら、プログラム可能デュアルポリ不揮発性メモリのフローティングゲート１４と制御ゲート１２とは別々に製造される必要があるため、プログラム可能デュアルポリ不揮発性メモリの製造工程は、より多くの工程を必要とし、また一般的なＣＭＯＳ製造工程との互換性がない。
【0007】
米国特許第６６７８１９０は、プログラム可能単一ポリ不揮発性メモリについて開示している。図２Ａは、米国特許第６６７８１９０に開示された従来のプログラム可能単一ポリ不揮発性メモリを示す概略断面図である。図２Ｂは、図２Ａの従来のプログラム可能単一ポリ不揮発性メモリを示す概略上面図である。図２Ｃは、図２Ａの従来のプログラム可能単一ポリ不揮発性メモリを示す概略回路図である。
【0008】
図２Ａ〜２Ｃを参照して下さい。プログラム可能単一ポリ不揮発性メモリは、２つの順次接続されたｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタからなる。第１ＰＭＯＳトランジスタは、選択トランジスタとして使用され、第１ＰＭＯＳトランジスタの選択ゲート２４は選択ゲート電圧ＶＳＧに接続されている。第１ソース／ドレイン領域２１は、ソース線電圧ＶＳＬに接続されている。更に、第２ソース／ドレイン領域２２は、第１ＰＭＯＳトランジスタのｐ型ドレイン領域と、第２ＰＭＯＳトランジスタのｐ型ソース領域の組合せとして考えることができる。フローティングゲート２６は、第２ＰＭＯＳトランジスタ上に配置される。第２ＰＭＯＳトランジスタの第３ソース／ドレイン領域２３は、ビット線電圧ＶＢＬに接続されている。更に、これらのＰＭＯＳトランジスタは、Ｎ型ウェル領域（ＮＷ）に形成される。Ｎ型ウェル領域は、Ｎ型ウェル電圧ＶＮＷに接続される。
【0009】
選択ゲート電圧ＶＳＧ、ソース線電圧ＶＳＬ、ビット線電圧ＶＢＬ及びＮ型ウェル電圧ＶＮＷを適切に制御することにより、プログラム可能単一ポリ不揮発性メモリはプログラム状態又は読み込み状態で動作することができる。
【0010】
従来のプログラム可能単一ポリ不揮発性メモリの２つのＰＭＯＳトランジスタは、それぞれゲート２４と２６とを有し、従来のプログラム可能単一ポリ不揮発性メモリの製造工程は、一般的なＣＭＯＳ製造工程と互換性がある。
【0011】
図１及び２で述べられたように、不揮発性メモリはプログラム可能である。不揮発性メモリの電気特性は、フローティングゲートに、多くのホットキャリアを注入するために利用されるのみである。しかしながら、電気特性は、フローティングゲートからキャリアを取り除くために利用できない。即ち、データ消去機能を実現するために、フローティングゲートに蓄えられたキャリアは、不揮発性メモリに紫外（ＵＶ）光を照射することによりフローティングゲートから取り除かれることができる。これらの不揮発性メモリは、ワンタイムプログラム（ＯＴＰ：one time programming）メモリと名付けられている。
【0012】
したがって、複数回プログラム（ＭＴＰ：multi-times programming）メモリ設計のために、消去可能プログラム可能単一ポリ不揮発性メモリを提供する必要がある。
【発明の概要】
【0013】
本発明は、従来技術が直面する障害を取り除くために、消去可能プログラム可能単一ポリ不揮発性メモリを提供する。
【0014】
本発明は、消去可能プログラム可能単一ポリ不揮発性メモリを提供する。本発明の消去可能プログラム可能単一ポリ不揮発性メモリは、基板構造と、選択ゲート、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を有し、前記選択ゲートは、選択ゲート電圧に接続され、前記第１ソース／ドレイン領域はソース線電圧に接続されている第１ＰＭＯＳトランジスタと、前記第２ソース／ドレイン領域、第３ソース／ドレイン領域及びフローティングゲートを有し、前記第３ソース／ドレイン領域は、ビット線電圧に接続され、前記第１ソース／ドレイン領域、前記第２ソース／ドレイン領域、及び前記第３ソース／ドレイン領域はＮ型ウェル領域に形成されている第２ＰＭＯＳトランジスタと、前記フローティングゲートに隣接し、消去線電圧及びＰ型ウェル領域に接続されたｎ型ソース／ドレイン領域を有する消去ゲート領域と、を備え、前記Ｎ型ウェル領域及び前記Ｐ型ウェル領域は、前記基板構造に形成されている。
【0015】
本発明の多くの目的、特徴及び有利な効果は、以下の本発明の実施形態の詳細な記載を、添付図面と併せて、読むことにより容易に明らかになるであろう。しかしながら、ここで用いられた図面は、説明を目的とするものであり、限定としてみなされるべきではない。
【図面の簡単な説明】
【0016】
本発明の上述の目的及び有利な効果は、以下の詳細な説明及び添付図面を検討すると、当業者にとってより容易に明白になるであろう。
【0017】
【図1】（従来技術）従来のプログラム可能デュアルポリ不揮発性メモリを説明するための概略断面図である。
【0018】
【図2A】（従来技術）米国特許第６６７８１９０に開示された従来のプログラム可能単一ポリ不揮発性メモリを示す概略断面図である。
【0019】
【0020】
【0021】
【図3A】本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。
【図3B】本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。
【図3C】本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。
【図3D】本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。
【0022】
【図4】本発明の第１実施形態に適用される、異なる基板構造及びＰ型ウェル領域（ＰＷ）を概略的に示す図である。
【図5】本発明の第１実施形態に適用される、異なる基板構造及びＰ型ウェル領域（ＰＷ）を概略的に示す図である。
【図6】本発明の第１実施形態に適用される、異なる基板構造及びＰ型ウェル領域（ＰＷ）を概略的に示す図である。
【0023】
【図7A】本発明の第２実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。
【図7B】本発明の第２実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。
【図7C】本発明の第２実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示す図である。
【0024】
【図8】本発明の第２実施形態に適用される、異なる基板構造及びＰ型ウェル領域（ＰＷ）を概略的に示す図である。
【図9】本発明の第２実施形態に適用される、異なる基板構造及びＰ型ウェル領域（ＰＷ）を概略的に示す図である。
【0025】
【図10】消去状態における２つの電圧バイアス方法を示す図である。
【発明を実施するための形態】
【0026】
図３Ａ〜３Ｄは、本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示している。図３Ａは、本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを示す概略上面図である。図３Ｂは、図３Ａの消去可能プログラム可能単一ポリ不揮発性メモリを示す第１方向（ａ１−ａ２）に沿った概略断面図である。図３Ｃは、図３Ａの消去可能プログラム可能単一ポリ不揮発性メモリを示す第２方向（ｂ１−ｂ２）に沿った概略断面図である。図３Ｄは、本発明の第１実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを示す概略等価回路図である。
【0027】
図３Ａ及び３Ｂに示されるように、第１実施形態の消去可能プログラム可能単一ポリ不揮発性メモリは、２つの順次接続されたｐ型金属酸化膜半導体（ＰＭＯＳ）を備えている。これらの２つのＰＭＯＳトランジスタは、Ｎ型ウェル領域（ＮＷ）に形成されている。３つのソース／ドレイン領域３１、３２及び３３は、Ｎ型ウェル領域（ＮＷ）に形成されている。加えて、２つのポリシリコンゲート３４及び３６は、３つのソース／ドレイン領域３１、３２及び３３の間の領域上に広がっている。
【0028】
第１ＰＭＯＳトランジスタは、選択トランジスタとして使用され、第１ＰＭＯＳトランジスタのポリシリコンゲート３４（選択ゲートとしても参照される）は、選択ゲート電圧ＶＳＧに接続されている。第１ソース／ドレイン領域３１は、ｐ型ソース領域であり、ソース線電圧ＶＳＬに接続されている。第２ソース／ドレイン領域３２は、ｐ型ドレイン領域であり、第１ＰＭＯＳトランジスタのｐ型ドレイン領域と、第２ＰＭＯＳトランジスタのｐ型ソース領域との結合として考えることができる。ポリシリコンゲート３６（フローティングゲートとしても参照される）は、第２ＰＭＯＳトランジスタ上に配置される。第３ソース／ドレイン領域３３は、第２ＰＭＯＳトランジスタのｐ型ドレイン領域であり、ビット線電圧ＶＢＬに接続されている。更に、Ｎ型ウェル領域（ＮＷ）は、Ｎ型ウェル電圧ＶＮＷに接続されている。
【0029】
一般的に、ソース／ドレイン領域３１、３２及び３３を形成するイオン注入工程の間、フローティングゲート３６及び選択ゲート３４は注入マスク層として使用される。結果として、Ｎ型ウェル領域（ＮＷ）上のフローティングゲート３６と選択ゲート３４は、ｐ型ゲートである。
【0030】
図３Ａ及び３Ｃに示されるように、第１実施形態の消去可能プログラム可能単一ポリ不揮発性メモリは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタ、又はフローティングゲート３６及び消去ゲート領域３５の組合せを備えている。ＮＭＯＳトランジスタはＰ型ウェル領域（ＰＷ）に形成されている。ｎ型ソース／ドレイン領域３８は、Ｐ型ウェル領域（ＰＷ）に形成されている。言い換えると、消去ゲート領域３５はＰ型ウェル領域（ＰＷ）及びｎ型ソース／ドレイン領域３８を含んでいる。
【0031】
図３Ａに示されるように、フローティングゲート３６は、消去ゲート領域３５に延び、消去ゲート領域３５に隣接する。更に、ｎ型ソース／ドレイン領域３８は、ＮＭＯＳトランジスタのｎ型ソース領域及びｎ型ドレイン領域の結合として考えることができ、フローティングゲート３６は、ＮＭＯＳトランジスタのゲートとして考えることができる。ｎ型ソース／ドレイン領域３８は、消去線電圧ＶＥＬに接続される。加えて、Ｐ型ウェル領域（ＰＷ）はＰ型ウェル電圧ＶＰＷに接続されている。図３Ｃに示されるように、一つの分離構造３９は、Ｐ型ウェル領域（ＰＷ）及びＮ型ウェル領域（ＮＷ）の間に形成される。例えば、分離構造３９は、ＳＴＩ（Shallow Trench Isolation）構造である。
【0032】
ｎ型ソース／ドレイン領域３８を形成するイオン注入工程の間、フローティングゲート３６は、注入マスク層として使用される。結果として、消去ゲート領域３５上のフローティングゲート３６は、ｎ型ゲートである。
【0033】
更にまた、本発明の第１実施形態に適用される異なる基板構造及びＰ型ウェル領域（ＰＷ）は、以下に、より詳細に示される。図４に示されるように、基板構造は、Ｐ型基板である。
【0034】
第１実施形態のＮ型ウェル領域（ＮＷ）及びＰ型ウェル領域（ＰＷ）は、Ｐ型基板に形成される。Ｐ型ウェル領域（ＰＷ）は、更に第１ｐ型領域（ｐ１）、２つの第２ｐ型領域（ｐ２）、及び第３ｐ型領域（ｐ３）を備えている。第２ｐ型領域（ｐ２）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。また、第３ｐ型領域（ｐ３）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。
【0035】
加えて、第１ｐ型領域（ｐ１）は、Ｐ型基板の表面下に形成され、ｎ型ソース／ドレイン領域３８に接触され、第３ｐ型領域（ｐ３）は第１ｐ型領域（ｐ１）の下に形成される。更にまた、第１ｐ型領域（ｐ１）及び第３ｐ型領域（ｐ３）は２つの第２ｐ型領域（ｐ２）の間に配置され、第２ｐ型領域（ｐ２）は２つの分離構造３９の下に形成される。
【0036】
本発明の図４によれば、ｎ型ソース／ドレイン領域３８と第１ｐ型領域（ｐ１）の間の接合降伏電圧は増加し、従って消去可能プログラム可能単一ポリ不揮発性メモリの消去効率は改善される。
【0037】
図５に示されるように、基板構造は、深いＮ型ウェル領域（ＤＮＷ）及びＰ型基板を含んでいる。深いＮ型ウェル領域（ＤＮＷ）はＰ型基板に形成され、深いＮ型ウェル領域（ＤＮＷ）は深いＮ型ウェル電圧ＶＤＮＷに接続されている。
【0038】
第１実施形態のＮ型ウェル領域（ＮＷ）及びＰ型ウェル領域（ＰＷ）は、基板構造の深いＮ型ウェル領域（ＤＮＷ）に形成される。Ｐ型ウェル領域（ＰＷ）は、更に第１ｐ型領域（ｐ１）、２つの第２ｐ型領域（ｐ２）、及び第３ｐ型領域（ｐ３）を備えている。第２ｐ型領域（ｐ２）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。また、第３ｐ型領域（ｐ３）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。
【0039】
加えて、第１ｐ型領域（ｐ１）は、Ｐ型基板の表面下に形成され、ｎ型ソース／ドレイン領域３８に接触され、第３ｐ型領域（ｐ３）は第１ｐ型領域（ｐ１）の下に形成される。更にまた、第１ｐ型領域（ｐ１）及び第３ｐ型領域（ｐ３）は２つの第２ｐ型領域（ｐ２）の間に配置され、第２ｐ型領域（ｐ２）は２つの分離構造３９の下に形成される。
【0040】
本発明の図５によれば、ｎ型ソース／ドレイン領域３８と第１ｐ型領域（ｐ１）との間の接合降伏電圧は増加し、従って消去可能プログラム可能単一ポリ不揮発性メモリの消去効率は改善される。更にまた、２つの第２ｐ型領域（ｐ２）は、ｎ型ソース／ドレイン領域３８及びＮ型ウェル領域（ＮＷ）の間の横方向突抜け効果を改善することができ、第３ｐ型領域（ｐ３）は、特に高温環境において、ｎ型ソース／ドレイン領域３８と深いＮ型ウェル領域（ＤＮＷ）との間の縦方向突抜け効果を改善することができる。
【0041】
図６に示されるように、基板構造は、第４ｐ型領域（ｐ４）、ｎ型バリア層（ＮＢＬ： N-type Barrier Layer、即ち第２ｎ型領域）及びＰ型基板を含んでいる。ｎ型バリア層（ＮＢＬ）は、Ｐ型基板に形成され、第４ｐ型領域（ｐ４）は、ｎ型バリア層（ＮＢＬ）上で、ｎ型バリア層（ＮＢＬ）に接して形成される。
【0042】
第１実施形態のＮ型ウェル領域（ＮＷ）及びＰ型ウェル領域（ＰＷ）は、基板構造の第４ｐ型領域（ｐ４）に形成される。Ｐ型ウェル領域（ＰＷ）は、更に第１ｐ型領域（ｐ１）、２つの第２ｐ型領域（ｐ２）、及び第３ｐ型領域（ｐ３）を備えている。第２ｐ型領域（ｐ２）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。また、第３ｐ型領域（ｐ３）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。加えて、第４ｐ型領域（ｐ４）の注入量は、Ｐ型基板での注入量に等しい。若しくは、第４ｐ型領域（ｐ４）の注入量は、第３ｐ型領域（ｐ３）への注入量より高いか同じであり、かつ、第４ｐ型領域（ｐ４）は、第２ｐ型領域（ｐ２）への注入量より低いか同じである。
【0043】
加えて、第１ｐ型領域（ｐ１）は、基板構造の表面下に形成され、ｎ型ソース／ドレイン領域３８に接触され、第３ｐ型領域（ｐ３）は第１ｐ型領域（ｐ１）の下に形成される。更にまた、第１ｐ型領域（ｐ１）及び第３ｐ型領域（ｐ３）は２つの第２ｐ型領域（ｐ２）の間に配置され、第２ｐ型領域（ｐ２）は２つの分離構造３９の下に形成される。
【0044】
本発明の図６によれば、ｎ型ソース／ドレイン領域３８と第１ｐ型領域（ｐ１）との間の接合降伏電圧は増加し、従って、消去可能プログラム可能単一ポリ不揮発性メモリの消去効率は改善される。更にまた、第２ｐ型領域（ｐ２）は、より高い温度におけるｎ型ソース／ドレイン領域３８及びＮ型ウェル領域（ＮＷ）の間の横方向突抜け効果を改善することができ、第３ｐ型領域（ｐ３）は、より高い温度におけるｎ型ソース／ドレイン領域３８とＮ型バリア層（ＮＢＬ）との間の縦方向突抜け効果を改善することができる。また、第１実施形態のＮ型ウェル領域（ＮＷ）は、第４ｐ型領域（ｐ４）及びＰ型ウェル領域（ＰＷ）により、分離されており、従って、独立したバイアス電圧は、フローティングゲート３６とＮ型ウェル領域（ＮＷ）との間の電圧ストレスを減少させることができる。
【0045】
図７Ａ〜７Ｃは、本発明の第２実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを概略的に示している。図７Ａは、本発明の第２実施形態による消去可能プログラム可能単一ポリ不揮発性メモリを示す概略上面図である。図７Ｂは、図７Ａの消去可能プログラム可能単一ポリ不揮発性メモリを示す、第２方向（ｂ１−ｂ２）に沿った概略断面図である。図７Ｃは、本発明の第２実施形態による消去可能プログラム可能単一ポリ不揮発性メモリの概略等価回路図である。消去可能プログラム可能単一ポリ不揮発性メモリの第１方向（ａ１−ａ２）に沿った断面図は、第１実施形態のそれと同様であるため、冗長には示していない。
【0046】
図７Ａに示されるように、第２実施形態の消去可能プログラム可能単一ポリ不揮発性メモリは、２つの順次接続されたｐ型金属酸化膜半導体（ＰＭＯＳ）トランジスタからなる。これらの２つのＰＭＯＳトランジスタは、Ｎ型ウェル領域（ＮＷ）に形成されている。３つのソース／ドレイン領域３１、３２及び３３は、Ｎ型ウェル領域（ＮＷ）に形成される。加えて、２つのポリシリコンゲート３４及び３６は、３つのソース／ドレイン領域３１、３２及び３３の間の領域上に広がっている。
【0047】
第１ＰＭＯＳトランジスタは、選択トランジスタとして使用され、第１ＰＭＯＳトランジスタのポリシリコンゲート３４（選択ゲートとしても参照される）は、選択ゲート電圧ＶＳＧに接続されている。第１ソース／ドレイン領域３１は、ｐ型ソース領域であり、ソース線電圧ＶＳＬに接続されている。第２ソース／ドレイン領域３２は、ｐ型ドレイン領域であり、第１ＰＭＯＳトランジスタのｐ型ドレイン領域と、第２ＰＭＯＳトランジスタのｐ型ソース領域との結合として考えることができる。ポリシリコンゲート３６（フローティングゲートとしても参照される）は、第２ＰＭＯＳトランジスタ上に配置される。第３ソース／ドレイン領域３３は、第２ＰＭＯＳトランジスタのｐ型ドレイン領域であり、ビット線電圧ＶＢＬに接続されている。更に、Ｎ型ウェル領域（ＮＷ）は、Ｎ型ウェル電圧ＶＮＷに接続されている。
【0048】
図７Ａ及び７Ｂに示されるように、第２実施形態の消去可能プログラム可能単一ポリ不揮発性メモリは、Ｐ型ウェル領域（ＰＷ）に形成されたｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタを備えている。ＮＭＯＳトランジスタは、フローティングゲート３６と消去ゲート領域９５との組合せのように捉えることができる。言い換えると、消去ゲート領域９５は、Ｐ型ウェル領域（ＰＷ）、ｎ型ソース／ドレイン領域９２及び二重拡散ドレイン（ＤＤＤ）領域９４（即ち、第１ｎ型領域（ｎ１））を含む。加えて、ｎ型ソース／ドレイン領域９２と二重拡散ドレイン（ＤＤＤ）領域９４は、Ｐ型ウェル領域（ＰＷ）に形成されている。ｎ型ソース／ドレイン領域９２は、二重拡散ドレイン（ＤＤＤ）領域９４に形成されている。加えて、ＤＤＤ領域９４の製造後、ＤＤＤ領域９４の製造における確定したマスクパターンは、消去ゲート領域９５上のゲート酸化物をエッチングするために使用されることができる。即ち、消去ゲート領域９５上のゲート酸化物は、フローティングゲート３６下のゲート酸化物よりも薄い。このように、消去線電圧ＶＥＬは、典型的な消去状態においてより小さくすることができる。
【0049】
図７Ａに示されるように、フローティングゲート３６は、消去ゲート領域９５に延び、消去ゲート領域３５に隣接する。更に、二重拡散ドレイン（ＤＤＤ）領域９４及びｎ型ソース／ドレイン領域９２は、ｎ型ソース領域とｎ型ドレイン領域との組合せとして考えることができる。Ｐ型ウェル領域（ＰＷ）はＰ型ウェル電圧ＶＰＷに接続されている。図７Ｂに示されるように、分離構造３９は、Ｐ型ウェル領域（ＰＷ）とＮ型ウェル領域（ＮＷ）との間に形成される。
【0050】
更にまた、本発明の第２実施形態に適用される異なる基板構造及びＰ型ウェル領域（ＰＷ）は、以下に、より詳細に示される。図８に示されるように、基板構造は、深いＮ型ウェル領域（ＤＮＷ）及びＰ型基板を含んでいる。深いＮ型ウェル領域（ＤＮＷ）はＰ型基板に形成され、深いＮ型ウェル領域（ＤＮＷ）は深いＮ型ウェル電圧ＶＤＮＷに接続される。
【0051】
第２実施形態のＮ型ウェル領域（ＮＷ）及びＰ型ウェル領域（ＰＷ）は基板構造に形成される。更にまた、Ｐ型ウェル領域（ＰＷ）は、更に第１ｐ型領域（ｐ１）、２つの第２ｐ型領域（ｐ２）及び第３ｐ型領域（ｐ３）を備えている。第２ｐ型領域（ｐ２）の注入量は、第１ｐ型領域（ｐ１）の注入量より高いか同じである。また、第３ｐ型領域（ｐ３）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。Ｎ型ウェル領域（ＮＷ）の注入量は、二重拡散ドレイン（ＤＤＤ）領域９４の注入量より高いか同じである。また、第１ｐ型領域（ｐ１）の注入量は、二重拡散ドレイン（ＤＤＤ）領域９４の注入量より高いか同じである。
【0052】
加えて、第１ｐ型領域（ｐ１）は、基板構造の表面下に形成され、二重拡散ドレイン（ＤＤＤ）領域９４に接触され、第３ｐ型領域（ｐ３）は第１ｐ型領域（ｐ１）の下に形成される。更にまた、第２ｐ型領域（ｐ２）は分離構造３９の下に形成され、第１ｐ型領域（ｐ１）及び第３ｐ型領域（ｐ３）に接触される。
【0053】
本発明の図８によれば、二重拡散ドレイン（ＤＤＤ）領域９４（即ち、第１ｎ型領域（ｎ１））と第１ｐ型領域（ｐ１）との間の接合降伏電圧は増加し、従って、消去可能プログラム可能単一ポリ不揮発性メモリの消去効率は改善される。更にまた、第２ｐ型領域（ｐ２）は、より高い温度における二重拡散ドレイン（ＤＤＤ）領域９４及びＮ型ウェル領域（ＮＷ）の間の横方向突抜け効果を改善することができ、第３ｐ型領域（ｐ３）は、より高い温度における二重拡散ドレイン（ＤＤＤ）領域９４及び深いＮ型ウェル領域（ＤＮＷ）との間の縦方向突抜け効果を改善することができる。
【0054】
図９に示されるように、基板構造は、第４ｐ型領域（ｐ４）、ｎ型バリア層（ＮＢＬ、即ち第２ｎ型領域）及びＰ型基板を含んでいる。ｎ型バリア層（ＮＢＬ）は、基板構造に形成され、第４ｐ型領域（ｐ４）は、ｎ型バリア層（ＮＢＬ）に接触されている。
【0055】
第２実施形態のＮ型ウェル領域（ＮＷ）及びＰ型ウェル領域（ＰＷ）は、基板構造に形成されている。更にまた、Ｐ型ウェル領域（ＰＷ）は、第１ｐ型領域（ｐ１）、２つの第２ｐ型領域（ｐ２）及び第３ｐ型領域（ｐ３）を更に備えている。第２ｐ型領域（ｐ２）の注入量は、第１ｐ型領域（ｐ１）の注入量より高いか同じである。また、第３ｐ型領域（ｐ３）の注入量は、第１ｐ型領域（ｐ１）への注入量より高いか同じである。加えて、第４ｐ型領域（ｐ４）の注入量は、Ｐ型基板での注入量に等しい。若しくは、第４ｐ型領域（ｐ４）の注入量は、第３ｐ型領域（ｐ３）への注入量より高いか同じであり、かつ、第４ｐ型領域（ｐ４）は、第２ｐ型領域（ｐ２）への注入量より低いか同じである。
【0056】
加えて、第１ｐ型領域（ｐ１）は、基板構造の表面下に形成され、二重拡散ドレイン（ＤＤＤ）領域９４に接触され、第３ｐ型領域（ｐ３）は第１ｐ型領域（ｐ１）の下に形成される。更にまた、第２ｐ型領域（ｐ２）は分離構造３９の下に形成され、第１ｐ型領域（ｐ１）及び第３ｐ型領域（ｐ３）に接触される。
【0057】
本発明の図９によれば、二重拡散ドレイン（ＤＤＤ）領域９４（即ち、第１ｎ型領域（ｎ１））と第１ｐ型領域（ｐ１）との間の接合降伏電圧は増加し、従って、消去可能プログラム可能単一ポリ不揮発性メモリの消去効率は改善される。更にまた、第２ｐ型領域（ｐ２）は、より高い温度における二重拡散ドレイン（ＤＤＤ）領域９４及びＮ型ウェル領域（ＮＷ）の間の横方向突抜け効果を改善することができ、第３ｐ型領域（ｐ３）は、より高い温度における二重拡散ドレイン（ＤＤＤ）領域９４及びｎ型バリア層（ＤＢＬ）との間の縦方向突抜け効果を改善することができる。また、第１実施形態のＮ型ウェル領域（ＮＷ）は、第４ｐ型領域（ｐ４）及びＰ型ウェル領域（ＰＷ）により、分離されており、従って、独立したバイアス電圧は、フローティングゲート３６とＮ型ウェル領域（ＮＷ）との間の電圧ストレスを減少させることができる。
【0058】
本発明によれば、いつくかのバイアス電圧は、消去状態において、図５及び８に示されるような基板構造の深いＮ型ウェル領域（ＤＮＷ）に形成された第１及び第２実施形態に提供されてもよい。図１０は、消去状態の２つの電圧バイアス方法を示している。図１０に示されるように、消去状態において、方法１が使用されるとき、ソース線電圧ＶＳＬ及びビット線電圧は、０Ｖから正電圧ＶＥＥの範囲であり、Ｎ型ウェル電圧ＶＮＷ及びワード線電圧ＶＷＬ及び深いＮ型ウェル電圧ＶＤＮＷは、正電圧（ＶＥＥ）に等しい。ところが、消去線電圧ＶＥＬ及びＰ型ウェル電圧ＶＰＷは負電圧−Ｖｅｅに等しい。正電圧ＶＥＥは＋６．５Ｖから＋１８Ｖの範囲であり、負電圧−Ｖｅｅは、−６．５Ｖから−１８Ｖの範囲である。このように、記憶キャリアの放出は、ファウラーノルドハイム（ＦＮ：Fowler-Nordhiem）効果を用いて達成される。
【0059】
図１０に示されるように、消去状態において、方法２が使用されるとき、ソース線電圧ＶＳＬはフローティングであり、ビット線電圧は接地電圧（０Ｖ）であり、Ｎ型ウェル電圧ＶＮＷ、ワード線電圧ＶＷＬと深いＮ型ウェル電圧ＶＤＮＷは正電圧（ＶＥＥ）に等しい。ところが、消去線電圧ＶＥＬ及びＰ型ウェル電圧（ＶＰＷ）は、負電圧−Ｖｅｅに等しい。正電圧ＶＥＥは＋６．５Ｖから＋１８Ｖの範囲であり、負電圧−Ｖｅｅは、−６．５Ｖから−１８Ｖの範囲である。このように、記憶キャリアの放出は、帯間ホットホール（ＢＢＨＨ：band-to-band hot hole）、基板ホットホール（ＳＨＨ：Substrate Hot Hole）及びドレインアバランシェホットホール（ＤＡＨＨ：Drain Avalanche Hot Hole）のようなホットホール（ＨＨ：Hot Hole）効果を用いて達成される。
【0060】
上述の通り、本発明の消去可能プログラム可能単一ポリ不揮発性メモリは、ホットキャリアを取り除くための紫外光を用いる欠点を解消することができる。即ち、消去線電圧ＶＥＬを供給することにより、本発明の不揮発性メモリの記憶状態を変更することができる。
【0061】
発明は、現時点で最も実践的で好適な実施形態と考えられるものに関して述べられたが、発明は、開示された実施形態に限られる必要がないことについて理解すべきである。反対に、最も広い解釈に一致する添付の請求項の精神と範囲内に含まれる様々な修正や同様の変更に及ぶことを意図し、そのようなすべての修正や同様の構造を含んでいる。