特許 5691259 半導体装置

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5691259

(24)【登録日】2015年2月13日

(45)【発行日】2015年4月1日

(54)【発明の名称】半導体装置

(51)【国際特許分類】

   H01L 29/78 20060101AFI20150312BHJP

   H01L 29/12 20060101ALI20150312BHJP

   H01L 29/06 20060101ALI20150312BHJP

【ＦＩ】

   H01L29/78 652N

   H01L29/78 653A

   H01L29/78 652T

   H01L29/06 301G

【請求項の数】8

【全頁数】14

(21)【出願番号】特願2010-141744(P2010-141744)

(22)【出願日】2010年6月22日

(65)【公開番号】特開2012-9502(P2012-9502A)

(43)【公開日】2012年1月12日

【審査請求日】2012年11月1日

(73)【特許権者】

【識別番号】000004260

【氏名又は名称】株式会社デンソー

(73)【特許権者】

【識別番号】000003207

【氏名又は名称】トヨタ自動車株式会社

(73)【特許権者】

【識別番号】000003609

【氏名又は名称】株式会社豊田中央研究所

(74)【代理人】

【識別番号】110001128

【氏名又は名称】特許業務法人ゆうあい特許事務所

(72)【発明者】

【氏名】山本 建策

(72)【発明者】

【氏名】鈴木 巨裕

(72)【発明者】

【氏名】高谷 秀史

(72)【発明者】

【氏名】杉本 雅裕

(72)【発明者】

【氏名】森本 淳

(72)【発明者】

【氏名】副島 成雅

(72)【発明者】

【氏名】石川 剛

(72)【発明者】

【氏名】渡辺 行彦

【審査官】 杢 哲次

(56)【参考文献】

【文献】 特開２００２−１６４５４１（ＪＰ，Ａ）

【文献】 特開２００７−２８８００９（ＪＰ，Ａ）

【文献】 特開２００９−０８８３８５（ＪＰ，Ａ）

【文献】 特開平０６−１５１８６７（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｈ０１Ｌ ２９／７８

Ｈ０１Ｌ ２９／０６

Ｈ０１Ｌ ２９／１２

(57)【特許請求の範囲】

【請求項1】

基板（１）と、前記基板（１）の表面に形成された第１導電型のドリフト層（２）と、前記ドリフト層（２）の表面に形成された第２導電型のベース層（３）とを有する半導体基板（４）に対して、半導体素子が備えられるセル領域と該セル領域を囲む外周耐圧構造を構成する外周領域とを形成することで構成される半導体装置であって、
前記ベース層は、前記セル領域から前記外周領域にわたって、底面が同一平面とされており、前記ベース層のうち前記セル領域よりも外側の前記外周領域に位置する部分において前記セル領域の部分と同じ不純物濃度かつ該セル領域の部分よりも厚さが薄くされた電界緩和層（３ａ）を構成しており、前記外周領域には、前記セル領域および前記電界緩和層（３ａ）を囲み、かつ、前記電界緩和層（３ａ）の表面から前記ドリフト層（２）に達する電界終端部（１３）が備えられていることを特徴とする半導体装置。

【請求項2】

前記電界終端部（１３）は、前記電界緩和層（３ａ）の表面から前記ドリフト層（２）に達する溝部（１４）と、前記溝部（１４）内に配置された絶縁部材（１５）によって構成されていることを特徴とする請求項１に記載の半導体装置。

【請求項3】

前記電界終端部（１３）は、前記セル領域および前記電界緩和層（３ａ）を囲むように同心状に配置された複数の前記溝部（１４）と、前記溝部（１４）内に配置された複数の前記絶縁部材（１５）によって構成されていることを特徴とする請求項２に記載の半導体装置。

【請求項4】

前記電界終端部（１３）は、前記電界緩和層（３ａ）の表面から前記ドリフト層（２）に達する第１導電型層（１６）であることを特徴とする請求項１に記載の半導体装置。

【請求項5】

前記外周領域には、前記ベース層（３）を表面から除去した凹部（１２）が形成されることによってメサ構造が構成されており、
前記電界終端部（１３）は、前記凹部（１２）内に形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。

【請求項6】

前記外周領域には、前記ベース層（３）を表面から除去した凹部（１２）が形成されることによってメサ構造が構成されており、
前記電界終端部（１３）は、前記凹部（１２）の外周に形成されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。

【請求項7】

前記凹部（１２）における前記セル領域側の段差部から前記電界終端部（１３）までの距離が１〜１００００μｍとされていることを特徴とする請求項５または６に記載の半導体装置。

【請求項8】

前記ベース層（３）および前記電界緩和層（３ａ）は、不純物濃度が１×１０¹⁶〜２．５×１０¹⁷ｃｍ^-3であることを特徴とする請求項１ないし７のいずれか１つに記載の半導体装置。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は、素子が形成されたセル領域とセル領域を囲む外周耐圧構造が形成された外周領域とを有する半導体装置に関し、特に、トレンチゲート構造の縦型パワーＭＯＳＦＥＴに適用して好適である。

【背景技術】

【0002】

従来、特許文献１や特許文献２において、縦型パワーＭＯＳＦＥＴやダイオードなどの素子が形成されたセル領域の周囲を囲む外周耐圧構造が開示されている。図１３は、特許文献１に示される従来の外周耐圧構造を示した断面図である。

【0003】

この図に示されるように、外周耐圧構造は、ｎ型ドリフト層Ｊ１の表面にｐ型層Ｊ２が形成された半導体基板に対して形成された凹部Ｊ３からなるメサ構造と、メサ構造の側壁及び底面に形成されたｐ型の電界緩和層Ｊ４にて構成されている。メサ構造を構成する凹部Ｊ３は、ｐ型層Ｊ２からｎ型ドリフト層Ｊ１に至る深さで構成されている。電界緩和層Ｊ４は、メサ構造の段差部において、ｐ型層Ｊ２から凹部Ｊ３内におけるｎ型ドリフト層Ｊ１の表面に至る構造とされている。このような電界緩和層を形成することで等電位線が外周領域に向かって緩やかに伸び、電界集中が緩和されるため、耐圧向上を図ることが可能となる。

【先行技術文献】

【特許文献】

【0004】

【特許文献1】特開平１１−７４５２４号公報

【特許文献2】特開２００７−１６５６０４号公報

【発明の概要】

【発明が解決しようとする課題】

【0005】

しかしながら、上記特許文献１、２に開示された外周耐圧構造では、電界緩和層が形成された領域と接する場所に、材質が不連続となる不連続点や、電界緩和層が屈曲した構造となる屈曲部が存在している。例えば、特許文献１の構造の場合、図１３に示した領域Ｒ１においてｎ型半導体とｐ型半導体という材質の不連続点が存在し、領域Ｒ２において電界緩和層の屈曲部が存在している。このため、これらの箇所に電界が集中し、耐圧低下の要因となる可能性がある。

【0006】

本発明は上記点に鑑みて、電界緩和層に接する場所に材質の不連続点が生じることを無くすと共に電界緩和層の屈曲部をなくし、より耐圧向上を図ることが可能な半導体装置を提供することを目的とする。

【課題を解決するための手段】

【0007】

上記目的を達成するため、請求項１に記載の発明では、第２導電型のベース層（３）の底面がセル領域から外周領域にわたって同一平面となるように構成することにより、
ベース層のうちセル領域よりも外側の外周領域に位置する部分においてセル領域の部分と同じ不純物濃度かつ該セル領域の部分よりも厚さが薄くされた電界緩和層（３ａ）を構成し、外周領域に、セル領域および電界緩和層（３ａ）を囲み、かつ、電界緩和層（３ａ）の表面からドリフト層（２）に達する電界終端部（１３）を備えることを特徴としている。

【0008】

このように、底面が平坦なベース層（３）を用いて外周耐圧構造を構成するための電界緩和層（３ａ）を形成している。このため、電界緩和層（３ａ）に屈曲部が無い構造とすることができると共に、電界緩和層（３ａ）が接する半導体がドリフト層（２）しかないため、材質の不連続点が存在しないようにできる。これにより、半導体装置の耐圧をより向上させることが可能となる。

【0009】

例えば、請求項２に記載したように、電界終端部（１３）を、電界緩和層（３ａ）の表面からドリフト層（２）に達する溝部（１４）と、溝部（１４）内に配置された絶縁部材（１５）によって構成することができる。この場合、請求項３に記載したように、電界終端部（１３）を、セル領域および電界緩和層（３ａ）を囲むように同心状に配置された複数の溝部（１４）と、溝部（１４）内に配置された複数の絶縁部材（１５）によって構成することができる。

【0010】

また、請求項４に記載したように、電界終端部（１３）を、電界緩和層（３ａ）の表面からドリフト層（２）に達する第１導電型層（１６）とすることもできる。

【0011】

請求項５に記載したように、外周領域にベース層（３）を表面から除去した凹部（１２）を形成することによってメサ構造を構成し、この凹部（１２）内に電界終端部（１３）を配置することができる。また、請求項６に記載したように、凹部（１２）の外周に電界終端部（１３）を形成しても良い。勿論、メサ構造を構成する凹部（１２）を形成しなくても良い。

【0012】

請求項７に記載の発明では、凹部（１２）におけるセル領域側の段差部から電界終端部（１３）までの距離が１〜１００００μｍとされていることを特徴としている。

【0013】

メサ構造を構成する凹部（１２）の段差部から電界終端部（１３）までの距離は基本的には任意であるが、１μｍ以下とするとマスクずれなどを考慮すると形成が難しく、１００００μｍ以上とするとチップサイズ増大が懸念されることから、１〜１００００μｍにすると好ましい。

【0014】

請求項８に記載の発明では、ベース層（３）および電界緩和層（３ａ）は、不純物濃度が１×１０¹⁶〜２．５×１０¹⁷ｃｍ^-3であることを特徴としている。

【0015】

このように、電界緩和層（３ａ）の不純物濃度を１×１０¹⁶〜２．５×１０¹⁷ｃｍ^-3とすることにより、１２００Ｖ以上の高い耐圧を得ることが可能となる。

【0016】

なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。

【図面の簡単な説明】

【0017】

【図1】本発明の第１実施形態にかかる炭化珪素（以下、ＳｉＣという）半導体装置の断面図である。

【図2】（ａ）は、シミュレーションモデルとして用いた本実施形態にかかるＳｉＣ半導体装置の断面図であり、（ｂ）は、（ａ）に示したモデルのブレークダウン時における等電位線分布を示した図である。

【図3】逆バイアス時のドレイン電圧に対するドレイン電流との関係を示した図である。

【図4】図２（ａ）に示したモデルのうちｐ型ベース３および電界緩和層３ａの不純物濃度を変化させて耐圧との関係を調べた結果を示した図である。

【図5】電界緩和層３ａの厚みと耐圧の関係を調べた結果を示す図である。

【図6】図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。

【図7】図６に続くＳｉＣ半導体装置の製造工程を示した断面図である。

【図8】図７に続くＳｉＣ半導体装置の製造工程を示した断面図である。

【図9】本発明の第２実施形態にかかるＳｉＣ半導体装置の断面図である。

【図10】本発明の第３実施形態にかかるＳｉＣ半導体装置の断面図である。

【図11】本発明の第４実施形態にかかるＳｉＣ半導体装置の断面図である。

【図12】本発明の第５実施形態にかかるＳｉＣ半導体装置の断面図である。

【図13】従来の外周耐圧構造を示した断面図である。

【発明を実施するための形態】

【0018】

以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。

【0019】

（第１実施形態）
本発明の一実施形態について説明する。本実施形態では、セル領域に半導体素子としてｎチャネルタイプの縦型パワーＭＯＳＦＥＴを形成したＳｉＣ半導体装置について説明する。図１は、本実施形態にかかるＳｉＣ半導体装置の断面図である。以下、この図に基づいて本実施形態のＳｉＣ半導体装置の構造について説明する。

【0020】

図１に示すように、ＳｉＣ半導体装置は、縦型パワーＭＯＳＦＥＴが形成されたセル領域と、セル領域を囲む外周耐圧構造が形成された外周領域を備えた構造とされている。図１ではＳｉＣ半導体装置におけるセル領域および外周領域の一部しか図示していないが、ＳｉＣ半導体装置の中央部がセル領域とされ、セル領域を中心として外周領域が配置された構成とされている。

【0021】

ＳｉＣ半導体装置は、例えば１×１０¹⁹ｃｍ^-3以上の不純物濃度とされたｎ⁺型基板（基板）１と、ｎ⁺型基板１よりも低濃度、例えば１×１０¹⁵〜５×１０¹⁶ｃｍ^-3の不純物濃度とされたｎ^-型ドリフト層２と、例えば１×１０¹⁶〜５×１０¹⁸ｃｍ^-3の不純物濃度とされたｐ型ベース層３とを有した半導体基板４を用いて形成されている。これらｎ⁺型基板１、ｎ^-型ドリフト層２およびｐ型ベース層３はすべてワイドギャップ半導体であるＳｉＣによって構成されている。

【0022】

半導体基板４におけるセル領域には、ｎ^-型ドリフト層２よりも高濃度、例えば１×１０¹⁸〜５×１０²⁰ｃｍ^-3の不純物濃度とされたｎ⁺型ソース領域５が備えられている。また、半導体基板４の表面側には、ｎ⁺型ソース領域５およびｐ型ベース層３を貫通してｎ^-型ドリフト層２まで達するトレンチ６が形成されている。このトレンチ６の内壁面を覆うようにゲート絶縁膜７が形成されていると共に、このゲート絶縁膜７の表面にドープトＰｏｌｙ−Ｓｉによって構成されたゲート電極８が備えられている。そして、ゲート電極８を覆うように酸化膜などで構成された層間絶縁膜９が形成され、この層間絶縁膜９の上にソース電極１０が形成されている。ソース電極１０は、層間絶縁膜９に形成されたコンタクトホール９ａを通じてｎ⁺型ソース領域５およびｐ型ベース層３に電気的に接続されている。

【0023】

さらに、セル領域を含めて半導体基板４の裏面側、つまりｎ⁺型基板１のうちｎ^-型ドリフト層２とは反対側の面にドレイン電極１１が形成されている。このような構成により、縦型パワーＭＯＳＦＥＴが構成されている。そして、図１では縦型パワーＭＯＳＦＥＴの１セル分しか図示していないが、図１に示した縦型パワーＭＯＳＦＥＴのセルが複数セル集まってセル領域が構成されている。なお、ゲート電極８は、図１とは別断面において層間絶縁膜９に形成されたコンタクトホールを通じて外部との電気的接続が行えるようになっている。

【0024】

一方、外周領域についても、半導体基板４にはｐ型ベース層３が延設されている。ｐ型ベース層３の底面は、セル領域から外周領域に至るまで平坦（同一平面）とされている。本実施形態では、このｐ型ベース層３のうち外周領域に位置する部分を電界緩和層３ａとして機能させる。

【0025】

また、外周領域には、ｐ型ベース層３を部分的に除去して形成した凹部１２にて構成されるメサ構造が構成されている。このメサ構造を構成する凹部１２は、ｐ型ベース層３よりも浅い深さで形成されている。凹部１２の下方に残されたｐ型ベース層３の厚みは、ｐ型ベース層３の不純物濃度に応じて設定され、例えばｐ型ベース層３の不純物濃度が１×１０¹⁷ｃｍ^-3の場合には０．４μｍ以上の厚みとされる。

【0026】

さらに、メサ構造を構成する凹部１２の底面内、具体的には凹部１２によってｐ型ベース層３に形成されるセル領域側の段差部から１〜１００００μｍ離間した位置に、セル領域および電界緩和層３ａを囲むように電界終端部１３が形成されている。この電界終端部１３によって、電界緩和層３ａが分断されている。

【0027】

本実施形態の場合、電界終端部１３は、ｐ型ベース層３を貫通してｎ^-型ドリフト層２に達する溝部１４と溝部１４内に埋め込まれた絶縁部材１５によって構成されている。ここではセル領域に形成されたゲート絶縁膜７および層間絶縁膜９が外周領域にも延設されており、これらゲート絶縁膜７や層間絶縁膜９の一部によって絶縁部材１５が構成されている。本実施形態の電界終端部１３は、例えば等間隔に複数備えられており、各電界終端部１３がセル領域を同心状に囲む枠状とされている。

【0028】

なお、メサ構造を構成する凹部１２の段差部から電界終端部１３までの距離は基本的には任意であるが、１μｍ以下とするとマスクずれなどを考慮すると形成が難しく、１００００μｍ以上とするとチップサイズ増大が懸念されることから、１〜１００００μｍにすると好ましい。

【0029】

このように、本実施形態のＳｉＣ半導体装置では、ｐ型ベース層３を用いて外周耐圧構造を構成するための電界緩和層３ａを形成している。このため、電界緩和層３ａに屈曲部が無い構造とすることができると共に、電界緩和層３ａが接する半導体がｎ^-型ドリフト層２しかないため、材質の不連続点が存在しないようにできる。これにより、ＳｉＣ半導体装置の耐圧をより向上させることが可能となる。

【0030】

図２および図３は、本実施形態にかかるＳｉＣ半導体装置の耐圧について調べたシミュレーション結果を示したものである。

【0031】

図２（ａ）は、シミュレーションモデルとして用いた本実施形態にかかるＳｉＣ半導体装置の断面図であり、図２（ｂ）は、図２（ａ）に示したモデルのブレークダウン時における等電位線分布を示した図である。このシミュレーションでは、ｎ^-型ドリフト層２の不純物濃度を５×１０¹⁵ｃｍ^-3とし、ｐ型ベース層３および電界緩和層３ａの不純物濃度を１×１０¹⁷ｃｍ^-3としている。なお、図２（ｂ）では等電位線を７０Ｖ間隔で示してある。

【0032】

この図に示されるように、ブレークダウン時の等電位線は偏り無く広い範囲に広がっており、電界終端部１３に至ると終端している。電界緩和層３ａとｎ^-型ドリフト層２とによって形成されるＰＮ接合によって空乏層が形成され、この空乏層によって等電位線が外周領域側に広げられるため、等電位線が外周領域において偏り無く広い範囲に広がるのである。これは、電界が偏り無く発生しており、電界集中が発生していないことを表している。つまり、等電位分布に歪が発生していると、その箇所で電界集中が生じていることになるが、そのような歪がないことから電界集中が発生していないと言える。このシミュレーション結果からも、より耐圧向上が図れていると言うことができる。

【0033】

図３は、逆バイアス時のドレイン電圧に対するドレイン電流との関係を示した図である。この図に示されるように、ドレイン電圧が１９００Ｖとなるまでドレイン電流が発生していない。このように、ドレイン電圧が１９００Ｖという高い値となるまで耐圧を持たせることが可能となる。

【0034】

また、図４は、図２（ａ）に示したモデルのうちｐ型ベース３および電界緩和層３ａの不純物濃度を変化させて耐圧との関係を調べた結果を示した図である。この図に示されるように、ｐ型ベース層３および電界緩和層３ａの不純物濃度に応じて耐圧が変化していることが分かる。そして、ＳｉＣ半導体装置では、例えば１２００Ｖ以上の耐圧を狙って設計が行われており、電界緩和層３ａの不純物濃度が少なくとも１×１０¹⁶ｃｍ^-3以上あれば、耐圧を１２００Ｖ以上とすることができる。

【0035】

ただし、電界緩和層３ａが濃すぎると、耐圧が再び低下する。上述したように、電界緩和層３ａとｎ^-型ドリフト層２とによるＰＮ接合によって空乏層が形成されるために等電位線が図２（ｂ）に示すように広がるのであるが、電界緩和層３ａが濃すぎると、電界緩和層３ａ内に伸びる空乏層の幅が狭くなり過ぎ、逆に耐圧が低下してくるためである。この電界緩和層３ａの不純物濃度の上限値を確認したところ、２．５×１０¹⁷ｃｍ^-3であった。したがって、電界緩和層３ａの不純物濃度を１×１０¹⁶〜２．５×１０¹⁷ｃｍ^-3とすることにより、１２００Ｖ以上の高い耐圧を得ることが可能となる。

【0036】

図５は、電界緩和層３ａの厚みと耐圧の関係を調べた結果を示す図である。このシミュレーションでも、ｐ型ベース層３および電界緩和層３ａの不純物濃度を１×１０¹⁷ｃｍ^-3としている。

【0037】

上記図４に示したように、基本的には電界緩和層３ａの不純物濃度によって耐圧を設計することができるが、電界緩和層３ａの厚みが薄すぎると、所望の耐圧が得られなくなることがある。これは、電界緩和層３ａに含まれる不純物の総量も耐圧に依存しているためと考えられる。このため、図５に示すように、電界緩和層３ａの厚さが薄くなると耐圧が低下していき、例えば、ｐ型ベース層３および電界緩和層３ａの不純物濃度を１×１０¹⁷ｃｍ^-3とした場合には、電界緩和層３ａの厚みが０．４μｍになると耐圧が１２００Ｖとなった。したがって、例えば、ｐ型ベース層３および電界緩和層３ａの不純物濃度を１×１０¹⁷ｃｍ^-3とする場合には、電界緩和層３ａの厚みを０．４μｍ以上に設計することで所望の耐圧を得ることが可能となる。

【0038】

なお、ここでは１２００Ｖ以上の耐圧を得ることを前提として電界緩和層３ａの不純物濃度や厚みについて述べたが、要求される耐圧設計は様々であり、それに応じて電界緩和層３ａの不純物濃度や厚みを設計すればよい。

【0039】

次に、上記のように構成されるＳｉＣ半導体装置の製造方法について説明する。図６〜図８は、図１に示すＳｉＣ半導体装置の製造工程を示した断面図である。

【0040】

〔図６（ａ）に示す工程〕
まず、例えば１×１０¹⁹ｃｍ^-3以上の不純物濃度とされたｎ⁺型基板１の表面上に、例えば１×１０¹⁵〜５×１０¹⁶ｃｍ^-3の不純物濃度とされたｎ^-型ドリフト層２と、例えば１×１０¹⁶〜５×１０¹⁸ｃｍ^-3の不純物濃度とされたｐ型ベース層３とが順に積層された半導体基板４を用意する。ｎ^-型ドリフト層２およびｐ型ベース層３は、例えばｎ⁺型基板１の表面へのエピタキシャル成長によって形成することができる。また、半導体基板４の裏面にドレイン電極１１を形成しておく。

【0041】

〔図６（ｂ）に示す工程〕
ｐ型ベース層３の表面にＬＴＯ（Low temperature Oxidation）等で構成された図示しないマスクを配置したのち、フォトリソグラフィ工程によってマスクのうちメサ構造を構成するための凹部１２の形成予定領域を開口させる。そして、マスク上からＲＩＥ（Reactive Ion Etching）等によるエッチングを行い、凹部１２を形成する。この後、マスクを除去する。

【0042】

〔図７（ａ）に示す工程〕
再びＬＴＯ等で構成された図示しないマスクを配置したのち、フォトリソグラフィ工程によってマスクのうち電界終端部１３の形成予定領域を開口させる。そして、マスク上からＲＩＥ等によるエッチングを行い、凹部１２内に溝部１４を形成する。この後、マスクを除去する。

【0043】

〔図７（ｂ）に示す工程〕
さらに、ｎ⁺型ソース領域５の形成予定領域が開口したイオン注入用のマスクを配置したのち、例えば窒素等のｎ型不純物のイオン注入および活性化熱処理を行うことにより、セル領域におけるｐ型ベース層３の表層部の所定領域にｎ⁺型ソース領域５を形成する。そして、マスクを除去したのち、今度はトレンチ６の形成予定領域が開口するマスクを配置し、そのマスクを用いたエッチングを行うことにより、トレンチ６を形成する。その後、マスクを除去し、ゲート酸化等により、ゲート絶縁膜７を形成する。このとき、セル領域だけでなく外周領域も絶縁膜が形成されることになり、溝部１４内に絶縁部材１５の一部が形成される。

【0044】

〔図８（ａ）に示す工程〕
セル領域および外周領域全域にドープトＰｏｌｙ−Ｓｉを成膜したのち、エッチバックもしくは所望マスクを用いてパターニングすることで、ゲート電極８を形成する。続いて、セル領域および外周領域全域にＬＴＯ等の層間絶縁膜９をデポジションする。これにより、溝部１４内が完全に埋め込まれる。したがって、絶縁部材１５も構成され、電界終端部１３が形成される。

【0045】

〔図８（ｂ）に示す工程〕
層間絶縁膜９の表面にコンタクトホール９ａ等の形成予定領域が開口するマスクを配置したのち、このマスクを用いて層間絶縁膜９をパターニングし、コンタクトホール９ａ等を形成する。

【0046】

その後、層間絶縁膜９の表面にソース電極１０を形成する。これにより、コンタクトホール９ａ内にもソース電極１０が埋め込まれ、ソース電極１０がｎ⁺型ソース領域５およびｐ型ベース層３と電気的に接続される。これにより、本実施形態にかかるＳｉＣ半導体装置を形成することができる。

【0047】

以上説明したように、本実施形態のＳｉＣ半導体装置によれば、ｐ型ベース層３を用いて外周耐圧構造を構成するための電界緩和層３ａを形成している。このため、電界緩和層３ａに屈曲部が無い構造とすることができると共に、電界緩和層３ａが接する半導体がｎ^-型ドリフト層２しかないため、材質の不連続点が存在しないようにできる。これにより、ＳｉＣ半導体装置の耐圧をより向上させることが可能となる。

【0048】

（第２実施形態）
本発明の第２実施形態について説明する。本実施形態は、第１実施形態に対して電界終端部１３の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0049】

図９は、本実施形態にかかるＳｉＣ半導体装置の断面図である。この図に示されるように、本実施形態では、溝部１４および絶縁部材１５が１つのみ備えられた構造となっている。つまり、１つの枠状の溝部１４および絶縁部材１５によって電界終端部１３を構成している。このように、電界終端部１３を構成する溝部１４および絶縁部材１５は一本だけでも良く、複数本備えられていなくても良い。

【0050】

なお、このような構造のＳｉＣ半導体装置の製造方法は第１実施形態とほぼ同様であり、上述した図７（ａ）の工程の際の溝部１４の形成時、マスクパターンを変更して溝部１４が１つのみ形成されるようにする点のみ変更すれば良い。

【0051】

（第３実施形態）
本発明の第３実施形態について説明する。本実施形態も、第１実施形態に対して電界終端部１３の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0052】

図１０は、本実施形態にかかるＳｉＣ半導体装置の断面構成を示した図である。この図に示されるように、本実施形態では、電界終端部１３を第１実施形態のような溝部１４および絶縁部材１５によって構成するのではなく、ｎ⁺型層１６によって構成している。ｎ⁺型層１６は、例えば、メサ構造を構成する凹部１２を形成したのち、ｎ型不純物をイオン注入し、さらにこれを活性化熱処理することで形成される。

【0053】

このように、電界緩和層３ａと導電型が異なるｎ⁺型層１６によって電界終端部１３を構成しても良い。

【0054】

なお、このような構造のＳｉＣ半導体装置の製造方法も第１実施形態とほぼ同様であるが、溝部１４の形成工程に代えて、ｎ⁺型層１６の形成工程を行う点を変更する必要がある。ｎ⁺型層１６の形成工程については、凹部１２を形成した後に、ｎ⁺型層１６の形成予定領域が開口するマスクを用いたｎ型不純物のイオン注入および活性化熱処理工程を行えば済むが、ｎ⁺型ソース領域５の形成工程と同時に行うことで、製造工程の簡略化を図ることが可能となる。

【0055】

（第４実施形態）
本発明の第４実施形態について説明する。本実施形態は、第１実施形態に対して電界終端部１３の構成を変更したものであり、その他に関しては第１実施形態と同様であるため、第１実施形態と異なる部分についてのみ説明する。

【0056】

図１１は、本実施形態にかかるＳｉＣ半導体装置の断面構成を示した図である。この図に示されるように、本実施形態では、メサ構造を構成する凹部１２が外周領域全域ではなく、外周領域の最外周に至る前までとし、凹部１２よりもさらに外周側に電界終端部１３が配置される構造としている。

【0057】

このように、電界終端部１３がメサ構造を構成する凹部１２の外側に配置されていても構わない。

【0058】

このような構造のＳｉＣ半導体装置の製造方法も第１実施形態とほぼ同様であるが、溝部１４の形成工程が第１実施形態と異なっている。すなわち、第１実施形態では、メサ構造を構成する凹部１２を形成した次の工程で溝部１４を形成したが、溝部１４の形成工程をトレンチ６の形成工程と同時に行うようにし、ゲート絶縁膜７の形成工程や層間絶縁膜９の形成工程の際に、溝部１４内にこれら絶縁膜が配置されるようにすればよい。なお、ゲート電極８を形成する際のドープトＰｏｌｙ−Ｓｉを成膜したときに、溝部１４内がドープトＰｏｌｙ−Ｓｉで埋め込まれることになるが、ドープトＰｏｌｙ−Ｓｉをパターニングする際に溝部１４内のドープトＰｏｌｙ−Ｓｉが除去されるようにしている。

【0059】

（第５実施形態）
本発明の第５実施形態について説明する。本実施形態は、第４実施形態に対して電界終端部１３の構成を変更したものであり、その他に関しては第４実施形態と同様であるため、第４実施形態と異なる部分についてのみ説明する。

【0060】

図１２は、本実施形態にかかるＳｉＣ半導体装置の断面構成を示した図である。この図に本実施形態では、メサ構造を構成する凹部１２の外側に配置された溝部１４内がセル領域のトレンチゲートと同じ構造とされている。つまり、溝部１４内をゲート絶縁膜７とポリシリコン１７によって埋め込んだ構造としている。

【0061】

このように、電界終端部１３がメサ構造を構成する凹部１２の外周に配置されるようにしつつ、電界終端部１３をセル領域に備えられるトレンチゲートと同じ構造とすることも可能である。

【0062】

なお、このような構造のＳｉＣ半導体装置の製造方法は第４実施形態とほぼ同様である。ただし、第４実施形態では、ゲート電極８を形成する際に溝部１４内に形成されるドープトＰｏｌｙ−Ｓｉを除去してしまっているが、これを除去せずに残すようにすれば良い。

【0063】

（他の実施形態）
上記各実施形態では、セル領域に備えられる半導体素子として縦型パワーＭＯＳＦＥＴを例に挙げて説明したが、ｐ型ベース領域３が備えられる構造のものであれば、他の構造の半導体素子であっても良い。例えば、ｎ⁺型基板１の導電型をｐ型に反転させたＩＧＢＴや、ｐ型ベース領域３をアノード、ｎ^-型ドリフト層２およびｎ⁺型基板１をカソードとするＰＮダイオード等に関しても、本発明を適用することができる。

【0064】

また、上記各実施形態では、メサ構造を構成する凹部１２を形成したが、凹部１２を形成しない構造の半導体装置とすることもできる。

【0065】

また、上記各実施形態では、第１導電型がｎ型、第２導電型がｐ型となるＳｉＣ半導体装置について説明したが、各構成要素の導電型が反転させたＳｉＣ半導体装置に対しても、本発明を適用することができる。

【0066】

また、上記各実施形態では半導体装置の一例としてワイドバンドギャップ半導体であるＳｉＣを例に挙げて説明したが、他の半導体に適用することもできる。特に、高耐圧が期待できるワイドバンドギャップ半導体に適用すると好ましく、例えばＧａＮやダイヤモンド等に対しても本発明を適用することができる。

【符号の説明】

【0067】

１ ｎ⁺型基板
２ ｎ^-型ドリフト層
３ ｐ型ベース層
３ａ 電界緩和層
４ 半導体基板
５ ｎ⁺型ソース領域
６ トレンチ
７ ゲート絶縁膜
８ ゲート電極
９ 層間絶縁膜
９ａ コンタクトホール
１０ ソース電極
１１ ドレイン電極
１２ 凹部
１３ 電界終端部
１４ 溝部
１５ 絶縁部材
１６ ｎ⁺型層
１７ ドープトＰｏｌｙ−Ｓｉ

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】

【図13】