特許 5691758 液晶表示装置及びその駆動方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5691758

(24)【登録日】2015年2月13日

(45)【発行日】2015年4月1日

(54)【発明の名称】液晶表示装置及びその駆動方法

(51)【国際特許分類】

   G09G 3/36 20060101AFI20150312BHJP

   G09G 3/20 20060101ALI20150312BHJP

   G02F 1/133 20060101ALI20150312BHJP

【ＦＩ】

   G09G3/36

   G09G3/20 624B

   G09G3/20 621B

   G09G3/20 623C

   G09G3/20 624C

   G09G3/20 611H

   G09G3/20 642A

   G09G3/20 611E

   G02F1/133 550

   G02F1/133 525

   G09G3/20 680C

【請求項の数】2

【全頁数】20

(21)【出願番号】特願2011-84229(P2011-84229)

(22)【出願日】2011年4月6日

(65)【公開番号】特開2012-220594(P2012-220594A)

(43)【公開日】2012年11月12日

【審査請求日】2013年10月1日

(73)【特許権者】

【識別番号】308036402

【氏名又は名称】株式会社ＪＶＣケンウッド

(74)【代理人】

【識別番号】100085235

【弁理士】

【氏名又は名称】松浦 兼行

(72)【発明者】

【氏名】樋口 潤

【審査官】 山崎 仁之

(56)【参考文献】

【文献】 特開２０１１−０３９３１０（ＪＰ，Ａ）

【文献】 特開２００５−１５７０１３（ＪＰ，Ａ）

【文献】 特開２０１０−２８１９８１（ＪＰ，Ａ）

【文献】 特開２０１０−２３１１７９（ＪＰ，Ａ）

【文献】 特開２００９−２２３２８９（ＪＰ，Ａ）

【文献】 特開２０１２−１４５７７０（ＪＰ，Ａ）

【文献】 特開２００８−２５０１１８（ＪＰ，Ａ）

【文献】 特開２００３−３０２９４２（ＪＰ，Ａ）

【文献】 特開平０２−１７０７８４（ＪＰ，Ａ）

【文献】 特開平１０−１７７３７１（ＪＰ，Ａ）

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０９Ｇ ３／３６

Ｇ０２Ｆ １／１３３

Ｇ０９Ｇ ３／２０

(57)【特許請求の範囲】

【請求項1】

２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち他方のデータ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
前記第１の保持容量と前記画素電極との間に接続された第１のソースフォロワ・バッファ回路及び第１のスイッチングトランジスタと、前記第２の保持容量と前記画素電極との間に接続された第２のソースフォロワ・バッファ回路及び第２のスイッチングトランジスタとからなり、前記第１及び第２のスイッチングトランジスタを垂直走査周期よりも短い所定の周期で交互にオンに制御し、前記第１のスイッチングトランジスタのオン期間に前記第１の保持容量の第１の保持電圧を前記第１のソースフォロワ・バッファ回路を通して前記画素電極に印加し、前記第２のスイッチングトランジスタのオン期間に前記第２の保持容量の第２の保持電圧を前記第２のソースフォロワ・バッファ回路を通して前記画素電極に印加する保持電圧読み出し手段と
を備え、
入力デジタルデータの画素値と、画素の最小階調値から最大階調値まで単調的に水平走査周期で階調を示す値が変化する基準階調データとを比較して前記画素値と前記基準階調データの値とが一致した時点における、前記基準階調データと同期して水平走査周期内で最小階調値を示す最小レベルから最大階調値を示す最大レベルまでレベルが単調的に増加する周期性信号である正極性ランプ信号の電圧を前記正極性デジタル-アナログ変換電圧として前記一方のデータ線に供給すると同時に、前記基準階調データと同期して水平走査周期内で最小階調値を示す最大レベルから最大階調値を示す最小レベルまでレベルが単調的に減少する周期性信号である負極性ランプ信号の電圧を前記負極性デジタル-アナログ変換電圧として前記他方のデータ線に供給するデータ入力手段と、
表示すべきデジタルデータと同一のデータ値の正常状態のデータと、前記表示すべきデジタルデータのデータ値を反転させた反転状態のデータとを、前記正極性ランプ信号及び前記負極性ランプ信号に同期して、Ｎ水平走査周期単位（Ｎは１以上の自然数）で交互に切り替え、かつ、前記正常状態のデータ及び前記反転状態のデータの切り替え順序を１フレーム単位で交互に切り替えて前記入力デジタルデータとして前記データ入力手段に入力する入力データ処理手段と、
前記正常状態のデータの画素値に対応した前記正極性ランプ信号及び前記負極性ランプ信号が前記第１及び第２の保持容量に保持された画素の、前記保持電圧読み出し手段による読み出し時には、前記第１の保持電圧の前記画素電極への印加時に第１の電位の第１の共通電極電圧を前記共通電極に印加し、かつ、前記第２の保持電圧の前記画素電極への印加時に前記第１の電位よりも高電位である所定の第２の電位の第２の共通電極電圧を前記共通電極に印加し、前記反転状態のデータの画素値に対応した前記正極性ランプ信号及び前記負極性ランプ信号が前記第１及び第２の保持容量に保持された画素の、前記保持電圧読み出し手段による読み出し時には、前記第１の保持電圧の前記画素電極への印加時に前記第２の電位に等しい第３の電位の第３の共通電極電圧を前記共通電極に印加し、かつ、前記第２の保持電圧の前記画素電極への印加時に前記第１の電位に等しい低電位の第４の電位の第４の共通電極電圧を前記共通電極に印加する共通電極電圧入力手段と、
を有することを特徴とする液晶表示装置。

【請求項2】

２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち他方のデータ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
前記第１の保持容量と前記画素電極との間に接続された第１のソースフォロワ・バッファ回路及び第１のスイッチングトランジスタと、前記第２の保持容量と前記画素電極との間に接続された第２のソースフォロワ・バッファ回路及び第２のスイッチングトランジスタとからなり、前記第１及び第２のスイッチングトランジスタを垂直走査周期よりも短い所定の周期で交互にオンに制御し、前記第１のスイッチングトランジスタのオン期間に前記第１の保持容量の第１の保持電圧を前記第１のソースフォロワ・バッファ回路を通して前記画素電極に印加し、前記第２のスイッチングトランジスタのオン期間に前記第２の保持容量の第２の保持電圧を前記第２のソースフォロワ・バッファ回路を通して前記画素電極に印加する保持電圧読み出し手段と
を備える液晶表示装置に対して、
表示すべきデジタルデータと同一のデータ値の正常状態のデータと、前記表示すべきデジタルデータのデータ値を反転させた反転状態のデータとを、前記正極性ランプ信号及び前記負極性ランプ信号に同期して、Ｎ水平走査周期単位（Ｎは１以上の自然数）で交互に切り替え、かつ、前記正常状態のデータ及び前記反転状態のデータの切り替え順序を１フレーム単位で交互に切り替えて前記入力デジタルデータとして出力する入力データ処理ステップと、
前記入力データ処理ステップで出力された前記入力デジタルデータの画素値と、画素の最小階調値から最大階調値まで単調的に水平走査周期で階調を示す値が変化する基準階調データとを比較して前記画素値と前記基準階調データの値とが一致した時点における、前記基準階調データと同期して水平走査周期内で最小階調値を示す最小レベルから最大階調値を示す最大レベルまでレベルが単調的に増加する周期性信号である正極性ランプ信号の電圧を前記正極性デジタル-アナログ変換電圧として前記一方のデータ線に供給すると同時に、前記基準階調データと同期して水平走査周期内で最小階調値を示す最大レベルから最大階調値を示す最小レベルまでレベルが単調的に減少する周期性信号である負極性ランプ信号の電圧を前記負極性デジタル-アナログ変換電圧として前記他方のデータ線に供給するデータ入力ステップと、
前記正常状態のデータの画素値に対応した前記正極性ランプ信号及び前記負極性ランプ信号が前記第１及び第２の保持容量に保持された画素の、前記保持電圧読み出し手段による読み出し時には、前記第１の保持電圧の前記画素電極への印加時に第１の電位の第１の共通電極電圧を前記共通電極に印加し、かつ、前記第２の保持電圧の前記画素電極への印加時に前記第１の電位よりも高電位である所定の第２の電位の第２の共通電極電圧を前記共通電極に印加する第１の共通電極電圧入力ステップと、
前記反転状態のデータの画素値に対応した前記正極性ランプ信号及び前記負極性ランプ信号が前記第１及び第２の保持容量に保持された画素の、前記保持電圧読み出し手段による読み出し時には、前記第１の保持電圧の前記画素電極への印加時に前記第２の電位に等しい第３の電位の第３の共通電極電圧を前記共通電極に印加し、かつ、前記第２の保持電圧の前記画素電極への印加時に前記第１の電位に等しい低電位の第４の電位の第４の共通電極電圧を前記共通電極に印加する第２の共通電極電圧入力ステップと、
を含むことを特徴とする液晶表示装置の駆動方法。

【発明の詳細な説明】

【技術分野】

【0001】

本発明は液晶表示装置及びその駆動方法に係り、特にデジタル映像信号をランプ信号などを使ってデジタル−アナログ変換（以下、ＤＡ変換）して得たアナログ電圧で液晶表示素子を駆動する反射型液晶プロジェクタ装置等に用いる液晶表示装置及びその駆動方法に関する。

【背景技術】

【0002】

近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ(Liquid Crystal on Silicon)型液晶表示装置が多く用いられている。このＬＣＯＳ等の液晶表示装置の表示方式には、従来ＣＭＯＳ(Complementary Metal Oxide Semiconductor)等の半導体素子へアナログ映像信号を入力し、その信号を画素毎の液晶表示素子の画素電極にそのまま保持して、液晶の配向を変える方式や、デジタル信号によりパルス幅変調（ＰＷＭ；Pulse Width Modulation)した映像信号を液晶表示素子の画素電極に印加して液晶の配向を時間的に切り替えて駆動する方式などがあった。その中でアナログ信号を画素電極へ直接印加する方式は液晶の焼き付き等を起こし易いという問題がある。

【0003】

その問題を解決するため、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素を配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。

【0004】

この液晶表示装置では、図９に示すように、デジタルデータ値“００”（黒レベル）からデジタルデータ値“ＦＦ”（白レベル）まで１水平走査期間（１Ｈ）周期で単調的に増加する正極性ランプ信号ＲＡＭＰ1+と、デジタルデータ値“００”（黒レベル）からデジタルデータ値“ＦＦ”（白レベル）まで１水平走査期間（１Ｈ）周期で単調的に減少する負極性ランプ信号ＲＡＭＰ1-とを１ラインの画素数に対応した組数の各ビデオスイッチに共通に同時に供給する。ここで、各組のビデオスイッチは、正極性ランプ信号ＲＡＭＰ1+が供給される正極性用ビデオスイッチと、負極性ランプ信号ＲＡＭＰ1-が供給される負極性用ビデオスイッチとからなる。

【0005】

そして、すべての組のビデオスイッチを水平走査期間開始毎に同時にオンにした後、ランプ信号ＲＡＭＰ1+及びＲＡＭＰ1-に同期したクロックをカウンタによりカウントして得た階調を示すカウンタ値とデジタル映像信号の画素値とを１ラインの画素単位で比較するコンパレータから、両者が一致した時に一致パルスを出力して、その画素に対応して設けられた一組のビデオスイッチを同時にオフとし、このときのランプ信号ＲＡＭＰ1+、ＲＡＭＰ1-の各電圧をサンプリングし、オフとされた一組のビデオスイッチに一組のデータ線を介して接続された画素内の正極性用保持容量と負極性用保持容量とに供給し、デジタル映像信号をアナログ映像信号へ変換した信号電圧のサンプリング保持が行われる。

【0006】

そして、正極性用保持容量にサンプリング保持された正極性映像信号の画素値に対応したランプ信号ＲＡＭＰ1+の電圧と、負極性用保持容量にサンプリング保持された負極性映像信号の画素値に対応したランプ信号ＲＡＭＰ1-の電圧とは、垂直走査周期よりも短い所定の周期で交互に切り替えられて液晶表示素子の画素電極に印加される。液晶表示素子は、互いに対向して設けられた画素電極と共通電極との間に液晶層が挟持された公知の構造である。ここで、正極性用保持容量にサンプリング保持されたランプ信号ＲＡＭＰ1+の電圧が画素電極に印加されるときには、共通電極には図９にＶcom1+で示すレベルの共通電極電圧が印加され、負極性用保持容量にサンプリング保持されたランプ信号ＲＡＭＰ1-の電圧が画素電極に印加されるときには、共通電極には図９にＶcom1-で示すレベルの共通電極電圧が印加される。

【0007】

従って、液晶層に印加される電圧は、画素電極の印加電圧と共通電極電圧との差電圧となるから、正極性用保持容量にサンプリング保持されたランプ信号ＲＡＭＰ1+の電圧が画素電極に印加されるときには、図９にＶp1で示す電圧となり、負極性用保持容量にサンプリング保持されたランプ信号ＲＡＭＰ1-の電圧が画素電極に印加されるときには、図９にＶm1で示す電圧となる。従って、液晶層に印加される電圧は、画素電極にランプ信号ＲＡＭＰ1+の電圧が印加されるときと、ランプ信号ＲＡＭＰ1-の電圧が印加されるときとでは電圧の印加方向は逆になるが、同じ画素値の場合同じ値の電圧が液晶層に印加されることとなり、これを高速に切り替えることで、同じデータの場合表示される明るさは変わらないが、画素電極及び共通電極に印加される電圧が逆極性になるため、焼き付きを発生させにくい状態にできる。

【0008】

この液晶表示装置は、画素電極に印加する電圧を正極性用保持容量と負極性用保持容量とに１フレーム期間それぞれ保持しておくことができるので、液晶表示素子の交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。これにより、この液晶表示装置によれば、交流駆動周波数を垂直走査周波数よりも極めて高く設定でき、それにより従来に比べて焼き付きを防止でき、信頼性や安定性、シミなどの表示品位低下を防止でき、更にデジタルのＰＷＭ方式より階調を正しく表現できるなどの特長が得られる。

【先行技術文献】

【特許文献】

【0009】

【特許文献1】特開２００９−２２３２８９号公報

【発明の概要】

【発明が解決しようとする課題】

【0010】

しかしながら、上記の液晶表示装置では、各画素が、正極性用と負極性用の計２つの保持容量に別々に保持された２つのランプ信号電圧を、２つのソースフォロワ回路を別々に通して出力し、それをスイッチングトランジスタにより交互に選択して画素電極に印加する回路構成であるため、各画素毎にソースフォロワ回路のトランジスタの閾値電圧Ｖthのばらつきが発生し、それが問題となる。

【0011】

すなわち、正極性用保持容量にサンプリング保持されたランプ信号ＲＡＭＰ1+の電圧が図９にＶp1で示す電圧であるが、正極性側のソースフォロワ回路内のトランジスタのＶthが平均値より高い場合、図９に示すようにその誤差分のVlv1だけ高い電圧となって画素電極に印加されることとなる。この場合は、正しい明るさよりも明るい画素状態となる。

【0012】

一方、負極性用保持容量にサンプリング保持されたランプ信号ＲＡＭＰ1-の電圧が図９にＶm1で示す電圧であるが、負極性側のソースフォロワ回路内のトランジスタのＶthが平均値より高い場合、図９に示すようにその誤差分のVlv2だけ高い電圧となって画素電極に印加されることとなる。この場合は、正しい明るさよりも暗い画素状態となる。このように、各画素内の正極性側のソースフォロワ回路のトランジスタのＶthと、負極性側のソースフォロワ回路のトランジスタのＶthとが正規の値よりもずれた誤差があると、正しい明るさからずれた状態を表示することになる。

【0013】

この正極性画素電極電圧と負極性画素電極電圧とを、例えば２ｋＨｚ周期で切り替えると、それらの画素電極印加時の液晶表示素子の明るさを平均することになり、上記のＶthばらつきにより、正極性画素電極電圧と負極性画素電極電圧との平均との差によって、明るい固定パターンノイズ（ＦＰＮ）や暗いＦＰＮが発生する。

【0014】

ここで、図９に示した正極性画素電極電圧印加時の液晶表示素子の明るさＸpは次式で表わされる。

【0015】

Ｘp＝ｆp×（Ｖp1＋Ｖlv1） （１）
ただし、（１）式中、ｆpは電圧印加時の表示明るさを計算する関数、Ｖp1は画素内の正極性用保持容量の入力電圧、Ｖlv1は画素の正極性側ソースフォロワ回路のばらつき電圧である。また、図９に示した負極性画素電極電圧印加時の液晶表示素子の明るさＸmは次式で表わされる。

【0016】

Ｘm＝ｆm×（Ｖm1−Ｖlv2） （２）
ただし、（２）式中、ｆmは電圧印加時の表示明るさを計算する関数、Ｖm1は画素内の負極性用保持容量の入力電圧、Ｖlv2は画素の負極性側ソースフォロワ回路のばらつき電圧である。観察者が見る明るさは、上記の明るさＸpとＸmとの平均となり、ざらつき感を与えてしまう。

【0017】

また、上記の液晶表示装置は、画素回路の使用デバイス数が多いので、輝点、黒点などの不良画素が発生し易いという問題もある。

【0018】

更に、上記の液晶表示装置では、正極性用保持容量にサンプリング保持されたランプ信号ＲＡＭＰ1+の電圧と、負極性用保持容量にサンプリング保持されたランプ信号ＲＡＭＰ1-の電圧とを垂直走査周期よりも短い所定の周期で交互に画素電極に印加すると共に、２つのレベルの共通電極電圧を上記２つの保持電圧の切り替えに同期して交互に切り替える構成であるため、同じ画素値の場合は、前述したように画素電極への電圧の印加方向は逆になるが、液晶層にかかる電圧は同じとなり、表示される明るさは変わらない。しかし、パネル駆動用ドライバ回路の部品のばらつきや、入出力特性が非線形であると、ランプ信号ＲＡＭＰ1+とランプ信号ＲＡＭＰ1-との間にずれが生じ非対称となるため、表示画像にフリッカーが発生する。

【0019】

本発明は以上の点に鑑みなされたもので、画素のばらつきを抑圧することで、表示画像中のＦＰＮを低減し、表示品質を向上でき、また輝点、黒点などもある程度抑圧でき、更にフリッカーの発生を抑圧し得る液晶表示装置及びその駆動方法を提供することを目的とする。

【課題を解決するための手段】

【0020】

上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の２本のデータ線のうち一方のデータ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の保持容量と画素電極との間に接続された第１のソースフォロワ・バッファ回路及び第１のスイッチングトランジスタと、第２の保持容量と画素電極との間に接続された第２のソースフォロワ・バッファ回路及び第２のスイッチングトランジスタとからなり、第１及び第２のスイッチングトランジスタを垂直走査周期よりも短い所定の周期で交互にオンに制御し、第１のスイッチングトランジスタのオン期間に第１の保持容量の第１の保持電圧を第１のソースフォロワ・バッファ回路を通して画素電極に印加し、第２のスイッチングトランジスタのオン期間に第２の保持容量の第２の保持電圧を第２のソースフォロワ・バッファ回路を通して画素電極に印加する保持電圧読み出し手段とを備え、
入力デジタルデータの画素値と、画素の最小階調値から最大階調値まで単調的に水平走査周期で階調を示す値が変化する基準階調データとを比較して画素値と基準階調データの値とが一致した時点における、基準階調データと同期して水平走査周期内で最小階調値を示す最小レベルから最大階調値を示す最大レベルまでレベルが単調的に増加する周期性信号である正極性ランプ信号の電圧を正極性デジタル-アナログ変換電圧として一方のデータ線に供給すると同時に、基準階調データと同期して水平走査周期内で最小階調値を示す最大レベルから最大階調値を示す最小レベルまでレベルが単調的に減少する周期性信号である負極性ランプ信号の電圧を負極性デジタル-アナログ変換電圧として他方のデータ線に供給するデータ入力手段と、表示すべきデジタルデータと同一のデータ値の正常状態のデータと、表示すべきデジタルデータのデータ値を反転させた反転状態のデータとを、正極性ランプ信号及び負極性ランプ信号に同期して、Ｎ水平走査周期単位（Ｎは１以上の自然数）で交互に切り替え、かつ、正常状態のデータ及び反転状態のデータの切り替え順序を１フレーム単位で交互に切り替えて入力デジタルデータとしてデータ入力手段に入力する入力データ処理手段と、正常状態のデータの画素値に対応した正極性ランプ信号及び負極性ランプ信号が第１及び第２の保持容量に保持された画素の、保持電圧読み出し手段による読み出し時には、第１の保持電圧の画素電極への印加時に第１の電位の第１の共通電極電圧を共通電極に印加し、かつ、第２の保持電圧の画素電極への印加時に第１の電位よりも高電位である所定の第２の電位の第２の共通電極電圧を共通電極に印加し、反転状態のデータの画素値に対応した正極性ランプ信号及び負極性ランプ信号が第１及び第２の保持容量に保持された画素の、保持電圧読み出し手段による読み出し時には、第１の保持電圧の画素電極への印加時に第２の電位に等しい第３の電位の第３の共通電極電圧を共通電極に印加し、かつ、第２の保持電圧の画素電極への印加時に第１の電位に等しい低電位の第４の電位の第４の共通電極電圧を共通電極に印加する共通電極電圧入力手段と、を有することを特徴とする。

【0021】

また、上記の目的を達成するため、本発明の液晶表示装置の駆動方法は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の２本のデータ線のうち一方のデータ線を介して供給される正極性デジタル-アナログ変換電圧をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線を介して供給される負極性デジタル-アナログ変換電圧をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１の保持容量と画素電極との間に接続された第１のソースフォロワ・バッファ回路及び第１のスイッチングトランジスタと、第２の保持容量と画素電極との間に接続された第２のソースフォロワ・バッファ回路及び第２のスイッチングトランジスタとからなり、第１及び第２のスイッチングトランジスタを垂直走査周期よりも短い所定の周期で交互にオンに制御し、第１のスイッチングトランジスタのオン期間に第１の保持容量の第１の保持電圧を第１のソースフォロワ・バッファ回路を通して画素電極に印加し、第２のスイッチングトランジスタのオン期間に第２の保持容量の第２の保持電圧を第２のソースフォロワ・バッファ回路を通して画素電極に印加する保持電圧読み出し手段とを備える液晶表示装置に対して、
表示すべきデジタルデータと同一のデータ値の正常状態のデータと、表示すべきデジタルデータのデータ値を反転させた反転状態のデータとを、正極性ランプ信号及び負極性ランプ信号に同期して、Ｎ水平走査周期単位（Ｎは１以上の自然数）で交互に切り替え、かつ、正常状態のデータ及び反転状態のデータの切り替え順序を１フレーム単位で交互に切り替えて入力デジタルデータとして出力する入力データ処理ステップと、入力データ処理ステップで出力された入力デジタルデータの画素値と、画素の最小階調値から最大階調値まで単調的に水平走査周期で階調を示す値が変化する基準階調データとを比較して画素値と基準階調データの値とが一致した時点における、基準階調データと同期して水平走査周期内で最小階調値を示す最小レベルから最大階調値を示す最大レベルまでレベルが単調的に増加する周期性信号である正極性ランプ信号の電圧を正極性デジタル-アナログ変換電圧として一方のデータ線に供給すると同時に、基準階調データと同期して水平走査周期内で最小階調値を示す最大レベルから最大階調値を示す最小レベルまでレベルが単調的に減少する周期性信号である負極性ランプ信号の電圧を負極性デジタル-アナログ変換電圧として他方のデータ線に供給するデータ入力ステップと、正常状態のデータの画素値に対応した正極性ランプ信号及び負極性ランプ信号が第１及び第２の保持容量に保持された画素の、保持電圧読み出し手段による読み出し時には、第１の保持電圧の画素電極への印加時に第１の電位の第１の共通電極電圧を共通電極に印加し、かつ、第２の保持電圧の画素電極への印加時に第１の電位よりも高電位である所定の第２の電位の第２の共通電極電圧を共通電極に印加する第１の共通電極電圧入力ステップと、反転状態のデータの画素値に対応した正極性ランプ信号及び負極性ランプ信号が第１及び第２の保持容量に保持された画素の、保持電圧読み出し手段による読み出し時には、第１の保持電圧の画素電極への印加時に第２の電位に等しい第３の電位の第３の共通電極電圧を共通電極に印加し、かつ、第２の保持電圧の画素電極への印加時に第１の電位に等しい低電位の第４の電位の第４の共通電極電圧を共通電極に印加する第２の共通電極電圧入力ステップと、を含むことを特徴とする。

【発明の効果】

【0022】

本発明によれば、基本的な画素の回路を変更することなく、画素のばらつきを抑圧することで、表示画像中のＦＰＮを低減し、表示品質を向上でき、また輝点、黒点などもある程度抑圧でき、更にフリッカーの発生を抑圧できる。

【図面の簡単な説明】

【0023】

【図1】本発明の液晶表示装置の一実施の形態のシステム構成図である。

【図2】図１中の液晶パネル駆動素子の一実施の形態の概略ブロック図である。

【図3】図１中の画素部を構成する一画素の一例の等価回路図である。

【図4】図２中の識別用フラグ付画素選択回路とその周辺回路のブロック図である。

【図5】１ライン目の画素の動作を示すタイミングチャートである。

【図6】２ライン目の画素の動作を示すタイミングチャートである。

【図7】液晶パネル駆動素子に入力される反転状態のデータとランプ信号と共通電極電圧との関係を示す図である。

【図8】図１の実施の形態におけるフレーム単位の入力データと共通電極電圧との組み合わせを示す図である。

【図9】液晶パネル駆動素子に入力される正常状態のデータとランプ信号と共通電極電圧との関係を示す図である。

【発明を実施するための形態】

【0024】

次に、本発明の実施の形態について図面を参照して説明する。

【0025】

従来の液晶表示装置の課題は、基本的には画素毎のソースフォロワ回路のトランジスタのVthバラツキ等が主原因であるため、画素毎に補正を行うことが考えられるが、以下のような課題があって実現が難しい。

【0026】

第１の課題は、液晶パネル駆動素子の画素内で補正回路を構成する場合は素子の増加が必須であり画素ピッチが狭い場合は実現が難しい、ということである。第２の課題は、液晶パネル駆動素子の外部に補正メモリを持つ場合は、フレーム分のメモリが必要となりシステムが大きくなってしまう。また補正データの取り込みをカメラなどを用いて精度良く行う事は難しい、ということである。第３の課題は、１画素内に正極性信号電圧用と負極性信号電圧用にそれぞれ保持容量を持つ液晶表示装置では、データ量が多くなり、精度良く補正するためには２種類のデータを入力する必要があり、高速なデータ入力が必要となってしまう、ということである。

【0027】

しかし、画素内の正極性側のソースフォロワ回路のトランジスタと負極性側のソースフォロワ回路のトランジスタのＶthのばらつきは、それぞれ各画素の平均的なソースフォロワ回路のトランジスタのＶthとの差を考えた場合、基板効果の影響はあるが、正しい信号レベルに対して、どのような入力電圧に対しても同じ方向にずれており、その状態は殆ど変わらない。

【0028】

そこで、以下説明する本実施の形態の液晶表示装置では、この点に着目し、上記の補正方法を用いずにザラツキ感及びフリッカーを改善する。

【0029】

図１は、本発明になる液晶表示装置の一実施の形態のシステム構成図を示す。同図に示すように、本実施の形態の液晶表示装置１０は、パネル駆動用ドライバ回路１１と、液晶パネル駆動素子１２とから構成される。パネル駆動用ドライバ回路１１は、ｎビットのデジタルデータ（デジタル映像信号）と、Ｖシフト用クロックと、画素選択信号と、液晶表示素子の共通電極電圧とを互いに同期するように生成して液晶パネル駆動素子１２に供給する。

【0030】

ｎビットデジタルデータは、ｎビットが例えば８ビットの場合、最小値“００”から最大値“ＦＦ”までを使用し、最小値“００”の場合最も暗く、最大値“ＦＦ”の場合最も明るいデータ（以下、このデータを「正常状態のデータ」というものとする）と、最小値“００”の場合最も明るく、最大値“ＦＦ”の場合最も暗いデータ（以下、このデータを「反転状態のデータ」というものとする）とがある。パネル駆動用ドライバ回路１１は、この正常状態のデータと反転状態のデータとを１フレーム単位で交互に液晶パネル駆動素子１２に供給する。なお、反転状態のデータは、正常状態のデータを反転したデータであるため、反転状態のデータの“００”は正常状態のデータの値では“ＦＦ”であり、また反転状態のデータの“ＦＦ”は正常状態のデータの値では“００”である。

【0031】

また、Ｖシフト用クロックは、ｎビットデジタルデータを液晶パネル駆動素子１２内の画素部の１水平ライン（以下、１ラインともいう）毎に書き込むための水平ラインを選択するためのクロックである。また、画素選択信号は、正極性用保持容量に保持された信号電圧を画素電極に読み出すか、負極性用保持容量に保持された信号電圧を画素電極に読み出すかを選択するための信号で識別用フラグを含む信号である。

【0032】

上記の識別用フラグは、１ラインの複数の画素に書き込むデータが正常状態のデータか反転状態のデータかを識別するための１ビットのフラグであり、値「１」は正常状態のデータ、値「０」は反転状態のデータであることを示す。また、この識別用フラグは、Ｖシフト用クロック及びデジタル映像信号に同期して１水平走査周期（１Ｈ）毎に２値の値が交互に変化する。更に、共通電極電圧は、液晶表示素子の共通電極に印加される電圧Ｖcomで、画素選択信号から生成されるスイッチング信号２ｋ及び２ｋｂに同期して２つの電圧値のどちらか一方に変化する。

【0033】

図２は、液晶パネル駆動素子１２の一実施の形態の概略ブロック図を示す。同図に示すように、液晶パネル駆動素子１２は、画像処理回路１２０と、水平シフトレジスタ及びコンパレータ１２１と、水平駆動回路（ビデオスイッチ等）１２２と、複数の画素が２次元マトリクス状に配置された画素部１２３と、垂直シフトレジスタ１２４と、フラグ付画素選択回路１２５とを含む構成である。

【0034】

画像処理回路１２０は、ｎビットデジタルデータである表示すべきデジタル映像信号を入力として受け、奇数番目のフレーム（ｏｄｄフレーム）のデジタル映像信号入力時は、入力される識別用フラグに基づき、奇数番目のライン（１Ｈ期間）では正常状態のデータ、偶数番目のライン（１Ｈ期間）では反転状態のデータを生成して出力する。また、画像処理回路１２０は、偶数番目のフレーム（ｅｖｅｎフレーム）のデジタル映像信号入力時は、入力される識別用フラグに基づき、奇数番目のライン（１Ｈ期間）では反転状態のデータ、偶数番目のライン（１Ｈ期間）では正常状態のデータを生成して出力する。画像処理回路１２０は、正常状態のデータ出力時は入力デジタル映像信号を極性反転することなくそのまま水平シフトレジスタ及びコンパレータ１２１へ出力し、反転状態のデータ出力時は入力デジタル映像信号を論理反転して水平シフトレジスタ及びコンパレータ１２１へ出力する。

【0035】

画素部１２３を構成する複数の画素の各々は特許文献１に記載の画素と同じ、図３に示す等価回路で表わされる構成であってよい。図３において、ソースフォロワ用ＰチャンネルＭＯＳ型トランジスタ（以下、ＰＭＯＳトランジスタという）Ｔｒ３、Ｔｒ４は、ソースフォロワトランジスタで、ゲートが保持容量Ｃ１、Ｃ２と画素選択用ＮチャンネルＭＯＳ型トランジスタ（以下、ＮＭＯＳトランジスタという）Ｔｒ１、Ｔｒ２のソースとの接続点に接続され、ソースがスイッチング用ＰＭＯＳトランジスタＴｒ５、Ｔｒ６のドレイン・ソースを通して定電流用ＰＭＯＳトランジスタＴｒ７のドレインに接続されている。トランジスタＴｒ５、Ｔｒ６及びＴｒ７の各接続点は画素電極ＰＥに接続されている。液晶表示素子ＬＣは、対向して配置された画素電極ＰＥと共通電極ＣＥとの間に液晶層ＬＣＭが挟持された公知の構造であり、共通電極ＣＥには共通電極電圧Ｖcomが印加される。

【0036】

ｉ列目の正極性用データ線Ｄi+はＮＭＯＳトランジスタＴｒ１のドレインに接続され、ｉ列目の負極性用データ線Ｄi-はＮＭＯＳトランジスタＴｒ２のドレインに接続されている。ＮＭＯＳトランジスタＴｒ１及びＴｒ２の各ゲートは、ｊ行目の行走査線（ゲート線）Ｇjに共通に接続されている。なお、同じｉ列目の各画素のＮＭＯＳトランジスタＴｒ１、Ｔｒ２のドレインもデータ線Ｄi+、Ｄi-に接続されている。また、同じｊ行目の各画素のＮＭＯＳトランジスタＴｒ１及びＴｒ２の各ゲートも行走査線Ｇjに接続されている。また、トランジスタＴｒ７のゲートは制御信号ｃｕｒ用の信号線に接続されている。また、ＰＭＯＳトランジスタＴｒ５のゲートにはスイッチング信号２ｋが印加され、ＰＭＯＳトランジスタＴｒ６のゲートにはスイッチング信号２ｋｂが印加される。スイッチング信号２ｋ及び２ｋｂは後述するように、ＰＭＯＳトランジスタＴｒ５及びＴｒ６を１垂直走査周期よりも短い所定の周期で交互にオンに制御する。

【0037】

この構成の画素では、データ線Ｄi+、Ｄi-を介して入力される正極性と負極性の各アナログ信号（前記ランプ信号）がＮＭＯＳトランジスタＴｒ１、Ｔｒ２によりサンプリングされて、保持容量Ｃ１、Ｃ２に保持される。その後の読み出し時には、ＰＭＯＳトランジスタＴｒ５、Ｔｒ６がスイッチング信号２ｋ、２ｋｂにより垂直走査周期よりも短い所定周期で交互にオンとされ、保持容量Ｃ１に保持されている正極性保持電圧と保持容量Ｃ２に保持されている負極性保持電圧とをソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４を通して交互に画素電極ＰＥに印加する。

【0038】

すなわち、スイッチング信号２ｋがローレベルの期間、正極性側スイッチングトランジスタＴｒ５がオンとなり、この期間に制御信号ｃｕｒをローレベルとすると、トランジスタＴｒ３及びＴｒ７からなるソースフォロワ・バッファ回路がアクティブとなり、画素電極ＰＥが保持容量Ｃ１に保持されている正極性の信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、制御信号ｃｕｒをハイレベルとし、かつ、そのときスイッチング信号２ｋもハイレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。

【0039】

一方、スイッチング信号２ｋｂがローレベルの期間、負極性側スイッチングトランジスタＴｒ６がオンとなり、この期間に制御信号ｃｕｒをローレベルとすると、トランジスタＴｒ４及びＴｒ７からなるソースフォロワ・バッファ回路がアクティブとなり、画素電極ＰＥが保持容量Ｃ２に保持されている負極性の信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、制御信号ｃｕｒをハイレベルとし、かつ、そのときスイッチング信号２ｋｂもハイレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。

【0040】

以下、上記のスイッチングトランジスタＴｒ５及びＴｒ６を交互にオンとするスイッチングに同期して、定電流用トランジスタＴｒ７を間欠的にアクティブとする動作を繰り返すことで液晶素子ＬＣの画素電極ＰＥには正極性と負極性の各信号で交流化された駆動電圧が印加される。

【0041】

この画素では、保持電荷を直接画素駆動部に転送するのではなく、ソースフォロワ・バッファ回路を介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、極性切り替えを多数回行っても電圧レベルの減衰がない駆動が実現できる。

【0042】

また、液晶表示素子ＬＣの共通電極ＣＥには、図１のパネル駆動用ドライバ回路１１から液晶共通電極電圧Ｖcomが印加される。なお、本実施の形態では、後述するように共通電極電圧Ｖcomは、Ｖcom1+、Ｖcom1-、Ｖcom2+、Ｖcom2-の４種類ある。

【0043】

図２に戻って説明する。垂直シフトレジスタ１２４は、パネル駆動用ドライバ回路１１からＶシフト用クロックが入力され、１垂直走査期間内で画素部１２３の各画素を第１水平ラインから最終水平ラインまで１水平走査期間（１Ｈ）毎に各水平ラインの画素を上から下方向に順番に選択する行選択信号を出力する。

【0044】

フラグ付画素選択回路１２５は、パネル駆動用ドライバ回路１１から画素選択信号が入力され、画素部１２３の読み出し時に各画素の図３に示したスイッチング用ＰＭＯＳトランジスタＴｒ５及びＴｒ６を１垂直走査周期よりも短い周期（例えば、２ｋＨｚの周期）で交互にオン、オフに制御するスイッチング信号（図３の２ｋ、２ｋｂ）と制御信号（図３のｃｕｒ）とを画素部１２３に出力すると共に、垂直シフトレジスタ１２４から出力された行選択信号を画素部１２３に接続されている行走査線（ゲート線）Ｇjに出力する。

【0045】

図４は、図２中の１ライン分のフラグ付き画素選択回路１２５をその周辺の回路と共に示すブロック図である。図４において、１ライン分のフラグ付き画素選択回路１２５は、Ｄ型フリップフロップ（以下、ＤＦＦ）２０１と、書き込み制御回路部２０２ａ及び読み出し制御回路部２０２ｂを含む画素制御回路２０３とから構成されている。画素２０４は、図２に示した画素部１２３内の１ライン分の複数の画素である。

【0046】

ＤＦＦ２０１は、データ入力端子Ｄに識別フラグ用信号線が接続されている。識別用フラグは値が「１」のとき正常状態のデータ、値が「０」のとき反転状態のデータを示すように決められており、その値は１Ｈ周期で切り替わる。また、ＤＦＦ２０１は、クロック入力端子Ｃｌに垂直シフトレジスタ１２４の１ビット出力端子から、その出力端子に対応した１ラインの出力信号が入力される。ＤＦＦ２０１は、クロック入力端子Ｃｌの入力信号によりデータ入力端子Ｄの入力識別用フラグをラッチし、ラッチした識別用フラグと同じ値の信号をＱ出力端子から１フレーム期間、画素制御回路２０３に供給すると同時に、ラッチした２値の識別用フラグと逆の値の信号をＱn出力端子から１フレーム期間、画素制御回路２０３へ供給する。また、垂直シフトレジスタ１２４からＤＦＦ２０１のクロック端子Ｃｌに供給される信号も同時に画素制御回路２０３に入力される。

【0047】

画素制御回路２０３内の書き込み制御回路部２０２ａは、対応する１ラインの画素２０４のゲート線に行選択信号を供給する。また、読み出し制御回路部２０２ｂは、対応する１ラインの画素２０４にスイッチング信号２ｋ及び２ｋｂと制御信号ｃｕｒとを供給する。なお、画素部１２３の各画素は、フラグ付き画素選択回路１２５を通して供給される行選択信号により、最上位行から最下位行の方向に順番に各行（ライン）単位で選択される。

【0048】

次に、図２の液晶パネル駆動素子１２の概略動作について説明する。

【0049】

図２の水平シフトレジスタ及びコンパレータ１２１内の水平シフトレジスタに、図２の画像処理回路１２０から正常状態のデータと反転状態のデータとが１Ｈ毎に交互に切り替えられ、更に１フレーム毎にそのデータ切り替えの順番が交互に切り替えられて入力される。

【0050】

上記の水平シフトレジスタ及びコンパレータ１２１内の水平シフトレジスタは、入力される正常状態のデータ又は反転状態のデータの１ライン分を展開し、かつ、一時保持して水平シフトレジスタ及びコンパレータ１２１内のコンパレータに供給する。このコンパレータは、画素部１２３の水平方向の画素数がｍ個の場合、図３に示した正極性用データ線Ｄ+及び負極性用データ線Ｄ-を一組とするｍ組のデータ線に対応して各列毎にｍ個設けられている。ｍ個のコンパレータは、複数の階調値が例えば最小値から最大値まで水平走査期間内で一定期間毎に段階的に変化するカウンタ（図示せず）からの基準階調データが共通に供給される一方、上記のシフトレジスタにより保持された画像データが１ラインのｍ画素の各画素単位で供給されて両者を比較し、両者が一致したとき一致パルスを水平駆動回路１２２に供給する。

【0051】

水平駆動回路１２２は、２本一組のデータ線Ｄi+、Ｄi-の一方のデータ線Ｄi+に接続された正極性用ビデオスイッチと、他方のデータ線Ｄi-に接続された負極性用ビデオスイッチとが各組のデータ線単位で全部でｍ組設けられると共に、前述したシフトレジスタ及びコンパレータ１２１内のｍ個のコンパレータのうち対応して設けられたコンパレータから一致パルスが供給される構成である。

【0052】

そして、ｍ組すべてのビデオスイッチは水平走査期間の開始毎に同時にオンにされた後、ランプ信号に同期したクロックを階調カウンタによりカウントして得た階調を示すカウンタ値（基準階調データ）と入力デジタルデータ（正常状態のデータ又は反転状態のデータ）の画素値とを１ラインの画素単位で比較するコンパレータから両者が一致した時に一致パルスが出力されるときにのみ、その一致パルスを出力するコンパレータに対応して設けられた画素の一組のビデオスイッチを一致パルス入力により同時にオフとし、このときの正極性ランプ信号ＲＡＭＰ+と負極性ランプ信号ＲＡＭＰ-の各電圧を、オフとされた一組のビデオスイッチに接続されている一組のデータ線Ｄi+、Ｄi-を介して接続された画素内の正極性用保持容量Ｃ１と負極性用保持容量Ｃ２とに供給してサンプリング保持が行われる。この時点のランプ信号電圧は、入力デジタル映像信号（正常状態のデータ又は反転状態のデータ）をデジタル-アナログ変換して得られたアナログ電圧である。

【0053】

次に、画素３の動作について図５及び図６のタイミングチャート等と共に詳細に説明する。まず、画素の書き込み動作について説明する。

【0054】

入力デジタル映像信号が奇数番目のフレーム（ｏｄｄフレーム）の１ライン目のデジタル映像信号であるときの書き込み動作について説明する。この場合、フラグ付き画素選択回路１２５の１ライン目のＤＦＦが図４のＤＦＦ２０１であるものとすると、ＤＦＦ２０１はクロック入力端子に供給される図５（Ｅ）に「Ｖシフト出力（１ライン目の場合）」として示す垂直シフトレジスタ１２４の１ライン目の出力信号に基づいて、図５（Ｄ）に示すｏｄｄフレームの識別用フラグをラッチする。このｏｄｄフレームの識別用フラグは、図５（Ｄ）に示すように画面上の奇数番目のラインでは値が「１」であるので、ＤＦＦ２０１は値「１」の識別用フラグをラッチし、ラッチした値「１」の信号を画素制御回路２０３に供給する。１ライン目の画素制御回路２０３は、書き込み制御回路部２０２ａから１ライン目の画素２０４にハイレベルの行選択信号を配線Ｇ1（ｊ＝1）に供給して書き込み動作を行わせる。

【0055】

配線Ｇ1にハイレベルの行選択信号が供給されると、１ライン目の図３に示した画素２０４の画素選択用トランジスタＴｒ１及びＴｒ２がそれぞれオンとなる。これにより、正極性用データ線Ｄ+を介して入力された、正極性用ビデオスイッチがオフの時点の１ライン目の当該画素の画素値に対応した正極性ランプ信号ＲＡＭＰ+の電圧がトランジスタＴｒ１によりサンプリングされて正極性用保持容量Ｃ1に書き込み保持される。またこれと同時に、負極性用データ線Ｄ-を介して入力された、負極性用ビデオスイッチがオフの時点の１ライン目の当該画素の画素値に対応した負極性ランプ信号ＲＡＭＰ-の電圧がトランジスタＴｒ２によりサンプリングされて負極性用保持容量Ｃ2に書き込み保持される。なお、このｏｄｄフレームの１ライン目のデジタル映像信号は前述したように正常状態のデータであり、この正常状態のデータをデジタル−アナログ変換して得られた正極性ランプ信号ＲＡＭＰ+の電圧が保持容量Ｃ1に書き込み保持されると同時に、正常状態のデータをデジタル−アナログ変換して得られた負極性ランプ信号ＲＡＭＰ+の電圧が保持容量Ｃ2に書き込み保持される。図５（Ｃ）は、データ線Ｄ+のランプ信号電圧を示す。

【0056】

ここで、正常状態のデータの画素への書き込み時には、上記の正極性ランプ信号ＲＡＭＰ+は図９に示したＲＡＭＰ1+であり、上記の負極性ランプ信号ＲＡＭＰ-は図９に示したＲＡＭＰ1-である。従って、正常状態のデータの画素への書き込みは、従来の液晶表示装置の画素書き込みと同様に行われる。

【0057】

続いて、奇数番目のフレーム（ｏｄｄフレーム）の２ライン目のデジタル映像信号が入力されると、このときはフラグ付き画素選択回路１２５の２ライン目のＤＦＦが図４のＤＦＦ２０１であるものとすると、ＤＦＦ２０１はクロック入力端子に供給される図６（Ｅ）に「Ｖシフト出力（２ライン目の場合）」として示す垂直シフトレジスタ１２４の２ライン目の出力信号に基づいて、図６（Ｄ）に示すｏｄｄフレームの識別用フラグをラッチする。このｏｄｄフレームの識別用フラグは、図６（Ｄ）に示すように画面上の偶数番目のラインでは値が「０」であるので、ＤＦＦ２０１は値「０」の識別用フラグをラッチし、ラッチした値「０」の信号を画素制御回路２０３に供給する。書き込み制御回路部２０２ａは、２ライン目の画素２０４に行選択信号Ｇ2（ｊ＝2）を供給して書き込み動作を行わせる。図６（Ｃ）は、データ線Ｄ+のランプ信号電圧を示す。

【0058】

これにより、１ライン目の各画素と同様に、２ライン目の各画素の正極性用保持容量Ｃ1には正極性用データ線Ｄ+を介して入力された、正極性用ビデオスイッチがオフの時点の２ライン目の当該画素の画素値に対応した正極性ランプ信号ＲＡＭＰ+の電圧（正極性のデジタル-アナログ変換電圧）が書き込み保持されと同時に、負極性用保持容量Ｃ2には負極性用データ線Ｄ-を介して入力された、負極性用ビデオスイッチがオフの時点の２ライン目の当該画素の画素値に対応した負極性ランプ信号ＲＡＭＰ-の電圧（負極性のデジタル-アナログ変換電圧）が書き込み保持される。なお、このｏｄｄフレームの２ライン目のデジタル映像信号は前述したように反転状態のデータである。

【0059】

この反転状態のデータの画素への書き込みは、図７に示すように、反転状態のデータの値“００”（白レベル）から値“ＦＦ”（黒レベル）まで１Ｈ周期で単調的に増加する正極性ランプ信号ＲＡＭＰ2+と、反転状態のデータの値“００”（白レベル）から値“ＦＦ”（黒レベル）まで１Ｈ周期で単調的に減少する負極性ランプ信号ＲＡＭＰ2-とを、図２の水平駆動回路１２２内の１ラインの画素数に対応した組数の各ビデオスイッチに共通に同時に供給する。ここで、各組のビデオスイッチは、正極性ランプ信号ＲＡＭＰ2+が供給される正極性用ビデオスイッチと、負極性ランプ信号ＲＡＭＰ2-が供給される負極性用ビデオスイッチとからなる。

【0060】

そして、すべての組のビデオスイッチを２ライン目等の偶数ラインの水平走査期間開始時に同時にオンにした後、ランプ信号ＲＡＭＰ2+及びＲＡＭＰ2-に同期したクロックをカウンタによりカウントして得た階調を示すカウンタ値とデジタル映像信号の画素値とを１ラインの画素単位で比較するコンパレータから、両者が一致した時に一致パルスを出力して、その画素に対応して設けられた一組のビデオスイッチを同時にオフとし、このときのランプ信号ＲＡＭＰ2+、ＲＡＭＰ2-の各電圧をサンプリングし、オフとされた一組のビデオスイッチに一組のデータ線（図３のＤi+、Ｄi-）を介して接続された画素内の正極性用保持容量（図３のＣ１）と負極性用保持容量（図３のＣ２）とに供給し保持させる。

【0061】

以下、上記と同様にして、ｏｄｄフレームでは、奇数番目のラインの各画素２０４には正常状態のデータがサンプリングされて書き込まれ、偶数番目のラインの各画素２０４には反転状態のデータがサンプリングされて書き込まれる。図２の画素部１２３には、実線で正常状態のデータが書き込まれた奇数番目のラインを示し、点線で反転状態のデータが書き込まれた偶数番目のラインを示す。

【0062】

また、ｅｖｅｎフレームでは、ｏｄｄフレームとは逆に、奇数番目のラインの各画素２０４には反転状態のデータがサンプリングされて書き込まれ、偶数番目のラインの各画素２０４には正常状態のデータがサンプリングされて書き込まれる。

【0063】

次に、画素の読み出し動作について説明する。

【0064】

奇数番目のフレーム（ｏｄｄフレーム）の１ライン目の画素読み出し動作について説明する。この場合、フラグ付き画素選択回路１２５の１ライン目のＤＦＦが図４のＤＦＦ２０１であるものとすると、ＤＦＦ２０１はクロック入力端子に供給される図５（Ｅ）に「Ｖシフト出力（１ライン目の場合）」として示す垂直シフトレジスタ１２４の１ライン目の出力信号に基づいて、図５（Ｄ）に示すｏｄｄフレームの１ライン目の識別用フラグの値「１」をラッチし、そのＱ出力端子から値「１」、Ｑn出力端子から値「０」の各信号を画素制御回路２０３に出力する。

【0065】

読み出し制御回路部２０２ｂは、ＤＦＦ２０１のＱ出力端子、Ｑn出力端子からの信号と、垂直シフトレジスタ１２４の１ライン目の出力信号とを入力信号として受け、ｏｄｄフレームの１ライン目の画素読み出し時には奇数番目に図３のトランジスタＴｒ５をオンとするスイッチング信号２ｋを出力し、偶数番目にトランジスタＴｒ６をオンとするスイッチング信号２ｋｂを交互に１垂直走査周期よりも短い所定の周期（例えば、２ｋＨｚの周期）で交互に出力する。なお、図５（Ａ）、（Ｂ）に示すスイッチング信号２ｋ、２ｋｂの各ハイレベル期間は、トランジスタＴｒ５、Ｔｒ６のオン期間を模式的に示しており、信号波形は図５（Ａ）、（Ｂ）とは逆相となる。ローレベルでＰＭＯＳトランジスタであるトランジスタＴｒ５、Ｔｒ６がオンとなるからである。図６（Ａ）、（Ｂ）に示すスイッチング信号２ｋ、２ｋｂも同様である。

【0066】

トランジスタＴｒ５、Ｔｒ６が交互にオンに制御されることで、正極性用保持容量Ｃ1に保持されていた正常状態のデータの正極性デジタル-アナログ変換電圧と、負極性用保持容量Ｃ2に保持されていた正常状態のデータの負極性デジタル-アナログ変換電圧とが交互に画素電極ＰＥに印加される。

【0067】

ここで、正極性用保持容量Ｃ1に保持されていた正常状態のデータの正極性デジタル-アナログ変換電圧（具体的にはサンプリングされた正極性ランプ信号ＲＡＭＰ1+）が画素電極ＰＥに印加される時の共通電極電圧Ｖcomは、図９にＶcom1+で示す低レベル側の共通電極電圧であり、負極性用保持容量Ｃ2に保持されていた正常状態のデータの負極性デジタル-アナログ変換電圧（具体的にはサンプリングされた負極性ランプ信号ＲＡＭＰ1-）が画素電極ＰＥに印加される時の共通電極電圧Ｖcomは、図９にＶcom1-で示す高レベル側の共通電極電圧である。

【0068】

次に、奇数番目のフレーム（ｏｄｄフレーム）の２ライン目の画素読み出し動作について説明する。この場合、フラグ付き画素選択回路１２５の２ライン目のＤＦＦが図４のＤＦＦ２０１であるものとすると、ＤＦＦ２０１はクロック入力端子に供給される図６（Ｅ）に「Ｖシフト出力（２ライン目の場合）」として示す垂直シフトレジスタ１２４の２ライン目の出力信号に基づいて、図６（Ｄ）に示すｏｄｄフレームの２ライン目の識別用フラグの値「０」をラッチし、そのＱ出力端子から値「０」、Ｑn出力端子から値「１」の各信号を画素制御回路２０３に出力する。

【0069】

２ライン目の画素制御回路２０３内の読み出し制御回路部２０２ｂは、ＤＦＦ２０１のＱ出力端子及びＱn出力端子からの各信号と、垂直シフトレジスタ１２４の２ライン目の出力信号とを入力信号として受け、ｏｄｄフレームの２ライン目の画素読み出し時には奇数番目に図３のトランジスタＴｒ６をオンとするスイッチング信号２ｋｂを出力し、偶数番目にトランジスタＴｒ５をオンとするスイッチング信号２ｋを交互に１垂直走査周期よりも短い所定の周期（例えば、２ｋＨｚの周期）で交互に出力する。

【0070】

トランジスタＴｒ５、Ｔｒ６が交互にオンに制御されることで、負極性用保持容量Ｃ2に保持されていた反転状態のデータの負極性デジタル-アナログ変換電圧と、正極性用保持容量Ｃ1に保持されていた反転状態のデータの正極性デジタル-アナログ変換電圧とが交互に画素電極ＰＥに印加される。

【0071】

ここで、負極性用保持容量Ｃ2に保持されていた反転状態のデータの負極性デジタル-アナログ変換電圧（具体的にはサンプリングされた図７に示した負極性ランプ信号ＲＡＭＰ2-）が画素電極ＰＥに印加される時の共通電極電圧Ｖcomは、図７にＶcom2-で示す低レベル側の共通電極電圧である。また、正極性用保持容量Ｃ1に保持されていた反転状態のデータの正極性デジタル-アナログ変換電圧（具体的にはサンプリングされた図７に示した正極性ランプ信号ＲＡＭＰ2+）が画素電極ＰＥに印加される時の共通電極電圧Ｖcomは、図７にＶcom2+で示す高レベル側の共通電極電圧である。

【0072】

以下、上記と同様にして、ｏｄｄフレームでは、奇数番目のラインでは正極性用保持容量Ｃ1に保持されていた正常状態のデータの正極性デジタル-アナログ変換電圧と、負極性用保持容量Ｃ2に保持されていた正常状態のデータの負極性デジタル-アナログ変換電圧とが１垂直走査周期よりも短い所定の周期で交互に画素電極ＰＥに印加されると共に、これに同期して２種類の共通電極電圧Ｖcom1+及びＶcom1-に交互に切り替わる。また、ｏｄｄフレームでは、偶数番目のラインでは正極性用保持容量Ｃ1に保持されていた反転状態のデータの正極性デジタル-アナログ変換電圧と、負極性用保持容量Ｃ2に保持されていた反転状態のデータの負極性デジタル-アナログ変換電圧とが１垂直走査周期よりも短い所定の周期で交互に、かつ、奇数番目のラインの読み出し順とは逆にＣ2から先に読み出されて画素電極ＰＥに印加されると共に、これに同期して２種類の共通電極電圧Ｖcom2+及びＶcom2-に交互に切り替わる。

【0073】

一方、ｅｖｅｎフレームでは、上記のｏｄｄフレームとは逆に、奇数番目のラインでは反転状態のデータの正極性デジタル-アナログ変換電圧と反転状態のデータの負極性デジタル-アナログ変換電圧とが１垂直走査周期よりも短い所定の周期で交互に読み出されて画素電極ＰＥに印加されると共に、これに同期して２種類の共通電極電圧Ｖcom2+及びＶcom2-に交互に切り替わり、また、偶数番目のラインでは正常状態のデータの正極性デジタル-アナログ変換電圧と正常状態のデータの負極性デジタル-アナログ変換電圧とが１垂直走査周期よりも短い所定の周期で交互に、かつ、奇数番目のラインの読み出し順とは逆にＣ2から先に読み出されて画素電極ＰＥに印加されると共に、これに同期して２種類の共通電極電圧Ｖcom1+及びＶcom1-に交互に切り替わる。

【0074】

次に、反転状態のデータの読み出しについて更に詳細に説明する。

【0075】

正極性用保持容量Ｃ1にサンプリング保持された正極性ランプ信号ＲＡＭＰ2+の電圧が画素電極ＰＥに印加されるときには、共通電極ＣＥには図７にＶcom2+で示すレベルの共通電極電圧が印加され、負極性用保持容量Ｃ2にサンプリング保持された負極性ランプ信号ＲＡＭＰ2-の電圧が画素電極ＰＥに印加されるときには、共通電極ＣＥには図７にＶcom2-で示すレベルの共通電極電圧が印加される。

【0076】

従って、液晶表示素子ＬＣの液晶層ＬＣＭに印加される電圧は、画素電極ＰＥの印加電圧と共通電極ＣＥの印加電圧との差電圧となるから、正極性用保持容量Ｃ1にサンプリング保持されたランプ信号ＲＡＭＰ2+の電圧が画素電極ＰＥに印加されるときには、図７にＶp2で示す電圧となり、負極性用保持容量Ｃ2にサンプリング保持されたランプ信号ＲＡＭＰ2-の電圧が画素電極ＰＥに印加されるときには、図７にＶm2で示す電圧となり、電圧の印加方向は逆になるが、同じ印加電圧が同じデータで液晶層ＬＣＭに印加されることとなり、これを高速に切り替えることで、前述した正常状態のデータの読み出し時と同様に、同じデータの場合表示される明るさは変わらないが、画素電極ＰＥ及び共通電極ＣＥに印加される電圧が逆極性になるため、焼き付きを発生させにくい状態にできる。

【0077】

ここで、正極性用保持容量Ｃ1にサンプリング保持されたランプ信号ＲＡＭＰ2+の電圧が図７にＶp2で示す電圧であるが、正極性側のソースフォロワ回路内のトランジスタ（図３のＰＭＯＳトランジスタＴｒ３）のＶthが平均値より高い場合、図７に示すようにその誤差分のVlv1だけ高い電圧となって画素電極ＰＥに印加されることとなる。この場合は、正しい明るさよりも暗い画素状態となる。

【0078】

一方、負極性用保持容量Ｃ2にサンプリング保持されたランプ信号ＲＡＭＰ2-の電圧が図７にＶm2で示す電圧であるが、負極性側のソースフォロワ回路内のトランジスタ（図３のＰＭＯＳトランジスタＴｒ４）のＶthが平均値より高い場合、図７に示すようにその誤差分のVlv2だけ高い電圧となって画素電極ＰＥに印加されることとなる。この場合は、正しい明るさよりも明るい画素状態となる。このように、各画素内の正極性側のソースフォロワ回路のトランジスタのＶthと、負極性側のソースフォロワ回路のトランジスタのＶthとが正規の値よりもずれた誤差があると、正しい明るさからずれた状態を表示することになることは、図９と共に説明した正常状態のデータ読み出し時と同様である。

【0079】

ここで、図７に示した正極性画素電極電圧Ｖcom2+印加時の液晶表示素子の明るさＸp2は次式で表わされる。

【0080】

Ｘp2＝ｆp×（Ｖp2−Ｖlv1） （３）
ただし、（３）式中、ｆpは電圧印加時の表示明るさを計算する関数、Ｖp2は画素内の正極性用保持容量の反転状態のデータの入力電圧、Ｖlv1は画素の正極性側ソースフォロワ回路のばらつき電圧である。また、図７に示した負極性画素電極電圧Ｖcom2-印加時の液晶表示素子の明るさＸm2は次式で表わされる。

【0081】

Ｘm2＝ｆm×（Ｖm2＋Ｖlv2） （４）
ただし、（４）式中、ｆmは電圧印加時の表示明るさを計算する関数、Ｖm2は画素内の負極性用保持容量の反転状態のデータの入力電圧、Ｖlv2は画素の負極性側ソースフォロワ回路のばらつき電圧である。

【0082】

次に、図２に戻って説明する。図２の液晶パネル駆動素子１２は、パネル駆動用ドライバ回路１１から正常状態のデータと反転状態のデータとが１Ｈ単位で交互に供給され、この入力データを前述したように正極性ランプ信号と負極性ランプ信号とを用いてアナログ信号電圧に変換して各画素内の正極性用保持容量と負極性用保持容量とに書き込む。

【0083】

正常状態のデータ又は反転状態のデータが書き込まれた後、その書き込みデータは所定の周期（例えば２ｋＨｚの周期）で高速に読み出される。この読み出しは、本実施の形態では、ｏｄｄフレーム及びｅｖｅｎフレームのいずれにおいても、正極性ランプ信号と負極性ランプ信号とを用いてアナログ信号電圧に変換された正常状態のデータと反転状態のデータとが１Ｈ周期で交互に切り替わるようにしている。

【0084】

また、共通電極電圧は読み出し時に２ｋＨｚの周期で正極性共通電極電圧（Ｖcom1+又はＶcom2+）と、負極性側共通電極電圧（Ｖcom1-又はＶcom2-）とに交互に切り替わるが、保持容量から読み出されるデジタル-アナログ変換電圧が正常状態のデータか反転状態のデータであるか、また、正極性用保持容量から読み出すのか負極性用保持容量から読み出すのかに応じて、すなわち４種類の組み合わせに応じて正極性共通電極電圧及び負極性共通電極電圧のどちらから読み出すのかを選択する必要がある。

【0085】

そこで、本実施の形態では、図２では図示を省略したが、識別用フラグに応じて、正極性及び負極性の共通電極電圧の選択を変更する回路が用いられる。図８は、入力データと共通電極電圧との関係を示す。図８（Ａ）において、「＋側」は正常状態のデータ又は反転状態のデータが正極性用保持容量から読み出される場合、「−側」は負極性保持容量から読み出される場合を示す。また、図８（Ｂ）において、「Low」とは共通電極電圧が低レベル側電圧であるＶcom1+又はＶcom2-を示し、「High」とは共通電極電圧が高レベル側電圧であるＶcom1-又はＶcom2+を示す。

【0086】

このようにして、本実施の形態によれば、４種類の組み合わせをすべて時系列的に表示するため、その表示画面の明るさＸは４種類の組み合わせの平均となり、（１）式〜(４)式から次式で表わされるものとなる。

【0087】

Ｘ＝（Ｘm＋Ｘm2＋Ｘp＋Ｘp2）／４
＝（ｆm×（Ｖm1＋Ｖlv2＋Ｖm2−Ｖlv2）
＋ｆp×（Ｖp1＋Ｖlv1＋Ｖp2−Ｖlv1）／４
＝（ｆm×（Ｖm1＋Ｖm2）＋ｆp×（Ｖp1＋Ｖp2）／４ （５）
ここで、同一画素の場合
ｆm＝ｆp＝ｆ、Ｖm1＝Ｖm2＝Ｖp1＝Ｖp2＝Ｖ
であるので、（５）式は次式で表わされる。

【0088】

Ｘ＝ｆ×Ｖ （６）
従って、本実施の形態によれば、（６）式から分かるように、明るさＸは各画素毎のソースフォロワ回路のトランジスタのＶthのばらつきを抑圧した明るさとすることができる。ただし、画素のばらつきは信号電圧によって若干異なるため、完全に打ち消すことは難しいが、抑圧することは可能である。

【0089】

これにより、本実施の形態によれば、各画素毎のソースフォロワ回路のトランジスタのＶthのばらつきに起因するＦＰＮを低減し、表示品質を向上できる。また、本実施の形態によれば、輝点、黒点など、画素のばらつきと同様に正しくない電圧が画素電極に印加される場合も、ある程度の抑圧が期待できる。更に、本実施の形態によれば、複数種類のランプ信号間の波形のずれに起因する表示画像のフリッカーを視覚上抑圧することができる。

【0090】

なお、本発明は以上の実施の形態に限定されるものではなく、例えば、１Ｈ毎に正常状態のデータと反転状態のデータとを交互に切り替えて画素に書き込むように説明したが、複数Ｈ毎に切り替えて画素に書き込むようにしてもよい。同じ画面上に略同数の正常状態のデータの書き込みと反転状態のデータの書き込みとが存在するようにすれば、フリッカーは視覚上抑圧できるからである。

【符号の説明】

【0091】

１０ 液晶表示装置
１１ パネル駆動用ドライバ回路
１２ 液晶パネル駆動素子
１２０ 画像処理回路
１２１ 水平シフトレジスタ及びコンパレータ
１２２ 水平駆動回路（ビデオスイッチ等）
１２３ 画素部
１２４ 垂直シフトレジスタ
１２５ フラグ付き画素選択回路
２０１ Ｄ型フリップフロップ（ＤＦＦ）
２０２ａ 書き込み制御回路部
２０２ｂ 読み出し制御回路部
２０３ 画素制御回路
２０４ 画素
Ｔｒ１、Ｔｒ２ 画素選択用ＮＭＯＳトランジスタ
Ｔｒ３、Ｔｒ４ ソースフォロワ用ＰＭＯＳトランジスタ
Ｔｒ５、Ｔｒ６ スイッチング用ＰＭＯＳトランジスタ
Ｔｒ７ 定電流負荷用ＰＭＯＳトランジスタ
ＬＣ 液晶表示素子
ＰＥ 画素電極
ＣＥ 共通電極
ＬＣＭ 液晶層

【図1】

【図2】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】