特許 5694463 ダブルパターニング技術のための物理的決定性境界インターコネクト・フィーチャを生成するシステム及び方法

(19)【発行国】日本国特許庁(JP)

(12)【公報種別】特許公報(B2)

(11)【特許番号】5694463

(24)【登録日】2015年2月13日

(45)【発行日】2015年4月1日

(54)【発明の名称】ダブルパターニング技術のための物理的決定性境界インターコネクト・フィーチャを生成するシステム及び方法

(51)【国際特許分類】

   G06F 17/50 20060101AFI20150312BHJP

   H01L 21/027 20060101ALI20150312BHJP

   G03F 7/40 20060101ALI20150312BHJP

【ＦＩ】

   G06F17/50 658M

   H01L21/30 514A

   G03F7/40 511

【請求項の数】10

【外国語出願】

【全頁数】16

(21)【出願番号】特願2013-160071(P2013-160071)

(22)【出願日】2013年8月1日

(65)【公開番号】特開2014-32673(P2014-32673A)

(43)【公開日】2014年2月20日

【審査請求日】2013年9月19日

(31)【優先権主張番号】13/564,159

(32)【優先日】2012年8月1日

(33)【優先権主張国】US

(73)【特許権者】

【識別番号】508243639

【氏名又は名称】エルエスアイ コーポレーション

(74)【代理人】

【識別番号】100087642

【弁理士】

【氏名又は名称】古谷 聡

(74)【代理人】

【識別番号】100082946

【弁理士】

【氏名又は名称】大西 昭広

(74)【代理人】

【識別番号】100121061

【弁理士】

【氏名又は名称】西山 清春

(74)【代理人】

【識別番号】100195693

【弁理士】

【氏名又は名称】細井 玲

(72)【発明者】

【氏名】ジョン エー．ミリニチク

(72)【発明者】

【氏名】エフダ スムーハ

(72)【発明者】

【氏名】ダニエル ジェー．デルペロ

(72)【発明者】

【氏名】グレッグ アール．ハーレマン

(72)【発明者】

【氏名】スコット エヌ．バーチノ

【審査官】 早川 学

(56)【参考文献】

【文献】 特開２０１１−１６４９２２（ＪＰ，Ａ）

【文献】 特表２０１３−５１１１５３（ＪＰ，Ａ）

【文献】 Christopher Cork, et al.，Large-scale double-patterning compliant layouts for DP engine and design rule development.，Proc. of SPIE, [online]，SPIE，２００９年 ３月１２日，Vol.7275，pp.72751K-1〜72751K-7，[検索日 2014.09.01], インターネット<URL: http://proceedings.spiedigitallibrary.org/data/Conferences/SPIEP/18996/72751K_1.pdf >

(58)【調査した分野】（Int.Cl.，ＤＢ名）

Ｇ０６Ｆ １７／５０

Ｈ０１Ｌ ２１／３０

Ｈ０１Ｌ ２１／８２

Ｇ０３Ｆ ７／４０

(57)【特許請求の範囲】

【請求項1】

ダブルパターニング技術のためのレイアウトを生成するシステムであって、
少なくとも１つのダブルパターニング・デザイン・ルールに基づいて、あるセルに対して決定性境界インターコネクト・フィーチャを生成するように構成された、決定性境界インターコネクト・フィーチャ生成器と、
前記決定性境界インターコネクト・フィーチャ生成器と関連付けられ、前記セルの前記決定性境界インターコネクト・フィーチャ及び他のフィーチャを配置するように構成された配置ツール及びインターコネクト経路設定ツールと
を備えたシステム。

【請求項2】

前記決定性境界インターコネクト・フィーチャ生成器は、複数の決定性境界インターコネクト・フィーチャを、同じ数量のインターコネクト層を使って生成するように更に構成される、請求項１に記載のシステム。

【請求項3】

前記インターコネクト層は、ダブルパターニング層に限定される、請求項２に記載のシステム。

【請求項4】

前記決定性境界インターコネクト・フィーチャは、集積回路の電力レールに接続されるように構成される、請求項１に記載のシステム。

【請求項5】

前記決定性境界インターコネクト・フィーチャは、キャパシタで使用されるように構成される、請求項１に記載のシステム。

【請求項6】

前記決定性境界インターコネクト・フィーチャは、側部セル決定性境界インターコネクト・フィーチャ及びＵ形状決定性境界インターコネクト・フィーチャのうちの一方であり、Ｉ／Ｏバッファ・セル及びＩ／Ｏサポートセルのうちの一方に対応する、請求項１に記載のシステム。

【請求項7】

前記決定性境界インターコネクト・フィーチャは、フルリング決定性境界インターコネクト・フィーチャであり、コアブロック・セルに対応する、請求項１に記載のシステム。

【請求項8】

前記決定性境界インターコネクトは、１つ又は複数の導電性材料で形成され、前記少なくとも１つのダブルパターニング・デザイン・ルールを使って画成されるとともにレイアウトされる物理的フィーチャである、請求項１に記載のシステム。

【請求項9】

ダブルパターニング技術のためのレイアウトを生成する方法であって、
システムが備える決定性境界インターコネクト・フィーチャ生成器が、少なくとも１つのダブルパターニング・デザイン・ルールに基づいて、あるセルに対して決定性境界インターコネクト・フィーチャを生成することと、
システムが備える配置ツール及びインターコネクト経路設定ツールが、前記セルの前記決定性境界インターコネクト・フィーチャ及び他のフィーチャを配置することと
を含む方法。

【請求項10】

ミックスド・セル・ライブラリを使って回路を設計するとともに実装するためのプログラム命令を含むコンピュータ可読記録媒体であって、
コンピュータシステムの１つ又は複数のプロセッサによって前記プログラム命令が実行されると、前記１つ又は複数のプロセッサが、
少なくとも１つのダブルパターニング・デザイン・ルールに基づいて、あるセルに対して決定性境界インターコネクト・フィーチャを生成し、且つ
前記セルの前記決定性境界インターコネクト・フィーチャ及び他のフィーチャを配置する
コンピュータ可読記録媒体。

【発明の詳細な説明】

【技術分野】

【0001】

本出願は、一般に集積回路（ＩＣ）に関し、より詳細には、ダブルパターニング（dual patterning）を利用したＩＣの設計技法に関する。

【背景技術】

【0002】

回路設計者は、回路動作の基礎となる論理を構築すること、回路動作をシミュレーションすること、セル（即ち、トランジスタ等の諸々のデバイスを具備した論理エレメント）をどこに配置し、それらセルを結合するインターコネクトの経路をどこに設定すべきかを決定することを含めて、電子回路を設計しレイアウトするために、コンピュータ支援設計（ＣＡＤ）ツールの一種である電子設計自動化（ＥＤＡ）ツールを使用する。ＥＤＡツールを用いれば、設計者はコンピュータを使って回路を構築するとともに、その性能をシミュレーションすることができ、コストがかかり時間がかかる手作業が不要になる。ＥＤＡツールは、現代のＩＣ、特に超大規模集積回路（ＶＬＳＩＣ）の設計に不可欠である。このため、ＥＤＡツールは広く使用されている。

【0003】

回路設計者は、初期の「設計」段階中に、１つ又は複数のＥＤＡツールを用いて、所望の電子回路の論理的表現を作成する。回路の論理的表現が所期の動作をすることに満足した後で（典型的にはシミュレーションによって）、回路設計者は次に、「実装」段階において、「ＩＣコンパイラ」（ＩＣＣ）と呼ばれるＥＤＡツールを用いる。これは、その論理的表現（典型的には「ネットリスト」中に具現化される）を、１つ又は複数のフォトリソグラフィ・マスク上の回路の各セルに対応する物理的表現に自動変換するためである。上記実装段階は、典型的には２つの副段階から成る。１つは、適切なゲートをライブラリから選択し、上記セルを支持する基板を表す領域内に相互に対してそれらを配置する「配置」副段階であり、１つは、上記セル内で上記基板全体にわたりローカル・インターコネクト（local interconnects）の経路を設定して、統合的な電子回路を形成する「経路設定（routing）」副段階である。次いで、それらのセルが相互に対して配置され、セル相互間（inter-cell）インターコネクトがレイアウトされて、ＩＣ全体、即ち「チップ」の物理的表現が出来上がる。最終的に上記フォトリソグラフィ・マスクが使用されて、基板上にＩＣフィーチャの層が作製され、それによってＩＣが形成される。

【0004】

超大規模ＩＣ（ＶＬＳＩＣ）技術の最小加工寸法（feature sizes）、特に相補型インターコネクト酸化膜半導体（ＣＭＯＳ）型の最小加工寸法は、縮小し続けている。残念ながら、それらフィーチャを作製するためにフォトリソグラフィで使用される光の波長は、それほど速くは縮小していない。したがって、フォトリソグラフィ技法では、最小加工寸法の縮小に追随できるように種々の進歩がなされてきた。これら技法の例として位相シフトマスク、より最近のものとしてはダブルパターニングが挙げられる。ダブルパターニングは、ＶＬＳＩＣで微細フィーチャを画成するのに、フォトリソグラフィ・マスクを１種類だけ使用するのではなく、２種類使用するものである。

【0005】

最新ＣＭＯＳ技術（典型的には２０ｎｍ以下）におけるリソグラフィの課題に取り組むには、ゲートのみならず、ローカル・インターコネクト、更には一部の薄いインターコネクト経路設定層においても、ダブルパターニングが必要となる。残念ながら、ダブルパターニングには、フィーチャを２種類のマスクのどこには配置でき、どこには配置できないのかを決定する複雑なデザイン・ルールが必要である。これらのデザイン・ルールは、必要であると同時に、ＩＣのレイアウト、特に近接する入力／出力（Ｉ／Ｏ）バッファ同士間又は静電気放電保護クランプ等のサポートセル（support cells）同士間の境界でのレイアウトにかなりの難題を突きつけるものである。それらの難題は、近接するバッファ又はセルが異なる要件に従ってレイアウトされる場合に、特に深刻なものとなる。セルのレイアウトは、分離において妥当と思われるものであっても、そのレイアウトが他のセルのレイアウトに隣接して配置される場合には、違反を引き起こす場合がある。ダブルパターニングによるインターコネクトに特別なインターコネクト・デザイン・ルールが適用される場合、大型のコアブロックでも、付近のインターコネクト又はチップ層フィル・パターン（fill patterns）との間で問題を起こす場合がある。

【発明の概要】

【課題を解決するための手段】

【0006】

１つの態様は、ダブルパターニング技術のためのレイアウトを生成するシステムを提供する。一実施形態において、本システムは、（１）少なくとも１つのダブルパターニング・デザイン・ルールに基づいて、あるセルに対して決定性境界インターコネクト・フィーチャ（deterministic boundary interconnect feature）を生成するように構成された、決定性境界インターコネクト・フィーチャ生成器と、（２）上記決定性境界インターコネクト・フィーチャ生成器と関連付けられ、上記決定性境界インターコネクト・フィーチャ及び上記セルの他のフィーチャをそれらに対して配置するように構成されたセル配置（cell placement）ツール及びインターコネクト経路設定ツールとを具備している。

【0007】

別の態様は、ダブルパターニング技術のためのレイアウトを生成する方法を提供する。一実施形態において、本方法は、（１）少なくとも１つのダブルパターニング・デザイン・ルールに基づいて、あるセルに対して決定性境界インターコネクト・フィーチャを生成することと、（２）上記決定性境界インターコネクト・フィーチャ及び上記セルの他のフィーチャを、それらに対して配置することとを含んでいる。

【0008】

更に別の態様は、ミックスド・セル・ライブラリ（mixed cell libraries）を使って回路を設計するとともに実装するためのプログラム命令を含むコンピュータ可読記録媒体を提供する。一実施形態において、コンピュータシステムの１つ又は複数のプロセッサに本プログラム命令を実行させると、上記１つ又は複数のプロセッサは、（１）少なくとも１つのダブルパターニング・デザイン・ルールに基づいて、あるセルに対して決定性境界インターコネクト・フィーチャを生成するとともに、（２）上記決定性境界インターコネクト・フィーチャ及び上記セルの他のフィーチャを、それらに対して配置する。

【0009】

以下、下記の付属図面と併せて後掲の説明を参照する。

【図面の簡単な説明】

【0010】

【図1】ＩＣを構成するＩ／Ｏリングの説明図である。

【図2A】従来のデザイン・ルールに従ってレイアウトされた、ＩＣのＩ／Ｏバッファ・セルの説明図である。

【図2B】決定性境界インターコネクト・フィーチャ（ＤＢＩＦ）の実施形態の便益を備えた形でレイアウトされた、ＩＣのＩ／Ｏバッファ・セルの説明図である。

【図3】従来のデザイン・ルールに従ってレイアウトされた、隣接する３つのＩ／Ｏバッファ・セルの説明図である。

【図4】図３の説明図の一部をより詳細に表した図である。

【図5】Ｕ形状ＤＢＩＦの実施形態の便益を備えた形でレイアウトされた、隣接する３つのＩ／Ｏバッファ・セルの説明図である。

【図6】図５の説明図の一部をより詳細に表した図である。

【図7】側部セル（side-cell）ＤＢＩＦの実施形態の便益を備えた形でレイアウトされた、隣接する３つのＩ／Ｏバッファ・セルの説明図である。

【図8】Ｐ基板連結部（P-substrate tie）を有するＵ形状ＤＢＩＦの実施形態の便益を備えた形でレイアウトされた、隣接する３つのＩ／Ｏバッファ・セルの説明図である。

【図9】側部セルＤＢＩＦの実施形態の便益を備えた形でレイアウトされた、隣接する３つのＩ／Ｏバッファ・セルのローカル・インターコネクト層の説明図である。

【図10】図９の説明図の一部をより詳細に表した図である。

【図11】フルリング（full-ring）ＤＢＩＦの実施形態を有するコアブロックの説明図である。

【図12】ダブルパターニングＣＭＯＳ技術のための物理的決定性境界インターコネクト・フィーチャを生成するシステム及び方法の一実施形態のブロック図／フローチャート混成図である。

【発明を実施するための形態】

【0011】

ダブルパターニングはこれまで、所与のＩＣ設計において、ゲートにしか作用してこなかった。しかしながら、最近のダブルパターニングは、ローカル・インターコネクト層に影響を与えており、数層の薄いインターコネクト層にも浸透してきている。

【0012】

Ｉ／Ｏバッファ境界条件に対処するための従来の手法は、単純な最小間隔（minimum-spacing）デザイン・ルールを用いて内部インターコネクトとセル境界との間の最小間隔を確保するか、又はフィーチャが全くない「フィーチャ不許可ゾーン（no-features-allowed zone）」を規定するかの、いずれかを行うものである。この従来の手法を用いれば、同一「ファミリー」（即ち、同一の最上層電力バスを有する）内にあるＩ／Ｏバッファ及びサポートセルを、混在させるとともに整合させることができる。残念ながら、検証プロセスを行って、デザイン・ルールが適切であることを確認する必要がある。デザイン・ルールを検証するには、想定されるセルのあらゆる組み合わせを用いて、大きな試験セルを作製する必要がある。上記検証プロセスは、デザイン・ルールが単純な古いプロセス技術では適切であることが分かっている。しかし、新しいダブルパターニングＣＭＯＳ技術は、電圧依存性間隔（voltage-dependent spacing）デザイン・ルール及び（他のインターコネクトから一定の距離範囲で間隔を設けることが許容されていない）禁止ギャップ（forbidden gap）デザイン・ルールを含め、遥かに複雑なデザイン・ルールを有している。これらは、特定の用途に存在し得る諸デザイン・ルールのうちの数種類に過ぎない。

【0013】

例えば、ある最小間隔デザイン・ルールが５０ｎｍの間隔を強制するものである場合、所与のセル境界内部のインターコネクトを２５ｎｍに維持すれば適合するであろう。残念ながら、最新の最先端ＣＭＯＳ技術は、従来の最小間隔デザイン・ルールに従っているときでさえ、違反を構成する場合がある。例えば、セル境界から２５ｎｍの所にインターコネクトを有するＩ／Ｏバッファが、セル境界から（最小よりも遥かに大きい）４５ｎｍ離れた所にインターコネクトを有するセルに密接させられ、且つインターコネクトを６０ｎｍ〜１１０ｎｍの範囲で相互に離間させることを禁じる禁止ギャップ・デザイン・ルールが存在する場合、それらのインターコネクトは相互に７０ｎｍ離れることになるが、これは禁止ギャップ・デザイン・ルール違反である（これについては、後で図７に関連させて示される）。設計が複雑化すると、禁止ギャップはインターコネクト幅の関数として変化する。したがって、諸々のインターコネクトをどこに配置すべきかを、想定される近接セルのインターコネクトに基づいて予見することは困難である。

【0014】

更に都合の悪いことに、この特定のセル密接作業のために上記インターコネクトが配置される場合、異なるセル密接作業には異なる境界配置（boundary placement）デザイン・ルールの集合が存在する可能性があり、このような場合に、この「既定」区域で新たな違反が発生するおそれがある。その結果、伝統的な方法を使ってフィーチャをレイアウトすることは、時間のかかる面倒なものとなるとともに、無用に大きなＩ／Ｏバッファ及びサポートセルを作製する性質のものとなる。

【0015】

同様に、大型コアセルにおいても、従来の手法は、最小間隔デザイン・ルールによって指定される最小間隔の半分よりも境界に近い所には、どのインターコネクトも配置しないというものであった。残念ながら、インターコネクト及びビアについて複数の条件下で様々な間隔が必要とされるため、インターコネクトを配置できないフィーチャ不許可ゾーンの大きさを適度な大きさに選択することが、ますます困難になってきている。フィーチャ不許可ゾーンを拡大することが妥当な解決策と思えるかもしれないが、結果として縮小したインターコネクトをレイアウトするための窓部分が、種々のインターコネクト密度（interconnect density）デザイン・ルールに違反するおそれがある。これを改めるには、各コアブロック回路の周りで面倒な手作業を行い、ダブルパターニングによるインターコネクトにおいて、インターコネクト、ビア間隔、及びインターコネクト密度を絶妙にバランスさせる必要がある。これは、受け入れ難い解決策である。

【0016】

当該技術分野の当業者であれば承知しているように、ダブルパターニング・デザイン・ルールは、典型的には、禁止間隔（forbidden spacing）デザイン・ルール、電圧依存性間隔デザイン・ルール、ビア間隔デザイン・ルール、密度デザイン・ルール、及び特別デュアルパターン（dual pattern）間隔／フィーチャ・デザイン・ルールを含んでいる。ブロックの境界付近にフィーチャをレイアウトすること、特に相互に近接して配置される場合が多いＩ／Ｏバッファ・セルをレイアウトすることは、非常に困難なものとなる可能性があり、試行錯誤によって行われるようになる可能性がある。図１はＩＣ１００のＩ／Ｏリング１１０のレイアウトであり、同図がこのことを示している。Ｉ／Ｏリング１１０は、相互に隣接してレイアウトされた複数のＩ／Ｏバッファ・セル（参照番号無し）を備えている。前述したように、特定の層の最小加工寸法がダブルパターニングを必要とするほどの微細なピッチになっている場合に、この隣接した態様によって複雑なデザイン・ルールが必要になる。問題を悪化させているのは、様々なＩ／Ｏバッファ・セルが、往々にして様々な設計者によってレイアウトされることである。しかも、それらは、単一のＩ／Ｏバッファ・セルのレイアウトを最適化するようにレイアウトされる。実際の環境では、設計者は、隣接するバッファ又はセルで支配的な境界条件を事前に認識していない。レイアウト違反は時間をかけて手作業で修復する必要があるため、こういった不確実性のために設計者は挫折し、レイアウトのための努力は頓挫する。

【0017】

そこで、本明細書では、Ｉ／Ｏバッファの境界における不確実性を低減する必要があることが認識されている。本明細書の開示に従って、ＤＢＩＦの概念が紹介される。ＤＢＩＦは、（１）１つ又は複数のダブルパターニング・デザイン・ルールを使って画成されるとともにレイアウトされ、且つ（２）他のフィーチャが同じ場所に配置されるのを阻止する物理的フィーチャ（即ち、１つ又は複数の導電性材料、典型的には金属材料で形成されたもの）として規定される。ＤＢＩＦは、セル又はブロックの１つ又は複数の層に対して、決定性経路設定境界（deterministic routing boundary）を作製するものであり、これによって、ＤＢＩＦを画成しレイアウトするのに使用される上記１つ又は複数のダブルパターニング・デザイン・ルールに対する違反が減少し、おそらく全く起こらなくなる。したがって、ＤＢＩＦは主に、他のフィーチャが１つ又は複数のダブルパターニング・デザイン・ルールに違反するのを抑制し、おそらく違反を阻止するために存在する。本開示の目的のために、「ダブルパターニング」は、少なくとも２種類のフォトリソグラフィ・マスクを使って特定のＩＣの特定の層上に特定のフィーチャを形成することを含んでいる。

【0018】

Ｉ／Ｏバッファ及び可能性として近接する全セル（例えば、ＥＳＤクランプ、キャパシタ・セル、フィラー・セル（filler cell）、及び他のサポートセル）の境界上又はその付近で、１つ又は複数の側面沿いにＤＢＩＦが生成されて配置される。それらＤＢＩＦのおかげで、設計者は境界フィーチャがどのようなものかを正確に知ることができ、結果として、全ての経路設定／インターコネクトに関連する間隔デザイン・ルール、禁止ギャップ・デザイン・ルール、及び密度デザイン・ルールを必ず満足することができる。いくつかの実施形態では、こういった問題に起因して今まで生成していたようなセル配置は、完全に消滅する。

【0019】

ＳＲＡＭ及びアナログブロック等の大型のコア回路ブロックは、他のブロックに密接するものではない。しかし、同じタイプの非決定性（non-deterministic）境界結線が行われるため、それらは、Ｉ／Ｏバッファが有するダブルパターニングによるインターコネクトの間隔デザイン・ルールの不確定性と同じ不確定性を有する。したがって、本明細書に記載のシステム及び方法のいくつかの実施形態は、大型コア回路ブロックに決定性境界フィーチャを提供するように構成される。配置及び経路設定（place and route）ツールにはブロック（アナログ、Ｉ／Ｏ、等）内部の境界フィーチャ配置が与えられており、適正に構築されるであろう上記ブロックの隣に経路を配置するように、これらのツールに指示すればよい。

【0020】

ＤＢＩＦは、設計者に決定性（即ち既知の）境界を与えるとともに、内部のダブルパターニングによるインターコネクト及びインターコネクト・フィル・フィーチャ（fill features）の全てに境界を形成し、それによって、Ｉ／Ｏバッファとサポートセルとの間の、ダブルパターニングによる種々のインターコネクト・フィーチャに対する複雑なレイアウト・デザイン・ルールが違反されるのを防止する。ＳＲＡＭ又はアナログブロック等の大型のコアブロックにおいて、ＤＢＩＦは、ダブルパターニングによる内部インターコネクト及びインターコネクト・フィル層（fill layers）に境界を形成し、それによって、予期しない条件に起因してそれらが外部結線に違反するのを防止する。ＤＢＩＦは、簡単なデザイン・ルールを適用してセルの周りで経路を設定できる、不変の決定性境界を作製することができるのであり、禁止ギャップ・デザイン・ルール、大型ビア間隔（large via spacing）デザイン・ルール、電圧依存性間隔（voltage dependent spacing）デザイン・ルール、及び内部結線に対する他の特別なデュアルパターン・フィーチャ・デザイン・ルールは、考慮に入れる必要がない。

【0021】

本明細書に記載のＤＢＩＦの種々の実施形態は、局部（即ちセル内）部分とセル相互間部分の両方を含んでいる。これらの部分は一緒に、ダブルパターニングによる外部フィーチャからダブルパターニングによる内部フィーチャを離隔する物理的な働きをする（これについては、後で図２Ａ、図８、図９、及び図１０に関連させて示される）。ほとんどのＤＢＩＦの実施形態は比較的長尺であり、１つのセルの１つ又は複数の側面全体に沿って延在しているが、ＤＢＩＦは一般に、デザイン・ルールに確実に準拠するのに必要とされる区域を包含するように意図されている。他の区域は、完全性のため又は生成を容易にするためにＤＢＩＦに含まれている場合がある。例えば、あるセルがいくつかのローカル・インターコネクトを有しており、且つそれらローカル・インターコネクトの全てがそれらインターコネクトのうちの１つからの最小間隔要件を有している場合、そのローカル・インターコネクトは、ＤＢＩＦを生成する際に考慮に入れられなければならない。他のローカル・インターコネクトが含まれていても差し支えないが、これによってＤＢＩＦが必要以上に大きくなる可能性がある。ＤＢＩＦの周りに配置されるフィーチャは、最大限に密である必要はない。デザイン・ルールの目的で、あるローカル・インターコネクトを、セル境界からそれらのインターコネクトよりも遠くに配置する必要がある場合、それはずらすことができる。いずれかのインターコネクト層が、デザイン・ルールの目的で、より広く又はより狭くする必要がある場合、それは改変してもよければ、ずらしてもよい。インターコネクト間隔フィーチャ自体がローカル・インターコネクト配置を制限するとともに、セル境界を横切ってローカル・インターコネクトが影響を及ぼすのを防止している場合、ローカル・インターコネクトを用いずにＤＢＩＦを設計することができる。

【0022】

ＤＢＩＦの種々の実施形態の大きさ及び形状は、一定でなくてもよい。ＤＢＩＦは、セル全体を取り巻くリングとすることができるのであり、Ｉ／Ｏ及び大型コアブロックにとって好適な解決策である。ＤＢＩＦは、端子接続用に１つの側面を開けておいて、Ｕ形状とすることができる。上端部及び下端部の近接セルが不変である場合、ＤＢＩＦは、セルの左右の側面だけを包囲するものであってもよい。例えば、下端部がシールリングであり、上端部はどのセルとも近接しておらず、上端縁部のインターコネクト条件に境界を形成するのに役立つように、上端部が多くの端子フィーチャを備えた状態で経路設定区域に対して開いているような場合である。セルのフィーチャが配置及び経路設定（Ｐ＆Ｒ）境界を越えることをＩ／Ｏリング配置方法が許容する場合に、本方法及びＰ＆Ｒツールによって許容されるならば、ＤＢＩＦもＰ＆Ｒ境界自体まで進めてオーバーラップさせることができる。

【0023】

ＤＢＩＦの種々の実施形態は、Ｉ／Ｏバッファ、並びにＥＳＤクランプ、キャパシタ・セル、フィラー・セル、及び他のＩ／Ｏリングセル等（但し、これらに限定されない）のＩ／Ｏサポートセルに使用することができる。これらのフィーチャは、メモリ（例えば、スタティック・ランダム・アクセス・メモリ、即ちＳＲＡＭ、読出し専用メモリ、即ちＲＯＭ、又は連想メモリ、即ちＣＡＭ）、アナログ回路（位相同期回路、即ちＰＬＬ、温度センサ、又はリードチャネル）、及び他の大型デジタルブロック等（但し、これらに限定されない）のコアブロック・セルにも使用することができる。

【0024】

種々の実施形態において、デザイン・ルールでセル境界を形成するのに、同じファミリーのＤＢＩＦは全て、好ましくは全てがダブルパターニングによるインターコネクトである同数のインターコネクト層と、最小限のローカル・インターコネクト層とを使用する。ダブルパターニングによらないインターコネクト層を含める必要はないが、それらにも境界を形成したい場合は、そのようにしても差し支えない。長さ上の制約が何かある場合、インターコネクトをオーバーラップさせて、同じインターコネクトに属するインターコネクト同士間のギャップを互い違いに配置することができる。ローカル・インターコネクトに対して１０μｍの長さ制約があり、２つのローカル・インターコネクトが含まれている場合、第１のものは５μｍまで進み、次いでギャップがあり、残りの設計全体にわたって１０μｍまで継続するようにし、次のローカル・インターコネクトは１０μｍまで進み、次いでギャップがあり、次いで１０μｍまで継続するようにして、ギャップにオーバーラップする形状を有するようにすることができる。

【0025】

種々の実施形態において、ＤＢＩＦは、ＩＣの電力レールに接続される。より具体的な実施形態において、Ｉ／Ｏバッファ同士間又は多数のＩ／Ｏバッファ間で不変のデザイン・ルールを維持するために、１つのＩ／ＯバッファファミリーのＤＢＩＦは全て、同じ電圧層に接続される。ファミリー要件が存在しない大型コアブロック・セルでは、接地等の適切な電圧層を念頭に置く必要がある。ＤＢＩＦは、ＩＣのいずれかの内部回路機構に電力を提供するために使用されるものではないが、キャパシタ内では使用される可能性がある。ＤＢＩＦの代替実施形態は、浮遊状態である。即ち、デザイン・ルールが許容する場合は、一部を浮遊させておいてもよい。例えば、インターコネクト配線（interconnect interconnects）は接地することができる。一方、ローカル・インターコネクトは浮遊させておくことができる。

【0026】

本明細書の教示によれば、Ｉ／Ｏバッファ及びサポートセルには、ダブルパターニングによるローカル・インターコネクトと、インターコネクト配線とが、セル境界内部でリング状に、又はコアに面する側面を開けておき、且つ、セルの側面沿いに、端子に面する典型的には多数で大型のコアにインターコネクト境界を画成させた状態で、両側面及び下端部（セル境界内部の）にＵ形状に、又は上端部及び下端部の小さな間隔を除くセルの少なくとも２つの対向する側面に、配置されている（図４が例示するように、シールリングの配置に起因してＩ／Ｏの下端部が決定性であると仮定する）。

【0027】

図２Ａは、従来のデザイン・ルールに従ってレイアウトされた、ＩＣのＩ／Ｏバッファ・セル２１０の説明図である。図２Ｂは、ＤＢＩＦ２３０の１つの実施形態の便益を備えた形でレイアウトされた、ＩＣのＩ／Ｏバッファ・セル２２０の説明図である。ＤＢＩＦ２３０はＵ形状を有しており、図２Ｂが例示しているように、Ｉ／Ｏバッファ・セル２２０の左側、下端部、及び右側の側面に境界を形成している。図２Ｂの実施形態において、ＤＢＩＦ２３０は、インターコネクト配線に境界を物理的に形成している。図２Ａ及び図２Ｂはトランジスタを示しているのではないことに留意されたい。見易くするために、Ｍ２、Ｍ３、及びＭ５のインターコネクト層だけが示されている。

【0028】

図３は、従来のデザイン・ルールに従ってレイアウトされた、隣接する３つのＩ／Ｏバッファ・セル３１０、３２０、３３０の説明図である。図３はトランジスタを示しているのではないことに留意されたい。見易くするために、Ｍ２、Ｍ３、及びＭ５のインターコネクト層だけが示されている。区域３４０は、ダブルパターンニグによらない層にも適用される比較的単純な最小間隔デザイン・ルールに違反することを回避すべくインターコネクトを配置することが許容された、バッファを表している。しかし、これらの区域３４０、更にはバッファ・セル３１０、３２０、３３０内に入り込んだ所においても、インターコネクトは、依然としてダブルパターニングに対応したデザイン・ルール（例えば、禁止ギャップ・デザイン・ルール、広幅インターコネクト間隔（wide interconnect spacing）デザイン・ルール、及び電圧依存性デザイン・ルール）に違反する危険がある。

【0029】

図４は、図３の説明図の一部をより詳細に表したものである。図４は、直線４１０で表されるＩ／Ｏバッファ・セル３１０と３２０との間のセル境界に、ローカル・インターコネクトがどれだけ接近できるかを効果的に例示している。四角形４２０は、適切な程度に狭く隔置された一組のインターコネクトを示している。残念ながら、四角形４３０は、禁止ギャップ違反を示している。四角形４４０は、電圧依存性間隔違反（例えば、１ボルト信号が３ボルト信号に近づき過ぎている）を示している。四角形４５０は、狭幅インターコネクトに対する広幅インターコネクト間隔（wide-interconnect-to-thin-interconnect spacing）違反を示している。

【0030】

図５は、Ｕ形状ＤＢＩＦの実施形態５４０の便益を備えた形でレイアウトされた、隣接する３つのＩ／Ｏバッファ・セル５１０、５２０、５３０の説明図である。図３と同様に、図５がトランジスタを示しているのではないことに留意されたい。見易くするために、Ｍ２、Ｍ３、及びＭ５のインターコネクト層だけが示されている。

【0031】

図６は、図５の説明図の一部をより詳細に表したものである。図６は、ＤＢＩＦの実施形態５４０が、Ｉ／Ｏバッファ・セル５１０、５２０内部に、金属間隔をどのように物理的に強化するのかを示している。Ｉ／Ｏバッファ・セル５１０、５２０はそれぞれ、複数のローカル・インターコネクトを具備している。ＤＢＩＦの金属は、次のバッファ・セルのＤＢＩＦのインターコネクトに対し、既知の境界を作製する。上記２つのバッファからの内部金属は、それらの局部ＤＢＩＦであって、相互に作用しないように各バッファのローカル・インターコネクトを物理的に分離する局部ＤＢＩＦと相互作用するだけである。物理的に不変のＤＢＩＦだけが、セル境界を横切って作用し合うのであり、このようにして、内部のダブルパターニングによる経路設定がセル境界を横切って別のセルと作用し合うという複雑性及び不確実性を排除している。

【0032】

Ｉ／Ｏリングの方法が許容する場合、図７が例示しているように、セル境界自体の上にＤＢＩＦを配置して、それらをオーバーラップさせることができる。図７は、側部セルＤＢＩＦの実施形態７４０の便益を備えた形でレイアウトされた、隣接する３つのＩ／Ｏバッファ・セル７１０、７２０、７３０の説明図である。ＤＢＩＦの実施形態７４０それぞれの下端部が依然としてＩ／Ｏバッファ・セル７１０、７２０、７３０の境界の内部にあることに留意されたい。これは、フィーチャがセルＰ＆Ｒ境界を横切ることを許容するＰ＆Ｒ方法を有するＩ／Ｏリングセルであって、他のセルとオーバーラップすることが許容されたＩ／Ｏリングセルに用いるためのものである。

【0033】

シールリングとＩ／Ｏバッファ／サポートセル下端部との間に、キャパシタ又はＥＳＤセル等のサポートセルを使用する可能性があるため、Ｕ形状のもの又は閉じたリング（total ring）が最も有益であろう。ＳＲＡＭ等の大型コアブロック又はＰＬＬ、シリアライザ／デシリアライザ（サーデス）回路、若しくは温度センサ等のアナログブロックでは、場合によっては例外的に端子用の開口部が設けられる可能性があるものの、ダブルパターニングによるインターコネクトを使って、セル全体がリング状に形成されることになるであろう。図８が示すように、一実施形態では、ＤＢＩＦは、ローカル・インターコネクト及びインターコネクト１に加えて、ベース層にも境界を形成するであろう基板連結部を具備している。図８は、Ｐ基板連結部を有するＵ形状ＤＢＩＦの実施形態８４０の便益を備えた形でレイアウトされた、隣接する３つのＩ／Ｏバッファ・セル８１０、８２０、８３０の説明図である。ＤＢＩＦの代替実施形態は、Ｉ／Ｏバッファ・セル８１０、８２０、８３０の周りで、完全なリングになっている。図８の実施形態において、Ｐ基板連結部は、Ｍ１及び活性層及び植え込み層に加えてローカル・インターコネクトも組み込んで、ダブルパターニングによる層に加えて全ベース層（まだデュアルパターン化されていない）にも境界を形成している。

【0034】

例示実施形態では、１つのファミリーにおいて、全Ｉ／Ｏバッファ及びサポートセルのセル境界内部に、積載後のインターコネクト層が配置されている。したがって、任意の２つのファミリーセルが並置される場合、それらは、複雑なデュアルパターン・フィーチャ・デザイン・ルールをクリアするが、インターコネクト密度及び内部セル経路設定にあまり弊害を与えない程度に十分に接近したまま残っている。

【0035】

前述したように、Ｉ／Ｏバッファ、Ｉ／Ｏサポートセル、又は大型コアセルの周辺のフィーチャ不許可ゾーンを使用するという実証済みの方法は、ダブルパターニングによるローカル・インターコネクト及びインターコネクトを使った新しい技術ではうまく働かない。これは、ダブルパターニングによるフィーチャ用の全ての新規且つ複雑なデザイン・ルールに起因するとともに、新たな電圧依存性インターコネクト間隔デザイン・ルールに起因するものである。物理的フィーチャである決定性境界インターコネクト・フィーチャ（ＤＢＩＦ）の発明は、設計時間を短縮するとともに、可能性として近接するＩ／Ｏバッファ・セルのレイアウトを簡略化するであろう。ＤＢＩＦは、内部フィーチャと外部フィーチャとを離隔するとともに、両者を既知のダブルパターニングによるインターコネクト・フィーチャに対してＤＲＣクリーン（DRC clean）な状態に維持するように物理的境界を作製するため、本発明は更に、メモリ及びアナログブロック等の大型のコアセルの設計も容易化する。

【0036】

図９は、側部セルＤＢＩＦの実施形態９４０の便益を備えた形でレイアウトされた、隣接する３つのＩ／Ｏバッファ・セル９１０、９２０、９３０のローカル・インターコネクト層の説明図である。図９は主に、側部セルＤＢＩＦの実施形態９４０を、隣接するＩ／Ｏバッファ・セル９１０、９２０、９３０に関連させて示す目的で提示されている。同図において、ＤＢＩＦの実施形態９４０は、構造全体の一部としてローカル・インターコネクトを用いている。

【0037】

図１０は、図９の説明図の一部をより詳細に表したものであり、具体的には、ＤＢＩＦのローカル・インターコネクトを拡大して示している。水平に延びるローカル・インターコネクト１０１０、１０２０は、ＤＢＩＦ９４０によって制限されている。図１０において、ＤＢＩＦ９４０は、２つの縦方向のローカル・インターコネクト９４０ａ、９４０ｂを具備している。しかし、ＤＢＩＦ９４０の一部として、縦方向ローカル・インターコネクト９４０ａ、９４０ｂのうちの一方だけを活用してもよい。しかし、密度に適応するために２つが含まれている。密度に心配がなく、ローカル・インターコネクトだけ境界を形成しておけば、密接されたセル境界にまたがるダブルパターニング・デザイン・ルールに何ら違反しないことが確実な場合は、ローカル・インターコネクトはＤＢＩＦ９４０の一部である必要はない。

【0038】

図１１は、フルリングＤＢＩＦの実施形態を有するコアブロックの説明図である。図１１は、端子ピンが設置された左上の角部１１３０の金属２を除き、ＤＢＩＦ１１２０で完全に包囲されたコアブロック１１１０を示している。

【0039】

図１２は、ダブルパターニングＣＭＯＳ技術のための物理的ＤＢＩＦを生成するシステム及び方法の一実施形態のブロック図／フローチャート混成図である。図１２は、回路生成プロセス内の、（おそらく数ある中の）セル設計／実装段階１２１０及びチップ実装段階１２２０なる２つの段階を示している。

【0040】

セル設計／実装段階１２１０において、一人又は複数の設計者は、１つ又は複数のセル設計ＥＤＡツール１２１１を用いて論理的セル表現１２１２を生成する。例示実施形態において、ネットリストが論理的セル表現１２１２を表している。次いで、上記一人又は複数の設計者は、典型的には１つ又は複数のセルシミュレーションＥＤＡツール１２１３を使って、論理的セル表現１２１２を１つ又は複数のシミュレーションにかける。上記１つ又は複数のシミュレーションの結果によっては、上記一人又は複数の設計者は、意図した動作をするまで、論理的セル表現１２１２を修正するように要求される場合がある。

【0041】

次いで、１つ又は複数のゲート配置（gate placement）ＥＤＡツール１２１４及び１つ又は複数のローカル・インターコネクト経路設定ＥＤＡツール１２１５を用い、ゲート及びローカル・インターコネクトを配置することによって、論理的セル表現１２１２を物理的セル表現１２１６に変換する。但し、ゲート又はローカル・インターコネクトが配置される前に、論理的セル表現１２１２を実現するＩＣの特定の層がダブルパターニングを必要とするか否かについて、判定が行われる。１つ又は複数の層がダブルパターニングを必要とする場合、本明細書に開示の知見は、そのセルに対してＤＢＩＦの生成を要請する。結果として、先にＤＢＩＦが生成されてレイアウトされることになり、それによって、この後にレイアウトされるゲート及びローカル・インターコネクトがダブルパターニング・デザイン・ルールに違反しないようにしている。

【0042】

したがって、図１２の実施形態において、１つ又は複数の層にダブルパターニングが必要であると考えた場合に、１つ又は複数のゲート配置ＥＤＡツール１２１４がＤＢＩＦ生成器１２１７を呼び出す。ＤＢＩＦ生成器１２１７は、少なくともダブルパターニングを必要とするセルの層に対し、少なくとも１つのダブルパターニング・デザイン・ルールに基づき、ＤＢＩＦを生成するように構成されている。図１２の実施形態では、ダブルパターニング・デザイン・ルール・データベース１２１８内に上記少なくとも１つのダブルパターニング・デザイン・ルールが含まれる。このデータベースは、独立したデータベースであってもよければ、別のデータベースの一部であってもよい。

【0043】

セルに対してＤＢＩＦが生成されると、１つ又は複数のゲート配置ＥＤＡツール１２１４は、まずそのＤＢＩＦを配置する。１つ又は複数のゲート配置ＥＤＡツール１２１４は、ＤＢＩＦを先に配置した後、セル内にゲートを配置する。１つ又は複数のゲート配置ＥＤＡツール１２１４と関連付けられた１つ又は複数のローカル・インターコネクト経路設定ＥＤＡツール１２１５は、ゲートが配置されると、セル内部でローカル・インターコネクトの経路を設定するように構成されている。

【0044】

１つ又は複数のセル設計ＥＤＡツール１２１１、論理的セル表現１２１２、１つ又は複数のセルシミュレーションツール１２１３、１つ又は複数のゲート配置ＥＤＡツール１２１４、１つ又は複数のローカル・インターコネクト経路設定ＥＤＡツール１２１５、物理的セル表現１２１６、ＤＢＩＦ生成器１２１７、及びデータベース１２１８の間で展開している矢印線は、情報の流れ、及びセル設計／実装段階１２１０内で行われる少なくとも一部のプロセスが反復性の性質を有することを模式的に表すことを意図されている。

【0045】

チップ実装段階１２２０では、１つ又は複数のセル配置ＥＤＡツール１２２１を用いて、セルを相互に対して配置することによって、物理的セル表現１２１６を他のセル（図示省略）の物理的セル表現と一緒に物理的チップ表現１２２３に変換する。

【0046】

更に、チップ実装段階１２２０において、１つ又は複数のセル配置ＥＤＡツール１２２１に関連付けられた１つ又は複数のセル相互間インターコネクト経路設定ＥＤＡツール１２２２は、セル相互間インターコネクトの経路設定を多数のセル間で行うように構成されている。１つ又は複数のセル配置ＥＤＡツール１２２１、１つ又は複数のセル相互間インターコネクト経路設定ツール１２２２、及び物理的チップ表現１２２３の間で展開している矢印線は、チップ実装段階１２２０内部で行われるプロセスの全体的流れを模式的に表すことを意図されている。

【0047】

物理的チップ表現１２２３が完了したときに、それの動作が適正であることを確認するために、更なるシミュレーションを行うことができる。最終的に、物理的チップ表現１２２３を用いて、リソグラフィック回路製造装置に用いられるマスクが生成される。このときに、図１２にあるように、「テープアウト（tapeout）」と呼ばれる１つの成果に到達する。

【0048】

市場で入手可能な種々のＥＤＡツールは、前に説明したシステム及び方法を遂行するように構成することが可能であることに留意されたい。一実施形態では、ＤＢＩＦ生成器１２１７は、市場で入手可能なゲート配置ＥＤＡツールの環境内で動作するプログラム、おそらくスクリプト、の形態を成す。例えば、Ｍｏｕｎｔａｉｎ Ｖｉｅｗ，ＣａｌｉｆｏｒｎｉａのＳｙｎｏｐｓｙｓ，Ｉｎｃ．から市販されているＧａｌａｘｙ Ｃｕｓｔｏｍ Ｄｅｓｉｇｎｅｒは、ゲート配置ＥＤＡツールである。したがって、本明細書に記載のシステム及び方法の種々の実施形態は、ミックスド・セル・ライブラリを使って回路を設計し実装するためのプログラム命令を含むコンピュータ可読記録媒体の形態を成すことができる。一実施形態では、コンピュータシステムの１つ又は複数のプロセッサによってプログラム命令が実行されると、上記１つ又は複数のプロセッサは、（１）少なくとも１つのダブルパターニング・デザイン・ルールに基づいて、あるセルに対して決定性境界インターコネクト・フィーチャを生成するとともに、（２）上記決定性境界インターコネクト・フィーチャ及び上記セルの他のフィーチャを、それらに対して配置する。

【0049】

本出願に関連する技術分野の当業者であれば、説明した実施形態に対し、他にも更なる追加、省略、交換、及び改造を行い得ることを理解するであろう。

【図1】

【図2A】

【図2B】

【図3】

【図4】

【図5】

【図6】

【図7】

【図8】

【図9】

【図10】

【図11】

【図12】